KR20010006977A - 반도체 디바이스 내의 제조 실패 분석 방법 및 장치 - Google Patents

Abstract

검사 장치에 의한 패턴 결함 검사를 통해 얻어진 검사 데이터가 짧은 검사 및 분석 시간 이내에 작동 실패를 야기하는 치명적인 결함을 구성하는 지의 여부를 판단할 수 있는, 반도체 디바이스 내의 제조 실패 분석 방법 및 시스템이 개시된다. 적어도 일부분에 반도체 메모리 디바이스를 갖는 반도체 디바이스를 반도체 웨이퍼 상에 형성하는 제조 공정시, 반도체 디바이스 내의 제조 실패 분석 방법은 패턴 실패 정보를 모으기 위하여 반도체 웨이퍼 상에 형성된 패턴을 검사하는 단계와, 그리고 패턴 실패 정보와 작동 실패 정보를 상관시킴으로써 분석을 수행하는 단계를 구비하며, 상기 반도체 메모리 디바이스는 저장부와, 상기의 작동 결함부가 그 내에 실질적으로 존재할 때에 상기 저장부의 일부분에 존재하는 작동 결함부를 대체하는 리던던시부를 구비하고, 작동 실패 정보는 작동 결함부를 린던던시부로 대체하기 위한 복구 정보를 포함하며, 그리고 분석이 수행될 때 패턴 실패 정보와 복구 정보는 서로 상관된다.

Description

반도체 디바이스 내의 제조 실패 분석 방법 및 장치{METHOD AND SYSTEM FOR ANALYZING A PRODUCTION FAILURE IN A SEMICONDUCTOR DEVICE}

본 발명은 적어도 일부분에 반도체 메모리 디바이스 (메모리)를 갖는 반도체 디바이스 내의 제조 실패 분석 방법 및 시스템에 관한 것으로서, 특히 반도체 웨이퍼 상에서 칩 (다이) 형성이 완료될 때에 수행되는 전기 테스터기를 이용한 검사에 의해 얻어지는 작동 실패 정보와, 반도체 디바이스 제조 공정들 중에 특정층이 형성될 때에 형성된 패턴을 광학적으로 비교 및 검사하여 모여진 실패 정보를 상관시킴으로써 제조 공정에 치명적인 결함을 야기하는 실패의 원인을 확인하기 위한 실패 분석 방법 및 시스템에 관한 것이다.

본 발명은, 메모리 셀들이 매트릭스 형태로 배열되기는 하지만, 그 내에 가령 캐시 메모리와 같은 메모리를 갖는 마이크로프로세서 등에 적용될 수도 있는 메모리를 위한 것이다. 본 발명은 메모리를 예로 들어 하기에 설명될 것이다.

도 1은 반도체 디바이스 (메모리)의 제조 공정 구조를 예시한다. 이 메모리는 다양한 제조 공정들(11-1 내지 11-N)(단계 2)을 포함하는 제조 공정(10)을 통하여 웨이퍼 레벨에서 완료된다. 이들이 적절하게 작동되는 지를 확인하기 위하여 웨이퍼 레벨에서 완료된 각 칩들에 대하여 전기 작동 테스트를 수행한다(단계 13). 이러한 전기 작동 테스트는 프루버로 각 칩의 전극 패드와 전기 테스터를 결합하는 단계와, 칩에 전기 전압원 및 신호를 공급하는 단계와, 그리고 칩으로부터 출력된 신호를 검출하는 단계들로 수행된다. 이러한 전기 작동 테스트를 받은 웨이퍼에는 다이싱이 수행되어 개별적인 칩들로 서로 분리되어 잘려지며(단계 14), 이렇게 잘려진 칩들 중에서 상기의 전기 작동 테스트를 통해 결함이 없는 것으로 판별된 칩들 만이 패키지되고(단계 15), 그리고 최종 검사를 통하여 결함이 없는 것으로 판별된 것들 만이 제조 플랜트로부터 수송될 수 있다.

최근, 반도체 디바이스들은 집적 정도의 증가에 대한 수요에 응답하여 더 많은 층들을 갖는 경향이 있으며, 이에 따라 반도체 디바이스들은 수백 가지의 공정들로 이루어지는 제조 공정을 통해 제조된다. 반도체 디바이스의 최종 수율은 개별적인 공정들에서의 실패의 누적 정도에 의해 결정되며, 이에 따라 전기 작동 테스트에 의해 실패가 발견된다고 할 지라도, 그 실패가 야기된 공정을 확인하는 것은 매우 어렵다. 또한, 웨이퍼가 초기 공정(11-1)에서 제조되기 시작하여 공정(12)에서 웨이퍼 레벨로 완료될 때까지의 제조 공정을 완료하기 위해서는 몇 가지의 방법들이 필요하다. 따라서, 이는 전기 작동 테스트를 통해 실패가 발견된다고 할지라도, 실패 정보의 피드백을 통해 제조 공정이 교정될 때에 많은 수의 웨이퍼들이 실패 제조 공정으로 처리될 것임을 의미하며, 이에 따라 상기와 같이 제조된 모든 웨이퍼들이 동일하게 실패할 수도 있는 문제가 야기된다.

따라서, 실패의 발생을 막기 위해서는 각각의 제조 공정에서 실패의 발생을 모니터하는 것이 중요하다. 이의 대처 방식으로서, 결함의 존재 여부를 확인하기 위하여, 층이 형성될 때 마다 웨이퍼 표면 상의 이미지를 광학적으로 포획하여 결함 검사를 수행한다. 따라서, 도 1에 도시한 바와 같이, 이러한 결함 검사를 통하여 제 1 결함 검사 데이터(21-1), 제 2 결함 검사 데이터(21-2),...., 및 제 N 결함 검사 데이터(21-N)가 제조 공정의 개별적인 공정들에 대해 얻어진다. 결함 검사가 모든 층들에 대해 수행될 필요는 없으며, 일반적으로는 중요한 층들 또는 실패가 가장 잘 발생할 것 같은 중요 층들의 일부에 대해서만 결함 검사를 수행한다.

웨이퍼 표면 상의 이미지를 광학적으로 포획하는 데에는 현미경이 이용된다. 이전에는, 검사기(inspector)를 이용하여 관찰자의 눈으로 현미경에 비춰진 웨이퍼 표면 상의 이미지를 관찰하여 결함의 존재를 판별하였지만, 현재에는, 현미경에 의해 비춰지는 이미지가, 가령 1차원 또는 2차원의 이미지 센서와 같은 이미지 픽업 장치에 의해 포획되며, 이미지 신호가 이미지 처리에 대하여 디지털화되는 자동 결함 검사가 수행된다. 이러한 목적에 이용되는 장치는 검사 장치로 일컬어진다. 이러한 검사 장치에서, 웨이퍼 표면 상의 이미지는 기준 이미지 또는 이전에 포획된 칩의 이미지와 비교되며, 이렇게 비교된 이미지들이 서로 일치하지 않게 되면 결함이 있는 것으로 판별된다. 또한, 비춰진 레이버 빔의 스캐터 정도로부터 결함의 존재를 판별하는 시스템이 이용된다.

도 2는 검사 장치를 이용한 결함 검사로부터 얻어진 예시적인 결함 부분의 이미지를 보여준다. 다수의 칩들(101)이 웨이퍼(100) 상에 형성되며, 개별적인 칩들(101)의 이미지 가운데에서 결함이 있는 것으로 판별된 칩의 이미지는 불일치(disagreement)의 정도가 큰 부분(110)을 갖는다. 검사 장치를 이용한 검사를 통해 얻어지는 결함 정보는 패턴 내의 결함을 나타내는데, 이러한 결함이 항상 작동 실패를 유발하는 치명적인 결함을 야기하는 것은 아니다. 이의 대처 방안으로서, 도 1에 도시한 바와 같이, 개별적인 제조 공정들에 대하여 검사 장치에 의해 얻어진 결함 검사 데이터는, 작동 실패 또는 실패 원인의 추정을 경험한 반도체 디바이스의 실패 발생 공정을 확인하는 분석용 전기 테스터를 이용한 전기적인 작동 테스트 결과에 오버레이될 수 있도록 축적된다.

도 1에 나타낸 바와 같이, 전기 테스터에 의해 얻어지는 전기 작동 테스트 데이터 중에서 분석을 위하여 각각의 제조 공정들에 대하여 검사 장치에 의해 얻어진 결함 검사 데이터 상에 오버레이되는 데에 이용되는 것은 실패 비트(Fail Bit) 데이터(31) 및 BIN/소트 데이터이다. 그러나, 전기 작동 테스트 데이터는 분석을 위하여 검사 장치에 의해 얻어지는 결함 검사 데이터 상에서의 오버레이될 때에 하기의 장점들 및 단점들을 갖는다.

실패 비트 데이터는 각 비트에 대하여 쓰기 및 읽기 테스트를 수행함으로써 실패 비트를 확인하기 위한 것이며, 각 데이터는 얻어진 실패 비트의 논리 어드레스를 칩 상에서의 물리적인 어드레스로 변환함으로써 얻어질 수 있다. 이들 데이터는 결함 검사 장치로부터 얻어진 결함 위치 좌표와 일대일로 상관되기 때문에, 실패 비트 데이터는 매우 정확한 실패 분석이 수행될 수 있다는 점에서 유익하다. 그러나, 실패 비트 데이터를 얻기 위해서는, 각 비트에 대하여 양호하고 불량하다는 판별이 수행되어야 하며, 실질적으로 전기적인 테스트는 본 목적을 위해서만 개별적으로 준비된 전기 테스터를 이용함으로써 보통의 전기 테스트와 별개로 수행되어야 한다. 예를 들어, 400개의 16M 비트 메모리가 형성된 전체 8인치 웨이퍼에 대한 실패 비트 데이터를 얻기 위해서는, 테스트를 완료하는 데에 24시간 이상을 필요로 하는 특별한 테스트가 수행되어야 한다. 이로 인하여, 실제로 제조 현장에서 실패 비트 데이터를 일정하게 얻기 위한 노력은 거의 행해지지 않는다. 또한, 로우 결함, 칼럼 결함, 블록 결함 등이 존재하는 경우에는, 많은 실패 비트들이 존재하게 되며, 이에 따라 데이터의 양 또한 막대해진다. 이로 인하여, 많은 양의 데이터와 결함 위치 좌표를 상관시키기 위한 분석은 많은 시간을 필요로 한다. 따라서, 실패 비트 데이터를 얻기 위한 검사는, 막대한 양의 데이터를 필요로 하며 이에 따라 이들을 분석하는 데에 많은 시간을 필요로 한다는 점에서 불리하다. 따라서, 보통의 메모리 제조 공정들에서 이러한 검사를 수행하는 것은 어려웠다.

반면에, BIN/소트 데이터는 보통의 전기 작동 테스트의 요약 데이터(브리프 데이터)로서 얻어지는 것들이며, 예를 들어, 400개의 16M 비트 메모리들이 형성된 8인치 웨이퍼에 대한 검사가 수행된다고 할지라도, 1시간 정도로 완료될 수 있다. 그러나, BIN/소트 데이터로서 얻어지는 정보는 주로 칩 단위에 대한 정보이며 실패 비트 위치에 대한 정보를 포함하지 않는다. 이로 인하여, 이들은 검사 장치에 의해 얻어진 결함 검출 데이터와 일대일로 상관될 수 없으며, 칩 내의 다수의 공정들을 통해 실패의 원인으로 판별된 다수의 결함들이 생성되는 경우, BIN/소트 데이터는 상기 결함이 실패의 원인을 정말로 구성하는 지를 확인할 수 없다는 점에서 불리하다. 이러한 문제점을 극복하기 위해서는, 긴 시간 동안 다수의 웨이퍼들에 대하여 축적된 데이터를 이용하여 통계적인 상관성을 얻을 필요가 있다. 그러나, 이는 긴 시간 동안 축적된 데이터를 이용하더라도 제조 공정들에서 실질적으로 발생하는 실패 공정 또는 실패 원인을 확인하지 못한다는 문제점을 야기시킨다.

따라서, 분석을 위하여, 검사 장치에 의해 얻어진 결함 검사 데이터 상에 오버레이되는 데에 실질적으로 이용되는 전기적인 테스터 데이터에 의해 얻어진 데이터는 장점들 및 단점들을 가지며, 이에 따라 충분한 분석을 수행하기가 어렵다.

본 발명은 이러한 문제들을 고려하여 창안된 것이며, 본 발명의 목적은 반도체 디바이스 내의 제조 실패 분석 방법 및 시스템을 구현하는 것으로서, 이는 완료하는 데에 단지 짧은 시간만을 필요로 하는 검사 및 분석을 통하여, 검사 장치에 의해 얻어진 결함 검사 데이터가 작동 실패를 야기하는 치명적인 결함을 구성하는 지의 여부를 판별할 수 있다.

상기 설명한 목적을 달성하기 위하여, 본 발명에 따른 반도체 디바이스 내의 제조 실패 분석 방법 및 시스템은, 제조 수율의 개선을 위하여 반도체 메모리 디바이스 (메모리)가 구비하고 있는 리던던시 회로로 교체하는 데에 복구 데이터를 이용한다. 즉, 본 발명은 적어도 한 부분에 반도체 메모리 디바이스를 갖는 반도체 디바이스를 반도체 웨이퍼 상에 형성하는 제조 공정들에 이용되는, 반도체 디바이스 내의 제조 실패 분석 방법을 제공하며, 이 방법은 패턴 실패 정보를 모으기 위하여 반도체 웨이퍼 상에 형성된 패턴을 검사하는 단계와, 작동 실패 정보를 모으고, 분석을 위해 상기 패턴 실패 정보와 작동 실패를 상관시키기 위하여 반도체 웨이퍼 상에 형성된 반도체 디바이스를 전기적으로 검사하는 단계를 구비하고, 상기 반도체 디바이스는 저장부와, 그리고 상기 작동 실패가 상기 저장부의 일부에 존재하는 경우 작동 결함부와 대체하기 위한 리던던시부를 구비하며, 상기 작동 실패 정보는 상기 작동부를 상기 리던던시부로 대체하기 위한 복구 정보를 포함하고, 그리고 분석 수행시 상기 패턴 실패 정보와 복구 정보는 분석을 위해 서로 상관된다.

또한, 본 발명은 적어도 한 부분에 반도체 메모리 디바이스를 갖는 반도체 디바이스를 반도체 웨이퍼 상에 형성하는 제조 공정들에 이용되는, 반도체 디바이스 내에서의 제조 실패를 분석하기 위한 시스템을 제공하며, 이 시스템은 패턴 실패 정보를 발생시키기 위하여 반도체 웨이퍼 상에 형성된 패턴을 검사하는 실패 정보 수집부와, 작동 실패 정보를 발생시키기 위하여 반도체 웨이퍼 상에 형성된 반도체 디바이스를 전기적으로 검사하는 전기 테스터와, 그리고 분석을 위해 상기 패턴 실패 정보와 상기 작동 실패 정보를 상관시키는 분석부를 구비하며, 상기 반도체 메모리 디바이스는 저장부와, 그리고 상기 작동 실패가 상기 저장부의 일부에 존재하는 경우 작동 결함부와 대체하기 위한 리던던시부를 구비하고, 상기 전기 테스터는 상기 작동 결함부를 리던던시부로 교체하기 위한 복구 정보를 포함하는 작동 실패 정보를 발생시키며, 상기 분석부는 상기 패턴 실패 정보와 상기 복구 정보를 상관시킴으로써 분석을 수행한다.

복구 정보는, 반도체 메모리 디바이스 내의 작동 실패부를 포함하는 셀 칼럼 또는 셀 로우로 된 위치 데이터이다. 또한, 패턴 실패 정보는 반도체 디바이스 패턴과, 반도체 웨이퍼 상에 형성된 반도체 메모리 디바이스 상에 형성되어 있는 패턴과의 광학적인 비교로부터 비롯되는 불일치 정보이다.

패턴 실패 정보의 수집은, 반도체 웨이퍼 상에 다른 층이 형성되고 다수의 층들에 대하여 패턴 실패 정보가 수집될 때에 수행된다.

제조 수율을 개선하기 위하여 반도체 메모리 디바이스 (메모리)는 일반적으로 리던던시 회로를 구비한다. 리던던시 회로는 보통의 저장부 내에 결함이 발생하는 셀을 포함하여 칼럼 또는 로우를 교체하기 위한 것이다. 이러한 과정은 일반적으로 복구로서 언급된다. 전기적인 작동 테스트시, 이러한 복구를 달성하기 위하여 복구 정보를 발생시키고 출력하는 것은 필수적이다. 이 복구 정보는 리던던시 회로로 교체를 달성하기 위한 정보를 나타내는 정보, 즉, 실패 셀을 포함하는 칼럼 또는 로우를 나타내는 정보를 포함한다. 일반적으로, 메모리 제조 공정에 있어서 실패 셀들의 밀도는 매우 낮다. 따라서, 하나의 칼럼 또는 로우내에서 실패가 연속적으로 야기된다고 할지라도, 이렇게 발생된 실패는 로우들의 개별적인 칼럼들에 거의 존재하지 않는다. 패턴 실패 정보에 의한 결함부와 실패부 사이에는 상관관계가 있거나, 또는 전자와 후자는 일대일로 상관될 수 있다. 따라서, 이용되고 있는 복구 정보를 가지고, 패턴 실패 정보에 의해 표시된 결함부가 실패가 되는 지의 여부를 확인할 수 있다.

상기 설명한 바와 같이, 복구 정보는 실패 셀을 포함하는 칼럼 또는 로우를 나타내는 정보이고, 상기언급한 실패 비트 데이터와 비교될 때에 그 정보량은 훨씬 적어지며, 이에 따라 분석을 위해 패턴 실패 정보 위에 오버레이하기가 용이해진다.

또한, 복구 정보는 전기 테스터를 이용하는 테스트에 꼭 필요한 테스트 항목이며, 이러한 복구 정보를 이용한 테스트가 수행될 지라도, 검사 시간이 연장되는 어떠한 위험도 존재하지 않는다.

이제, 본 발명의 특징 및 장점들을 첨부 도면을 참조하여 하기에 좀 더 상세하게 설명한다.

도 1은 반도체 메모리 디바이스 (메모리)의 제조 공정들 및 이에 관련된 검사 공정들을 예시한다.

도 2는 검사 장치에 의해 얻어지는 패턴 실패 정보의 예를 보여준다.

도 3은 본 발명에 따른 실패 분석 방법 및 시스템을 보여주는 흐름도이다.

도 4는 메모리 내의 리던던시 회로에 의해 수행되는 실패 부분의 스위치-오버 메커니즘을 설명하는 다이어그램이다.

도 5는 본 발명에 따른 실시예에서 얻어지는 전기적인 실패 위치 데이터의 예를 보여준다.

＜도면의 주요 부분에 대한 부호의 설명＞

100 : 웨이퍼 101 : 칩

103 : 워드 디코더 104 : 센스 엠프 칼럼

105 : 메모리 셀 어레이 106 : 리던던시 회로

도 3은 본 발명의 실시예에 따른 실패 분석 방법 및 시스템을 보여주는 흐름도로서, 도 1에 나타낸 검사와 관련된 부분만이 도시된다.

도 3에 도시한 바와 같이, 웨이퍼 내에 형성된 패턴의 결함 검사는 다수의 제조 공정 단계들에서, 본 원에서 검사 장치로 일컬어지는 공정 결함 검사 장치(22)에 의해 적절하게 수행되며, 검사의 결과는 제조 공정 컴퓨터 시스템의 데이터 베이스 내에 제 1 결함 검사 데이터(21-1), 제 2 결함 검사 데이터(21-2),..., 및 제 N 결함 검사 데이터로서 저장된다.

반면에, 웨이퍼 제조 공정이 완료되는 단계에서는, 전기 테스터를 이용한 전기 작동 실패 테스트(13)가 수행된다. 이 테스트의 주목적은 리던던시 회로로 대체하기 위한 부분, 이는 이후에 상세하게 설명하겠지만, 즉 실패 셀을 포함하는 칼럼 또는 로우를 찾는 것이다. 따라서, 이 테스트는 실패 비트 데이터를 얻기 위하여 낮은 속도에서 1 비트 유닛에 대해 수행되는 테스트가 아니라, 한 그룹의 셀들(여기서는, 실패 셀들을 포함하는 칼럼)에 대하여 충분히 고속으로 수행될 수 있는 테스트이며, 이 테스트는 실패 비트 데이터를 얻는 데에 필요한 시간 보다 더 짧은 시간 내에 완료될 수 있다. 단계(51)에서, 전기 작동 실패 테스트(13)의 결과인 논리 데이터는 퓨즈 위치 데이터로 변환되며, 이로써 퓨즈 스위칭 위치 데이터가 단계(52)에서 얻어질 수 있다. 퓨즈 스위칭 위치 데이터는 퓨즈 위치 좌표이며, 이후에 퓨즈가 메모리-복구 디바이스에 의해 잘려질 때에 연속적으로 이용하기 위한 데이터이다. 전기 테스터는 이들 데이터를 출력한다.

이후, 단계(53)에서, 퓨즈 스위칭 위치 데이터는 메모리 디바이스로부터의 레이아웃 정보를 근거로 실패 셀들을 포함하는 로우, 칼럼을 나타내는 메모리-셀 로우, 칼럼 위치 데이터로 변환됨으로써, 제 1 결함 검사 데이터(21-1), 제 2 결함 검사 데이터(21-2),..., 및 제 N 결함 검사 데이터와 상관될 수 있는 전기적인 실패 위치 데이터(54)가 된다. 여기에서, 한편으로는 제 1 결함 검사 데이터(21-1), 제 2 결함 검사 데이터(21-2),..., 및 제 N 결함 검사 데이터와, 그리고 다른 한편으로는 전기적인 실패 위치 데이터(54)가 하나로 통합되어 실패 정보(20)를 구성한다.

이제, 도 4를 참조하여 비트 칼럼 유닛으로 실패 셀을 스위치 오버하기 위하여 리던던시 셀에 의한 실패 부분의 스위치-오버 메커니즘에 대해 간단히 설명한다. 도 4에 나타낸 바와 같이, 다수의 메모리 칩들(101)이 반도체 웨이퍼(100) 상에 형성된다. 각 칩(10)은 다수의 블록들(여기서는, 8개의 블록들(102))로 구성된다. 각 블록(102) 내에는, 워드 디코더들(103), 센스 엠프 칼럼들(104) 및 메모리 셀 어레이들(105)이 도 4에 나타낸 바와 같이 매트릭스 형태로 배열된다. 각 블록(102)에 구비되기는 하였지만, 칼럼 디코더들과 같은 다른 요소들은 본 원에서 생략되었다. 각각의 메모리 셀 어레이(105)는 그 주위에 배열되어 있는 워드 디코더들(103)과 센스 증폭기 칼럼들(104)을 통해 액세스된다. 여기에서, 도 4에서 사선으로 나타낸 부분들은 리던던시 회로(106)이며, 각각의 메모리 셀 어레이(105) 내에 실패 셀들이 있는 경우, 실패 셀을 포함하는 칼럼은 리던던시 회로(106)의 리던던시 칼럼과 스위치 오버된다. 따라서, 전기 작동 실패 테스트(13)에 의한 테스트시, 각 메모리 셀 어레이(105) 내의 실패 셀을 포함하는 칼럼을 나타내는 데이터가 얻어진다. 또한, 실패 셀을 포함하는 워드 로우 유닛에 대하여 스위치 오버가 수행되는 경우에도 마찬가지이다.

도 5는 도 4에 나타낸 바와 같은 리던던시 회로를 갖는 메모리 디바이스에 대한 전기적인 실패 위치 데이터(54)의 예를 보여준다. 실패 셀을 포함하는 칼럼의 위치는 반도체 웨이퍼(100) 상에 형성된 각 메모리 칩(101) 내의 스위칭-오버 유닛에 해당하는 방식으로 표시된다. 제 1 결함 검사 데이터(21-1), 제 2 결함 검사 데이터(21-2),..., 및 제 N 결함 검사 데이터는 도 2에 나타낸 방식으로 결함 부분의 위치를 나타내기 때문에, 이들 데이터는 전기적인 실패 위치 데이터(54)와 상관될 수 있다.

본 원에서, 본 발명의 장점들은, 제조 공정 중에 수집된 결함 검사의 결과가, 분석을 위해 위치 데이터의 퓨즈 스위칭 오버 변환을 통해 얻어진 전기적인 결함 위치 데이터(54) 상에 오버레이되는 단계(41)의 과정을 살펴봄으로써 설명될 것이다.

서로 오버레이되는 실패 비트 데이터 및 패턴 결함을 이용한 전기적인 실패의 분석은 각각의 위치 좌표를 기반으로 수행된다. 그러나, 예를 들어 공정단(stage)의 기계적인 영향 또는 그런 종류의 다른 것으로 인하여, 검사 장치로부터 얻어진 결함의 좌표를 실패 비트 데이터와 완전히 일치시키는 것은 쉽지가 않다. 따라서, 오버레이 분석을 수행하는 데에 20㎛ 정도의 서치 허용도를 이용하는 것이 현재의 일반적인 실행이다. 20㎛의 값은 예를 들어 0.25㎛ 디자인 룰의 라인들 및 공간들로 표현되었을 때의 40개의 라인들의 양과 동일하며, 오버레이 분석시 너무 두꺼운 것으로 간주됨에도 불구하고, 실질적으로 문제의(in question) 것과 처음부터 다른 결함과의 어떠한 상관 위험도 없다. 이는, 전기 작동 실패 테스트 및 패턴 결함 검사 테스트에서 검출된 실패들 및 결함들의 발생 밀도가 매우 낮기 때문이다. 또한, 막대한 시간을 소비함으로써 비트 유닛에 대한 완벽한 실패 비트 데이터가 모아진다고 할지라도, 특정 정도와 같거나 또는 그 이상인 서치 허용도가 이용될 때에는 소용이 없어진다. (메모리 셀 칼럼 좌표의 경우인) 도 5에 나타낸 맵은, 예를 들어 퓨즈 스위칭 위치 좌표가 실패 비트를 포함하는 메모리 셀 로우 또는 칼럼 좌표로 변환된 후의 실패 부분을 나타내는 맵을 나타낸 것으로, 각각의 실패 부분들은 특정한 길이를 가질 것이다. 도 4에 나타낸 바와 같이, 반도체 메모리 디바이스들은 셀 어레이들로 분할되어 배열되며, 셀 어레이들 간의 경계 영역은 실패 로우 또는 칼럼의 종단으로 구성되기 때문에, 칩은 그의 한쪽 단부로부터 다른쪽 단부까지 연속적이지 않고, 비록 웨이퍼의 맵과 비교될 때 조차도 실패 비트 데이터 만큼 미세하지 않은 충분히 작은 영역들을 나타내는 얻어진 데이터가 존재하게 된다. 결과적으로, 분석을 위해 결함 위치 정보 상에 오버레이될 지라도, 단일 결함 메모리 셀 또는 칼럼이 다수의 결함들과 상관될 가능성은 매우 낮으며, 설사 일어난다고 할 지라도, 분석을 위해 무시된다면 어떠한 문제도 없을 것이다.

지금까지 설명한 바와 같이, 본 발명에 따르면, 메모리 디바이스의 전기적인 작동 실패 테스트시 필연적으로 발생되는 복구 정보를 이용함으로써 검사 시간을 증가시키지 않으면서, 검사 장치에 의한 패턴 결함 검사를 통해 얻어진 검사 데이터가 분석 시간의 짧은 주기 내에서 작동 실패를 야기하는 치명적인 결함을 구성하는 지의 여부를 상관성을 통해 판단할 수 있는 반도체 디바이스 내의 제조 실패 분석 방법 및 시스템이 구현될 수 있다.

Claims (8)

1. 적어도 한 부분에 반도체 메모리 디바이스를 갖는 반도체 디바이스를 반도체 웨이퍼 상에 형성하는 제조 공정에서 이용하기 위한, 상기 반도체 디바이스 내의 제조 실패 분석 방법으로서,

   작동 결함 정보를 모으기 위하여, 상기 반도체 웨이퍼 상에 형성된 상기 반도체 디바이스를 전기적으로 검사하는 단계와; 그리고

   패턴 결함 정보와 상기 작동 실패 정보를 상관시킴으로써 분석을 수행하는 단계를 구비하며;

   상기 반도체 메모리 디바이스는 저장부와, 그리고 실질적으로 작동 결함부가 존재할 때 상기 저장부의 일부에 존재하는 작동 결함부를 대체하기 위한 리던던시부를 구비하고,

   상기 작동 실패 정보는 상기 작동 결함부를 상기 리던던시부로 대체하기 위한 복구 정보를 포함하며; 그리고

   상기 분석은 상기 패턴 실패 정보와 상기 복구 정보의 상관을 통해 수행되는 것을 특징으로 하는 반도체 디바이스 내의 제조 실패 분석 방법.
2. 제 1 항에 있어서, 상기 복구 정보는 상기 반도체 메모리 디바이스 내의 상기 작동 결함부를 포함하는 셀 칼럼 또는 셀 로우의 위치 데이터인 것을 특징으로 하는 방법.
3. 제 1 항에 있어서, 상기 패턴 실패 정보는, 상기 반도체 디바이스의 광학 패턴이 상기 반도체 웨이퍼 상에 형성된 상기 반도체 웨이퍼의 다른 패턴 또는 다른 기준 패턴과 비교될 때의 불일치 정보인 것을 특징으로 하는 방법.
4. 제 1 항에 있어서, 상기 패턴 실패 정보의 수집은 다른 층이 상기 반도체 웨이퍼 상에 형성될 때 수행되며, 상기 패턴 실패 정보는 다수의 층들에 대해 수집되는 것을 특징으로 하는 방법.
5. 적어도 한 부분에 반도체 메모리 디바이스를 갖는 반도체 디바이스를 반도체 웨이퍼 상에 형성하는 제조 공정에서 이용하기 위한, 상기 반도체 디바이스 내의 제조 실패 분석 시스템으로서,

   작동 결함 정보를 모으기 위하여, 상기 반도체 웨이퍼 상에 형성된 상기 반도체 디바이스를 전기적으로 검사하는 실패 정보 수집부와;

   작동 실패 정보를 발생시키기 위하여 상기 반도체 웨이퍼 상에 형성된 상기 반도체 디바이스를 전기적으로 검사하는 전기 테스터와; 그리고

   상기 패턴 실패 정보와 상기 작동 실패 정보를 상관시켜 분석을 수행하는 분석부를 구비하며;

   상기 반도체 메모리 디바이스는 저장부와, 그리고 실질적으로 작동 결함부가 존재할 때 상기 저장부의 일부에 존재하는 작동 결함부를 대체하기 위한 리던던시부를 구비하고,

   상기 전기 테스터는 상기 작동 결함부를 상기 리던던시부로 대체하기 위한 복구 정보를 포함하는 상기 작동 실패 정보를 발생시키며, 그리고

   상기 분석부는 상기 패턴 실패 정보와 상기 복구 정보를 상관시킴으로써 분석을 수행하는 것을 특징으로 하는 반도체 디바이스 내의 제조 실패 분석 시스템.
6. 제 5 항에 있어서, 상기 복구 정보는 상기 반도체 메모리 디바이스 내의 상기 작동 결함부를 포함하는 셀 칼럼 또는 셀 로우인 것을 특징으로 하는 시스템.
7. 제 5 항에 있어서, 상기 실패 정보 수집부는 상기 반도체 웨이퍼 상에 형성된 상기 반도체 디바이스의 다른 패턴 또는 다른 기준 패턴과 상기 패턴을 비교하기 위하여 상기 반도체 디바이스의 패턴을 광학적으로 포획하는 외관 검사 장치인 것을 특징으로 하는 시스템.
8. 제 5 항에 있어서, 상기 실패 정보 수집부는 상기 반도체 웨이퍼 상에 다른 층이 형성될 때 다수의 층들에 대하여 패턴 정보를 발생시키도록 적용되는 것을 특징으로 하는 시스템.