JP4911429B2 - メモリ救済装置およびメモリ救済方法 - Google Patents

Description

本発明は、メモリデバイスのセルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済装置およびメモリ救済方法に関する。

集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のうち、特にデータ記録に利用されるメモリデバイスは、その機能試験においてメモリセル単位で良否（パス／フェイル）が判断され、不良（フェイル）と判断されたセルは利用することができない。かかる不良と判断されたメモリセルを有する不良ラインを救済するため、当該メモリデバイスには予備の冗長ラインが設けられている。そして、不良ラインはレーザ等を用いて切断され、その不良ラインに冗長ラインが割り当てられて（マスクされて）メモリ領域が確保される。

図７は、従来のメモリ救済装置８の概略的な構成を示す機能ブロック図である。救済対象となるメモリデバイス１０は、メモリセル１２を格子状に配列した２次元のセルアレイ１４を、図７で重ねて表しているように、ワード長分（例えば３６個）有している。また、各々のセルアレイ１４においては、Ｘ軸（横軸）の不良ラインを救済するＸ冗長ライン１６とＹ軸（縦軸）の不良ラインを救済するＹ冗長ライン１８とが任意の数だけ設けられている。また、Ｘ軸、Ｙ軸には、それぞれの軸における不良ライン数を計数するＸライン計数部２０とＹライン計数部２２とが設けられている。

各メモリセル１２の試験が開始されると、Ｘライン計数部２０とＹライン計数部２２は、当該メモリデバイス１０の機能試験において検出された不良メモリセルを含む各々の不良ラインの数を同時に並行して計数する。ここでＸ軸に着目すると、Ｘライン計数部２０で計数された不良ライン数は、Ｘ比較部２４において、閾値であるＸ冗長ライン数２６例えば「２」と比較される。そして、不良ライン数がＸ冗長ライン数２６以下であれば、それはＸ冗長ライン１６でセルアレイ１４の全ての不良メモリセルを救済できることを意味するので、Ｘ冗長ライン１６をＸ軸の不良ラインに割り当てる。また、不良ライン数がＸ冗長ライン数２６を超えた場合、ライン確定が示される。

ライン確定とは、最早Ｘ冗長ライン１６だけでは全ての不良メモリセルを救済できないこと、即ち、当該メモリデバイス１０を救済するためにはＹ軸方向のライン救済が必要なことを示し、中央制御部２８は、かかるライン確定により、Ｙ冗長ライン１８による不良メモリセルの救済を試みる。

こうしてＹ冗長ライン１８による救済も含む、全ての不良メモリセルへのリペアが決定すると、その割当ラインの対応関係が記されたマスクデータが生成され、その後、実際に各冗長ラインが不良ラインに割り当てられる。また、Ｘ冗長ライン１６に加え、Ｙ冗長ライン１８を用いたとしても不良メモリセル１２の救済が不可能であればそのメモリデバイス１０は不良品となる。このような不良ラインの救済演算はリダンダンシ演算とも呼ばれる。

一方、近年のメモリデバイス１０の冗長ラインは、メモリデバイスの種類によって様々な態様で構成され、また、複雑化する傾向にある。不良ラインのリダンダンシ演算の最小処理単位であるセルアレイは細分化される傾向にあり、それに伴って、１本の冗長ラインが救済すべき範囲は広がっている。即ち、１本の冗長ラインが救済すべきセルアレイの数は増加する傾向にある。

リダンダンシ演算は、冗長ラインの救済範囲で区切られるセルアレイ毎に行われるが、複雑かつ細分化されたセルアレイでは、全ての冗長ラインが割り当てられていないにも拘わらず、救済されていない不良メモリセルが残ってしまう場合がある。これは、割り当てられていない冗長ラインが救済されていない不良メモリセルを救済できる位置に配されていないことが原因である。このような不良メモリセルを有するメモリデバイスは救済できない不良品として扱われ、リダンダンシ演算における救済率が低下する要因にもなっていた。

かかる問題を解決するため、一度置き換えが完了した冗長ラインを再度未使用の冗長ラインに変更可能かどうか検証し、可能であれば未使用の冗長ラインに置き換えて、開放された冗長ラインを残った不良メモリセル（不良ライン）に割り当てる技術が開発されている（例えば、特許文献１）。
特開２００２−３６７３９６号公報

しかし、かかる技術では、近年における複数のセルアレイで冗長ラインを共有する場合、即ち、１つの冗長ラインが複数のセルアレイの何れの不良ラインとも置き換え可能な場合に対応しておらず、複数のセルアレイの不良ラインをその冗長ラインで賄えるかどうか、即ちライン確定されるかどうかを判断するのに多大な時間を費やしていた。

図８は、このような複数のセルアレイ１４で冗長ラインを共有する場合の問題を説明するための説明図である。ここでは２つのセルアレイ１４ａおよび１４ｂが論理的に結合され、２つのセルアレイ１４ａ、１４ｂが冗長ラインを共有する。詳細に述べると、Ｘ軸に関して準備されたＸ冗長ライン１６は、図８において例えば４本であり、セルアレイ１４ａとセルアレイ１４ｂに対して同一のＸラインを一度に救済する。従って、セルアレイ１４ａのＸ軸の不良ラインを救済するとセルアレイ１４ｂのラインも同時に置き換わる。

Ｙ軸に関して準備されたＹ冗長ライン１８は、例えば４本であり、セルアレイ１４ａのＹ軸のラインおよびセルアレイ１４ｂのＹ軸のライン（総数１６本）の何れとも置き換えることが可能である。これは、逆に考えるとセルアレイ１４ａの不良ラインを救済したＹ冗長ライン１８の分は最早セルアレイ１４ｂには利用することができないことを示している。従って、図８の（ａ）に示すように、Ｙ軸に関する不良ライン数の総数「５」がＹ冗長ライン数３２である「４」を超えると、最早Ｙ冗長ライン１８だけでは、全ての不良メモリセルを救済できないこととなる。

しかし、従来の技術では、図７に示したようにライン計数部や比較部がセルアレイ１４毎に設けられているので、不良ラインの総数（図８（ａ）の例では「５」）を把握できず、ライン確定（一次確定）することができなかった。例えば図８（ａ）の例では、セルアレイ１４ａにおけるＹ軸の不良ライン数「３」が閾値としてのＹ冗長ライン数「４」と比較されライン確定されず、セルアレイ１４ｂにおけるＹ軸の不良ライン数「２」がＹ冗長ライン数「４」と比較されこちらもライン確定されなかった。しかし、実際にセルアレイ１４ａの不良ラインにＹ冗長ライン１８を３本割り当てると、図８（ｂ）に示すように利用可能な残りのＹ冗長ライン１８は１本となる。

従来の技術では、上述した１回目の試験後にさらに不良ラインの検出が行われ、セルアレイ１４ｂの不良ラインは、割当済みの３本のＹ冗長ラインを減じた新たな閾値であるＹ冗長ライン数３２「１」と比較される。このような閾値の減算は一回目の機能試験が完了しないと行うことができない。そして、２回目の試験における不良ラインが２本検出された時点でライン確定される。Ｙ軸に関してライン確定されるとＸ冗長ライン１６による救済が決定され、図８（ｂ）の不良メモリセルを全て含んだＸライン５０にＸ冗長ラインが割り当てられる。

このようにライン確定が実行されるためには少なくとも２回以上の機能試験を伴うので、特に大容量化、高速化、小型化（高密度化）された近年の集積回路において救済処理に多大な時間が消費されている。従って、救済処理における時間効率の向上が望まれている。

本発明は、従来のメモリ救済装置が有する上記問題点に鑑みてなされたものであり、本発明の目的は、既存のハードウェア資源を有効利用しつつ簡単な回路を追加するだけで、迅速にライン確定し、リダンダンシ演算の救済効率を向上することが可能な、新規かつ改良されたメモリ救済装置およびメモリ救済方法を提供することである。

上記課題を解決するために、本発明のある観点によれば、メモリセルを格子状に配列したセルアレイを複数備えるメモリデバイスのセルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済装置であって、セルアレイ毎に設けられ、セルアレイの縦ラインまたは横ラインのいずれか一方のラインに関して不良ラインを計数する複数のライン計数部と、冗長ラインが所定数のセルアレイで共用される場合に、所定数のセルアレイそれぞれに設けられたライン計数部の計数値を全て加算する加算部と、加算部による加算値と共用される冗長ラインの数とを比較し、加算値が冗長ライン数を超えるとライン確定を示す比較部と、を備えることを特徴とする、メモリ救済装置が提供される。

本発明では、既存のハードウェア資源を有効利用しつつ比較部の前段に加算部を追加することで、冗長ラインが所定数のセルアレイで共用される場合においても、その所定数のセルアレイの不良ラインがリアルタイムに積算され、冗長ライン数と比較される。従って、閾値を変えた再度の試験を伴うことなく、セルアレイの１回目の機能試験においてライン確定することができ、リダンダンシ演算の救済効率を向上することが可能となる。

複数のライン計数部から所定数のセルアレイそれぞれに設けられたライン計数部を選択して加算部に出力する選択部をさらに備えるとしてもよい。

かかる選択部の構成により、複数のセルアレイに設けられた複数のライン計数部から任意のライン計数部を選択することができるので、冗長ラインを共有する所定数のセルアレイに設けられたライン計数部をその都度設定することが可能となる。従って、冗長ラインを共有するセルアレイの組み合わせが相異する様々なメモリデバイスに、ハードウェアの特別な改修を施すことなく本発明のメモリ救済装置を容易に適用することが可能となる。

上記課題を解決するために、本発明の他の観点によれば、メモリセルを格子状に配列したセルアレイを複数備えるメモリデバイスのセルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済装置であって、セルアレイ毎に設けられ、セルアレイの縦ラインまたは横ラインのいずれか一方のラインに関して不良ラインを計数する複数のライン計数部と、冗長ラインが所定数のセルアレイで共用される場合に、所定数のセルアレイから任意のセルアレイを除いた残りのセルアレイそれぞれに設けられたライン計数部の全ての計数値を、共用される冗長ラインの数から減算する減算部と、任意のセルアレイに設けられたライン計数部の計数値と減算部による減算値とを比較し、計数値が減算値を超えるとライン確定を示す比較部と、を備えることを特徴とする、メモリ救済装置が提供される。

本発明では、既存のハードウェア資源を有効利用しつつ比較部の前段に閾値（冗長ライン数）との減算部を追加することにより、任意のセルアレイを除く所定数のセルアレイの不良ラインが閾値からリアルタイムに減算され、任意のセルアレイの不良ライン数と比較される。従って、閾値を変えた再度の試験を伴うことなく、セルアレイの１回目の機能試験においてライン確定することができ、リダンダンシ演算の救済効率を向上することが可能となる。

ここでは、所定数のセルアレイから任意のセルアレイを除いた残りのセルアレイそれぞれに設けられたライン計数部の全ての計数値を、共用される冗長ラインの数から減算し、任意のセルアレイに設けられたライン計数部の計数値と減算部による減算値とを比較しているが、所定数のセルアレイに設けられたライン計数部の全ての計数値を、共用される冗長ライン数から減算し、０（ゼロ）と比較してライン確定を示すとしてもよい。

複数のライン計数部から残りのセルアレイそれぞれに設けられたライン計数部を選択して減算部に出力する選択部をさらに備えるとしてもよい。

かかる構成により、冗長ラインを共有するセルアレイの組み合わせが相異する様々なメモリデバイスに、ハードウェアの特別な改修を施すことなく本発明のメモリ救済装置を容易に適用することが可能となる。

ライン確定が示されるとセルアレイの縦ラインまたは横ラインの他方のラインに関して不良ラインの救済が行われるとしてもよい。

ライン確定は、縦ラインまたは横ラインのいずれか一方において、最早そのラインだけでは全ての不良メモリセルを救済できないという一次確定を示し、救済する最終的なラインが確定する二次確定と対応して利用される。従って、ライン確定後は、他方のラインのみで救済可能か、または、他方のラインと本ラインとの組み合わせによって救済可能かが検討される。

縦ラインまたは横ラインは、メモリデバイスのワードアドレスに対応しているとしてもよい。

セルアレイは、ワードにおける任意のビットのアドレス方向の記録領域である。従って、セルアレイのメモリセル数はワード数（ワードの全数）と等しくなり、セルアレイの配列の縦ラインまたは横ラインがそれぞれワードアドレスの上位ビットまたは下位ビットに対応することとなる。

また、上述したようなメモリ救済装置を利用して不良ラインを救済するメモリ救済方法も提供される。上述したメモリ救済装置における技術的思想に対応する構成要素やその説明は、当該メモリ救済方法にも適用可能である。

以上説明したように本発明のメモリ救済装置では、既存のハードウェア資源を有効利用しつつ簡単な回路を追加するだけで、迅速にライン確定することができる。従って、ライン確定のための複数回の機能試験を伴うことなく、リダンダンシ演算の救済効率を向上することができ、ひいては救済時間短縮および救済コスト削減を図ることが可能となる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

本発明の実施形態にかかるメモリ救済装置は、例えば、メモリデバイスの機能試験を遂行するデバイス試験装置に組み込まれ、メモリデバイスの機能試験の一環として機能する。従って、メモリ救済装置の利用形態の理解を容易にするため、まず、デバイス試験装置の構造を説明する。

（デバイス試験装置１００）
図１は、デバイス試験装置１００全体の概略的な構成を示した機能ブロック図である。デバイス試験装置１００は、本体１１０と、テストヘッド１２０とを含んで構成される。当該テストヘッド１２０には、パフォーマンスボード１３０が載設され、パフォーマンスボード１３０上に被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）としてのメモリデバイス１４０が載設される。

上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行する中央制御部１１４が設けられている。上記テストヘッド１２０には、メモリデバイス１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備える中継カード（ＰＥ（Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ）カードともいう。）１２２とが設けられる。かかる中継カード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。

上記パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、メモリデバイス１４０を載設可能な構造となっており、複数のテスト端子をメモリデバイス１４０のデバイス端子に電気的に接続する。

このようなデバイス試験装置１００がメモリ救済装置として機能する場合、先ず、本体１１０側に設けられた中央制御部１１４が、テストヘッド１２０の中継カード１２２に対して、メモリデバイス１４０の所定のデバイス端子を通じて特定のメモリセルを指定し、そのメモリセルに対してデータの書き込み／読み出し試験を行い、読み出し信号からメモリセルの良否を判定する。

（第１の実施形態：メモリ救済装置２００）
図２は、第１の実施形態におけるメモリ救済装置２００の概略的な構成を示す機能ブロック図である。メモリ救済装置２００は、中央制御部１１４と、縦（Ｘ軸）と横（Ｙ軸）それぞれのライン計数部であるＸライン計数部２２０、Ｙライン計数部２２２と、Ｘ加算部２３０、Ｙ加算部２３２と、Ｘ比較部２４０、Ｙ比較部２４２とを含んで構成される。以下では、理解を容易にするため、Ｘ軸またはＹ軸のいずれか一方の軸に関する救済処理を説明しているが、特に断る場合を除き、他の軸に関しても同様の救済処理を適用することができる。

上記中央制御部１１４は、ＣＰＵ等の半導体集積回路で構成され、メモリ救済装置２００全体を管理および制御し、本実施形態によるリダンダンシ演算プログラムをロードして、メモリデバイス１４０の不良メモリセルの救済を遂行する。対象となるメモリデバイス１４０は、ウェハ上でメモリセル１２を格子状に配列したセルアレイ１４を、ワード長分（ここでは３６個：３２ｂｉｔ＋エラーチェック４ｂｉｔ）有している。また、各々のセルアレイ１４においては、Ｘ軸（横軸）の不良ラインを救済するＸ冗長ライン１６とＹ軸（縦軸）の不良ラインを救済するＹ冗長ライン１８とが任意の数だけ設けられている。

ここで、ＸラインまたはＹラインは、メモリデバイス１４０のワードアドレスに対応しているとしてもよい。セルアレイ１４は、ワードにおける任意のビットのアドレス方向の記録領域である。従って、セルアレイ１４のメモリセル数はワード数（ワードの全数）と等しくなり、セルアレイの配列のＸラインまたはＹラインがそれぞれワードアドレスの上位ビットまたは下位ビットに対応することとなる。

上記Ｘライン計数部２２０は、セルアレイ１４にそれぞれ１対１に対応して、セルアレイ１４と等しい数だけ設けられ、デバイス試験装置１００を通じて検出された不良メモリセルを有するＸ軸の不良ラインを計数する。このとき、Ｙライン計数部２２２においてもＹ軸に関する不良ラインの計数が同時に並行して行われている。

上記Ｘ加算部２３０は、Ｘ冗長ライン１６が所定数、例えば２つのセルアレイ１４で共用される場合、即ち、１つのＸ冗長ライン１６が２つのセルアレイ１４の何れの不良ラインとも置き換え可能な場合に、この２つのセルアレイ１４それぞれに設けられたＸライン計数部２２０の計数値を加算する。従って、所定数が「２」であれば、Ｘ加算部２３０の総数は、Ｘライン計数部２２０数「３６」／所定数「２」で１８個あればよいことになる。

上記Ｘ比較部２４０は、Ｘ加算部２３０による加算値と、共用されるＸ冗長ライン数２４４（例えばＸ冗長ライン１６が４本あれば「４」）とを比較する。このとき加算値が、Ｘ冗長ライン数２４４以下の例えば、「２」であれば、Ｘ軸に関する２本の不良ラインをＸ冗長ライン１６で賄うことができるので、Ｘ冗長ライン１６をＸ軸の不良ラインに割り当て当該セルアレイ１４の救済を完了する。比較の結果、Ｘ冗長ライン数２４４を超えた場合、最早Ｘ冗長ライン１６だけでは全ての不良メモリセルを救済できないので、ライン確定したことを中央制御部１１４に伝達する。このようなライン確定は、当該１回目の試験最中であってもＸ冗長ライン数２４４を超えた時点で出力されてもよい。

中央制御部１１４は、Ｘ比較部２４０からのライン確定に基づいてＹ軸に関するＹ冗長ラインの割当を行い、マスクデータを作成する。また、上述したように１回目の試験中にライン確定がなされると、抽出された不良メモリセルを救済するＹ冗長ラインが早期に割り当てられ、そのＹ軸の不良ラインが不良メモリセルをさらに含むかどうかに拘わらず、救済されることが確定したＹ軸の不良ラインを正常なラインとして扱うことが可能となる。従って、引き続き遂行される１回目の試験において、かかる不良ラインの全てのメモリセルを無視することができる。

このようなライン確定が行われるとセルアレイのＸラインまたはＹラインの他方のラインに関して不良ラインの救済が行われる。ライン確定は、ＸラインまたはＹラインのいずれか一方において、最早そのラインだけでは全ての不良メモリセルを救済できないことを示しているので、ライン確定後は、他方のラインもリダンダンシ演算に含み当該メモリデバイスを救済する。

また、このような不良ラインの計数はＸ軸とＹ軸とで並行して行われているので、ライン確定もＸ軸だけでなく、Ｙ軸で示されることもある。ライン確定を早期に行うことができるかどうかは、セルアレイの試験順（走査方向）に依存する。

中央制御部１１４は、最終的に不良ラインとＸ冗長ライン１６またはＹ冗長ライン１８との置き換えを実行する。こうしてセルアレイ１４における不良メモリセルは次回からのアクセス対象から除外され、冗長ラインがそのメモリ領域を代用する。

かかる実施形態では、セルアレイ１４におけるメモリセル１２を、理解を容易にするためＸ軸、Ｙ軸それぞれ８×８個で表現しているが、かかる場合に限られず、その容量を自由に設定することができ、メモリデバイス１４０に設定されたワードの総数分の容量とすることもできる。また、所定数を、理解を容易にするため「２」としているが、かかる所定数も「２」に限られるわけではなく、その数値はセルアレイ１４の構成によって決定され、Ｘ加算部２３０およびＹ加算部２３２はその所定数分の入力を許容する。

本実施形態では、ライン計数部等の既存のハードウェア資源を有効利用しつつ比較部の前段に加算部を追加している。従って、冗長ラインが所定数のセルアレイで共用される場合においても、かかる加算部によってその所定数のセルアレイの不良ラインがリアルタイムに積算され、冗長ライン数と比較されるので、閾値を変えた再度の試験を伴うことなく、セルアレイの１回目の機能試験においてライン確定することができ、リダンダンシ演算の救済効率を向上することが可能となる。また、比較部は加算部と等しい数分だけ準備すればよいことになるので、占有面積および救済コストの削減を図ることもできる。

（メモリ救済装置３００）
また、上述した実施形態では、加算部の加算対象となるライン計数部が固定されていたが、救済するメモリデバイスに応じて加算対象となるライン計数部を選択することもできる。

図３は、メモリ救済装置の他の例における概略的な構成を示す機能ブロック図である。かかるメモリ救済装置３００は、中央制御部１１４と、Ｘライン計数部２２０、Ｙライン計数部２２２と、Ｘ選択部３１０、Ｙ選択部３１２と、Ｘ加算部３３０、Ｙ加算部３３２と、Ｘ比較部２４０、Ｙ比較部２４２とを含んで構成される。

図２を用いて既に説明されたメモリ救済装置２００の中央制御部１１４と、Ｘライン計数部２２０、Ｙライン計数部２２２と、Ｘ比較部２４０、Ｙ比較部２４２とは、当該メモリ救済装置３００の各構成要素と実質的に等しいのでその説明を省略し、ここでは、構成が相異するＸ選択部３１０、Ｙ選択部３１２と、Ｘ加算部３３０、Ｙ加算部３３２とを説明する。

上記Ｘ選択部３１０およびＹ選択部３１２は、それぞれの軸における全てのライン計数部２２０、２２２の出力信号が入力され、中央制御部１１４の指示に応じて、冗長ラインを共用する所定数のセルアレイそれぞれに設けられるライン計数部２２０，２２２を選択して、各軸の加算部３３０、３３２にその所定数分の信号を出力する。

かかるＸ選択部３１０およびＹ選択部３１２は、具体的には、複数の入力から１つの出力を選択するセレクタを所望する出力数分だけ揃えて形成することができる。また、冗長ラインを共用するセルアレイを少なくしてＸ選択部３１０およびＹ選択部３１２の出力を減じる場合には、このセレクタの出力を無効化する。この無効化は、０（ゼロ）入力を選択することによって実施できる。

さらに、Ｘ選択部３１０およびＹ選択部３１２が、例えば４入力２出力といった具合にその入力と出力を固定できる場合においては、そのように限定されたセレクタを適用することで回路規模および占有面積を縮小することができる。

上記Ｘ加算部３３０およびＹ加算部３３２は、それぞれＸ選択部３１０およびＹ選択部３１２で選択されたＸライン計数部２２０およびＹライン計数部２２２の計数値を加算する。従って、Ｘ加算部３３０およびＹ加算部３３２は、所定数のセルアレイ１４の各軸に関する不良ラインの総数を導出できる。

かかる選択部３１０、３１２の構成により、複数のセルアレイに設けられた複数のライン計数部から、任意のライン計数部を選択することができるので、冗長ラインを共有する所定数のセルアレイに設けられたライン計数部をその都度設定することが可能となる。従って、冗長ラインを共有するセルアレイの組み合わせが相異する様々なメモリデバイスに、ハードウェアの特別な改修を施すことなく本実施形態のメモリ救済装置３００を容易に適用することが可能となる。

上述したメモリの救済はウェハの形成レベルで行われることを想定しているが、かかる時点に限られず、パッケージ化された後の工程においてなされるとしてもよい。

（メモリ救済方法）
次に、上述したようなメモリ救済装置３００を利用して不良ラインを救済するメモリ救済方法を説明する。ここでは、理解を容易にするため、Ｙ軸に関する救済処理を挙げて説明しているが、当然、Ｘ軸に関しても同様の救済処理を適用することができる。

図４は、Ｙ軸に関するメモリ救済方法の処理の流れを示したフローチャートであり、図５は、複数のセルアレイで冗長ラインを共有する場合の処理を説明するための説明図である。以下では、図４のフローチャートに基づいて図５に示す救済処理を説明する。図５では、２つのセルアレイ１４ａおよび１４ｂが論理的に結合され、２つのセルアレイ１４ａ、１４ｂが４本のＹ冗長ライン１８を共有している。

図４のフローチャートを参照すると、Ｙライン計数部２２２は、セルアレイ１４毎に、Ｙラインに関して不良ラインを計数する（Ｓ４００）。図５においては、セルアレイ１４ａおよびセルアレイ１４ｂを含む全てのセルアレイそれぞれに設けられたＹライン計数部２２２が不良ライン数を計数する。例えば、セルアレイ１４ａおよびセルアレイ１４ｂにおいては、それぞれ計数値５１０として「３」と「２」が出力される。

そして、Ｙ選択部３１２は、全てのＹライン計数部２２２からＹ冗長ライン１８を共有する所定数のセルアレイ１４ａ，１４ｂそれぞれに設けられたＹライン計数部２２２を選択する（Ｓ４０２）。図５の例では全てのＹライン計数部２２２から、対象となるセルアレイ１４ａとセルアレイ１４ｂにそれぞれ設けられたＹライン計数部２２２を選択している。

次に、Ｙ加算部３３２は、Ｙ選択部３１２で選択されたＹライン計数部２２２で計数された全ての不良ライン数の計数値を加算する（Ｓ４０４）。図５の例においては、Ｙ選択部３１２により選択された２つのＹライン計数部２２２の計数値が対象となり、セルアレイ１４ａに関する不良ライン数「３」と、セルアレイ１４ｂに関する不良ライン数「２」とが加算され、総数５２０としての「５」が導かれる。

最後に、Ｙ比較部２４２は、かかる加算値と、共用される冗長ラインの数とを比較して（Ｓ４０６）、加算値が閾値であるＹ冗長ライン数２４６を超えていれば、ライン確定が実行され（Ｓ４０８）、Ｙ冗長ライン数２４６以下であれば、そのままＹ冗長ライン１８がＹ軸の不良ラインに割り当てられる（Ｓ４１０）。図５の例においては、加算値「５」はＹ冗長ライン数「４」を超えており、最早Ｙ冗長ライン１８だけではセルアレイ１４ａおよび１４ｂの全ての不良メモリセルを救済することができないのでライン確定となる。

（第２の実施形態：メモリ救済装置６００）
第１の実施形態においては、冗長ラインを共有するセルアレイの不良ライン数の和と閾値としての冗長ライン数とを比較したが、セルアレイの不良数を閾値から減算して、新たな閾値と不良ライン数とを比較することによっても本実施形態の目的を達成することができる。

図６は、第２の実施形態におけるメモリ救済装置６００の概略的な構成を示す機能ブロック図である。かかるメモリ救済装置６００は、中央制御部１１４と、Ｘライン計数部２２０、Ｙライン計数部２２２と、Ｘ選択部６１０、Ｙ選択部６１２と、Ｘ減算部６３０、Ｙ減算部６３２と、Ｘ比較部２４０、Ｙ比較部２４２とを含んで構成される。

図２を用いて既に説明されたメモリ救済装置２００の中央制御部１１４と、Ｘライン計数部２２０、Ｙライン計数部２２２と、Ｘ比較部２４０、Ｙ比較部２４２とは、当該メモリ救済装置６００の各構成要素と実質的に等しいのでその説明を省略し、ここでは、構成が相異するＸ選択部６１０、Ｙ選択部６１２と、Ｘ減算部６３０、Ｙ減算部６３２とを説明する。

上記Ｘ選択部６１０およびＹ選択部６１２は、それぞれの軸における任意のセルアレイに設けられたライン計数部２２０，２２２を除く全てのライン計数部２２０、２２２が入力され、その任意のセルアレイと冗長ラインを共用するセルアレイに設けられたライン計数部２２０，２２２を選択して、各軸の減算部６３０、６３２にその信号を出力する。

上記Ｘ減算部６３０およびＹ減算部６３２は、任意のセルアレイに置き換え可能な冗長ライン数２４４，２４６から、それぞれＸ選択部６１０およびＹ選択部６１２で選択されたＸライン計数部２２０およびＹライン計数部２２２の計数値をリアルタイムに減算する。そして、Ｘ比較部２４０、Ｙ比較部２４２は、任意のセルアレイに設けられたライン計数部の計数値と減算部６３０，６３２による減算値とを比較し、計数値が減算値を超えるとライン確定を示す。

本実施形態では、既存のハードウェア資源を有効利用しつつ比較部の前段に閾値（上長ら因数）との減算部を追加することにより、任意のセルアレイを除く所定数のセルアレイの不良ラインが閾値からリアルタイムに減算され、任意のセルアレイの不良ライン数と比較されるので、閾値を変えた再度の試験を伴うことなく、セルアレイの１回目の機能試験においてライン確定することができ、リダンダンシ演算の救済効率を向上することが可能となる。

また、上述したようなメモリ救済装置６００を利用して不良ラインを救済するメモリ救済方法も提供される。

第１の実施形態および第２の実施形態によるメモリ救済装置では、既存のハードウェア資源を有効利用しつつ簡単な回路を追加するだけで、迅速にライン確定することができる。従って、ライン確定のための複数回の機能試験を伴うことなく、リダンダンシ演算の救済効率を向上することができ、ひいては救済時間短縮および救済コスト削減を図ることが可能となる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、上述した第２の実施形態では、所定数のセルアレイから任意のセルアレイを除いた残りのセルアレイそれぞれに設けられたライン計数部の全ての計数値を、共用される冗長ラインの数から減算し、任意のセルアレイに設けられたライン計数部の計数値と減算部による減算値とを比較しているが、所定数のセルアレイに設けられたライン計数部の全ての計数値を共用される冗長ライン数から減算し、０（ゼロ）と比較してライン確定を示すことも可能である。

本発明は、メモリデバイスのセルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済装置およびメモリ救済方法に利用可能である。

デバイス試験装置の全体の概略的な構成を示した機能ブロック図である。 第１の実施形態におけるメモリ救済装置の概略的な構成を示す機能ブロック図である。 メモリ救済装置の他の例における概略的な構成を示す機能ブロック図である。 Ｙ軸に関するメモリ救済方法の処理の流れを示したフローチャートである。 複数のセルアレイで冗長ラインを共有する場合の処理を説明するための説明図である。 第２の実施形態におけるメモリ救済装置における概略的な構成を示す機能ブロック図である。 従来のメモリ救済装置の概略的な構成を示す機能ブロック図である。 複数のセルアレイで冗長ラインを共有する場合の問題を説明するための説明図である。

符号の説明

１２ メモリセル
１４ セルアレイ
１４０ メモリデバイス
１６ Ｘ冗長ライン
１８ Ｙ冗長ライン
１１４ 中央制御部
２００、３００、６００ メモリ救済装置
２２０ Ｘライン計数部
２２２ Ｙライン計数部
２３０、３３０ Ｘ加算部
２３２、３３２ Ｙ加算部
２４０ Ｘ比較部
２４２ Ｙ比較部
２４４ Ｘ冗長ライン数
２４６ Ｙ冗長ライン数
３１０、６１０ Ｘ選択部
３１２、６１２ Ｙ選択部
６３０ Ｘ減算部
６３２ Ｙ減算部

Claims (8)

1. メモリセルを格子状に配列したセルアレイを複数備えるメモリデバイスの該セルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済装置であって、
   前記セルアレイ毎に設けられ、該セルアレイの縦ラインまたは横ラインのいずれか一方のラインに関して不良ラインを計数する複数のライン計数部と、
   前記冗長ラインが所定数のセルアレイで共用される場合に、該所定数のセルアレイそれぞれに設けられたライン計数部の計数値を全て加算する加算部と、
   前記加算部による加算値と前記共用される冗長ラインの数とを比較し、加算値が冗長ライン数を超えるとライン確定を示す比較部と、
   を備えることを特徴とする、メモリ救済装置。
2. 前記複数のライン計数部から、前記所定数のセルアレイそれぞれに設けられたライン計数部を選択して前記加算部に出力する選択部をさらに備えることを特徴とする、請求項１に記載のメモリ救済装置。
3. メモリセルを格子状に配列したセルアレイを複数備えるメモリデバイスの該セルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済装置であって、
   前記セルアレイ毎に設けられ、該セルアレイの縦ラインまたは横ラインのいずれか一方のラインに関して不良ラインを計数する複数のライン計数部と、
   前記冗長ラインが所定数のセルアレイで共用される場合に、該所定数のセルアレイから任意のセルアレイを除いた残りのセルアレイそれぞれに設けられたライン計数部の全ての計数値を、該共用される冗長ラインの数から減算する減算部と、
   前記任意のセルアレイに設けられたライン計数部の計数値と前記減算部による減算値とを比較し、該計数値が減算値を超えるとライン確定を示す比較部と、
   を備えることを特徴とする、メモリ救済装置。
4. 前記複数のライン計数部から、前記残りのセルアレイそれぞれに設けられたライン計数部を選択して前記減算部に出力する選択部をさらに備えることを特徴とする、請求項３に記載のメモリ救済装置。
5. 前記ライン確定が示されると前記セルアレイの縦ラインまたは横ラインの他方のラインに関して不良ラインの救済が行われることを特徴とする、請求項１〜４のいずれかに記載のメモリ救済装置。
6. 前記縦ラインまたは横ラインは、前記メモリデバイスのワードアドレスに対応していることを特徴とする、請求項１〜５のいずれかに記載のメモリ救済装置。
7. メモリセルを格子状に配列したセルアレイを複数備えるメモリデバイスの該セルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済方法であって、
   前記セルアレイ毎に、縦ラインまたは横ラインのいずれか一方のラインに関して不良ラインを計数するライン計数工程と、
   前記冗長ラインが所定数のセルアレイで共用される場合に、該所定数のセルアレイそれぞれの不良ラインの計数値を加算する加算工程と、
   前記加算工程による加算値と前記共用される冗長ラインの数とを比較し、加算値が冗長ライン数を超えるとライン確定を示す比較工程と、
   を含むことを特徴とする、メモリ救済方法。
8. メモリセルを格子状に配列したセルアレイを複数備えるメモリデバイスの該セルアレイ内において、不良メモリセルを有する不良ラインを冗長ラインに置き換えその不良ラインを救済するメモリ救済方法であって、
   前記セルアレイ毎に、縦ラインまたは横ラインのいずれか一方のラインに関して不良ラインを計数するライン計数工程と、
   前記冗長ラインが所定数のセルアレイで共用される場合に、該所定数のセルアレイから任意のセルアレイを除いた残りのセルアレイそれぞれの不良ラインの計数値を、該共用される冗長ラインの数から減算する減算工程と、
   前記任意のセルアレイの不良ラインの計数値と前記減算工程による減算値とを比較し、該計数値が減算値を超えるとライン確定を示す比較工程と、
   を含むことを特徴とする、メモリ救済方法。

Images