KR101240238B1 - 반도체 디바이스 테스터용 인터페이스 장치 - Google Patents

반도체 디바이스 테스터용 인터페이스 장치 Download PDF

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Abstract

반도체 테스터와 피시험 디바이스를 연결하기 위한 신호 인터페이스가 개시된다. 이 인터페이스는 일반 컴포넌트 및 커스터마이징된 컴포넌트를 포함한다. 일반 컴포넌트는 테스터와 피시험 디바이스 사이의 신호 경로에서 연결될 수 있는 전자 엘리먼트의 복수 카피를 포함한다. 커스터마이징된 컴포넌트는 특정 피시험 디바이스를 위해 구성되고, 일반 컴포넌트 상의 일반 컨택트와 피시험 디바이스 상의 테스트 포인트 사이의 연결을 제공한다. 또한, 커스터마이징된 컴포넌트는 일반 컴포넌트 상의 전자 엘리먼트를 상호연결하기 위해 사용될 수 있는 도전부재를 포함한다. 이 연결은 신호 컨디셔닝 회로 내에 전자 엘리먼트를 구성하고, 그로 인해, 피시험 디바이스 상의 특정 테스트 포인트의 I/O 특성과 유사한 인터페이스를 통해 신호 경로를 제공한다. 일반 컴포넌트 및 커스터마이징된 컴포넌트는 반도체 웨이퍼 상에 제조될 수 있다.
Figure R1020077010222
자동 테스트 시스템, 인터페이스, 웨이퍼, 컨택트, 버퍼, 입력부, 출력부.

Description

반도체 디바이스 테스터용 인터페이스 장치{INTERFACE APPARATUS FOR SEMICONDUCTOR DEVICE TESTER}
본 출원은 일반적으로 테스트 및 측정 장비에 관한 것이고, 보다 상세하게는 테스터와 피시험 디바이스 사이의 인터페이스에 관한 것이다.
자동 테스트 장비는 반도체 디바이스의 바람직한 기능성을 보장하기 위해 광범위하게 사용된다. 테스팅은 제조 로트(lot)로부터 결함있는 디바이스를 제거할 수 있게 하므로, 더 이상의 필요치 않은 프로세싱 및 패키징을 제거할 수 있다. 또한, 테스트 결과는 보수를 필요로 하는 오작동하는 제조 장비를 식별하기 위해 사용될 수 있고, 그로 인해 디바이스 생산량을 증가시킨다. 또한, 테스트 결과는 편차를 프로세싱하여 얻은 결과적인 상이한 성능 및 구동 스팩을 가진 디바이스의 비닝을 가능하게 한다. 예를 들어, 그 디바이스가 원하는 스팩을 충족하지 못함을 나타내는 테스트 결과를 가진 디바이스는 패키징되고, 감소된 작동 범위 및/또는 성능을 나타내는 라벨을 붙여 더 낮은 가격으로 판매될 수 있다.
디바이스 작동을 측정하기 위해, 자동의 테스트 장비(또한, 테스터라 불린다)는 피시험 디바이스("DUT")에 입력 신호를 인가하고, 그 결과의 DUT 출력 신호를 탐지한다. 도 1은, 각각의 사이클 동안, 피시험 디바이스 상의 특정 포인트로 부터 신호를 발생하거나 신호를 측정하는 복수의 채널(1301, 1302, ... 130N) 및 컨트롤러(120)를 포함하는 간략한 형태의 테스터(100)를 도시한다. 컨트롤러(120)는 테스팅 프로세스를 다이렉팅하도록 프로그래밍된 컴퓨터, 테스트 동안 수집된 프레세싱 데이터, 및 오퍼레이터를 가진 인터페이스를 포함한다. 또한, 컨트롤러(120)는 복수의 채널에 의해 공유된 회로, 또는 그 채널과 연관되지 않은 회로를 포함할 수 있다.
도 1의 예에서, 채널(1301)이 보다 상세하게 도시되어 있다. 채널(1301)은 패턴 제너레이터(140), 타이밍 제너레이터(150), 및 핀 소자(160)를 포함하는 회로를 포함한다. 패턴 제너레이터(140)는 각각의 사이클 동안에 채널의 오퍼레이션을 정의하는 "패턴"을 가지고 프로그래밍된다. 예를 들어, 패턴 제너레이터(140)는 그 채널이 DUT(110)에 특정 값을 가진 신호를 구동해야 한다는 것을 나타낼 수 있다.
타이밍 제너레이터(150)는 값이 구동되어야 할 때, 또는 일 라인의 값이 측정되어야 할 시간의 시작을 정의함으로써, 신호 전달을 컨트롤하는 타이밍 신호를 생성한다.
핀 소자(160)는 최종적으로 DUT(110)으로 피딩되어질 라인(1801)으로 자극 신호를 구동하는 회로를 포함한다. 구동 회로는 구동기(162)를 포함한다. 도 1의 개략적인 블럭 다이어그램에서, 구동기(162)는 앞단에 플립플롭(164)이 있는 것으로 도시되어 있다. 플립플롭(164)은 타이밍 제너레이터(150)로부터의 타이밍 신호 에 의해 클로킹(clock)되고, 패턴 제너레이터(140)부터의 데이터가 인가된다. 플립플롭(160)은 구동기(162)에 의한 출력 값, 및 그 출력이 컨트롤될 수 있는 시간을 도시한다.
핀 소자(160)는, 또한, 비교기(166)를 통해 라인(1801)상의 신호를 탐지할 수 있다. 비교기(166)는 DUT(110)로부터 라인(1801) 상의 입력, 및 프로그래밍 가능한 기준 값 제너레이터(168)로부터의 기준 입력을 수신한다. 비교기(166)로부터의 출력은 래치(165)의 입력에 인가된다. 래치(165)는 타이밍 제너레이터(150)에 의해 클로킹되고, 후속 프로세싱을 위해 패턴 제너레이터(140)를 따라 패싱되는 비교기(166)의 출력값을 지시한다. 비교기(166) 및 기준값 제너레이터(168)를 경유한 핀 소자(160)는 라인(1801)으로부터 탐지된 신호가 프로그래밍 가능한 기준 제너레이터(168)에 의해 지시된 특정 값보다 큰지 작은지를 나타낸다.
핀 소자(160)는 간략한 형태로 도시되어 있다. 구동기(162)는, 예를 들어, 신호가 제공되는 때, 및 그 레벨을 설명하기 위한 복수의 컨트롤 신호를 수신할 수 있다. 구동기(162)는, 또한, 그것이 라인(180)을 구동하지 않는 특정 시간에 그 구동기를 "3상태(tri-state)"로 하기 위한 컨트롤 입력을 포함할 수 있다. 예를 들어, 비교기(166)가 라인(180) 상의 신호를 읽을 때, 구동기(162)가 "3상태"일 수 있다. 이러한 예는 아날로그 신호 탐지와 같은, 다른 구현에서 보다, 디지털 신호 탐지에 적합하고, 테스터는 다른 동작을 수행하기 위해 조절될 수 있다. 그러나 도 1은 DUT(110) 상의 테스트 포인트가 비교기 및 구동기에 모두 로딩되어 있는 테 스터 내의 채널에 연결될 수 있음을 충분히 도시하고 있다.
테스터(100)와 DUT(110) 사이에 교환되는 신호는 인터페이스(189)를 통과한다. 도 1의 간략한 도면에서, 인터페이스(189)는 디바이스 인터페이스 보드("DIB")(190), 커넥터(172), 및 프루브 카드(174)를 포함한다. 인터페이스(189)는, 또한, 기계적 지지부 및 배열 구조를 포함하지만, 이러한 구조들은 간소함을 위해 도시되지 않았다.
인터페이스(189)는 라인(1801, 1802, ... 180N)을 통해 테스터(100)에 연결된다. 이 라인들은 DIB(190)에 연결된다. 라인(1801, 1802, ... 180N)은 DIB(190) 상의 패드에 접촉하는 스프링 핀, 또는 DIB(190)와 테스터(100) 사이의 분리가능한 연결을 이루기 위한 다른 타입의 커넥터를 포함할 수 있다.
DIB(190)는 트레이스 또는 테스트를 라우팅하기 위한 다른 신호 경로를 포함한 회로 보드이고, DUT로의 신호, 및 DUT로부터의 신호에 응답한다. DIB(190)는 종래의 인쇄회로기판 기술을 사용하여 제조될 수 있고, 특정 스타일의 DUT를 테스팅하기 위해 DIB(190)를 커스터마이징하는 전자 컴포넌트를 포함할 수 있다.
DIB(190)는 커넥터(172)를 통해 프루브 카드(174)에 연결된다. 커넥터(172)는 DIB(190)와 프루브 카드(174) 사이에 연결을 이루는 다수의 스프링 핀을 홀딩하는 "포고 타워", 또는 유사한 구조일 수 있다. 대안의 커넥터는 "인터포저(interposer)"를 포함한다.
프루브 카드(174)는, 또한, 기판으로써 인쇄회로기판을 사용할 수 있다. 프 루브 카드(174)는 DUT(110) 상의 테스트 포인트와 접촉하기 위한 프루브로써 역할하는 탄성부재(1701, 1702, ..., 170N)를 포함한다. 이러한 탄성부재의 예로, 미국 캘리포니아주 'Livermore'의 'Formfactor Corporation'에 의해 판매되는 미세 접촉 프루브(microscopic contact probe), 또는 미국특허번호 제5,900,738호, 제6,043,563호, 제6,049,976호, 및 제6,184,053B1호에 서술된 것들이 있다.
신호가 비교기(166)에서 신뢰성있게 측정될 수 있도록, 일부 반도체 DUT는 DIB를 통해 응답 신호를 구동시키기 위한 충분한 전류를 공급하고, 임의의 로드(예컨대, 50옴 구동 로드)가 테스터 채널 내에 존재한다. 그러나, 우리는 저전력 디바이스가 10pF 또는 그 보다 낮은 커패시턴스 및 매우 낮은 저항을 가진 로드만 구동할 수 있음을 알고 있다. 고주파수 신호를 출력하는 디바이스에 대하여도 테스터에 의해 존재하는 로드를 구동할 수 없음이 밝혀 졌다. 이러한 상황에서, 종래의 테스터 인터페이스는 충분하지 못할 것이다.
그러므로, 테스터와 피시험 디바이스 사이의 개선된 인터페이스, 특히, 저전력/고주파수 신호로 작동하는 테스팅 디바이스를 위한 개선된 인터페이스에 대한 필요성이 존재한다.
일 측면에 있어서, 본 발명은, 자동화된 테스트 시스템의 인터페이스에 사용되기 위한 웨이퍼에 관한 것이다. 이 웨이퍼는 제1측 상의 복수의 컨택트, 및 제2측 상의 복수의 컨택트를 가진다. 복수의 버퍼가 웨이퍼 상에 형성되는데, 각각 입력부 및 출력부를 가지고, 각 버퍼의 입력부 및 출력부는 제2측 상의 컨택트와 연결된다.
다른 측면에 있어서, 본 발명은 제1측 및 제2측을 가진 제1부재를 포함하는 자동 테스트 시스템용 인터페이스에 관한 것이다. 제1부재는 제1측 및 제2측 각각에 형성된 복수의 컨택트를 가진다. 제1측 상의 복수의 컨택트는 자동 테스트 시스템 상의 컨택트와 인터페이싱하기 위해 포지셔닝된다. 제1부재는 각각 입력부 및 출력부를 가진 복수의 버퍼 증폭기를 가지는데, 버퍼 증폭기 각각의 입력부는 제2측 상의 컨택트와 연결된다. 인터페이스는 제1측 및 제2측을 가진 제2부재를 포함한다. 제2부재는 제1측 상의 복수의 컨택트, 제2측 상의 복수의 프루브, 및 제1부재의 제2측 상의 컨택트를 제2부재의 제1측상의 컨택트에 각각 연결시키는 복수의 전기 도전성 부재를 포함한다.
다른 측면에 있어서, 본 발명은 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법에 관한 것이다. 이 방법은 복수의 버퍼 증폭기를 포함하는 일반 부재를 제공하는 단계, 일반 부재와 소정의 패턴의 테스트 포인트에 매칭하는 패턴을 가진 복수의 탄성 부재를 포함하는 디바이스 특정 부재를 인터페이싱 하는 단계, 테스터로부터의 자극 신호를 일반 부재 및 디바이스 특정 부재를 통해 피시험 디바이스 상의 테스트 포인트로 라우팅하는 단계, 및 피시험 디바이스 상의 테스트 포인트로부터의 출력을 디바이스 특정 부재 상의 탄성 부재 및 일반 부재 상의 버퍼를 통해 테스터로 라우팅하는 단계를 포함한다.
첨부된 도면은 축척에 따라 그려지지 않았다. 도면에서, 각 다양한 도면에 도시된 동일 또는 유사한 컴포넌트는 같은 번호로써 표현되었다. 명쾌함을 위해, 모든 컴포넌트가 모든 도면에서 라벨링되지는 않는다. 도면에 있어서,
도 1은 종래의 테스트 시스템의 블럭 다이어그램이고,
도 2는 테스터와 피시험 디바이스 사이의 인터페이스의 블럭 다이어그램이고,
도 3A는 테스터와 피시험 디바이스 사이의 인터페이스의 개략적인 도면이고,
도 3B, 3C, 3D, 및 3E는 특정 기능을 위해 구성된 도 3A의 인터페이스의 개략적인 도면이고,
도 4A는 본 발명의 일 실시예에 따른 일반적인 웨이퍼를 도시하는 단면도이고,
도 4B는 본 발명의 일 실시예에 따른 일반적인 웨이퍼를 도시하는 투시도이고,
도 5A는 본 발명의 일 실시예에 따른 커스터마이징된 웨이퍼를 도시하는 단면도이고,
도 5B는 본 발명의 일 실시예에 따른 커스터마이징된 웨이퍼를 도시하는 투시도이다.
본 발명은 그 어플리케이션에 있어서 도면에 도시된 또는 하기 설명에 서술된 세부적인 컴포넌트의 배열 및 구조에 제한되지 않는다. 본 발명은 다양한 실시 예가 있을 수 있고, 다양한 방법으로 수행되거나 실행될 수 있다. 또한, 본 명세서에서 사용된 표현 및 용어는 서술의 목적이며, 제한으로 간주되지 않아야 한다. "포함한다" 및 그 변형의 사용은 리스트된 항목, 및 그 동등물은 물론 추가적인 항목을 포함한다는 의미이다.
도 2는 테스터(100)(도 1)와 같은, 테스터에 연결되어 사용될 수 있는 개선된 인터페이스(289)를 도시한다. 인터페이스(289)는 라인 1801, 1802, ... 180N, 및 DUT(110)로 표현된, 테스터 내의 채널과 연결을 이룬다.
도시된 실시예에서, 인터페이스(289)는 일반 컴포넌트(240), 및 커스터마이징된 컴포넌트(250)를 포함한다. 커스터마이징된 컴포넌트(250)는 특정 DUT의 피처를 기초로 형성된 피처를 포함한다. 예를 들어, 커스터마이징된 컴포넌트(250)는 특정 DUT 상의 테스트 포인트를 배열시키기 위해 설치된 프루브를 포함한다. 반대로, 일반 컴포넌트(240)는 특정 DUT 스타일에 커스터마이징되지 않은 회로를 포함하고, 많은 상이한 스타일의 디바이스에 사용될 수 있다. 서술된 실시예에서, 일반 컴포넌트(240)는 저전력 및/또는 고주파수 신호를 출력하는 디바이스와 인터페이싱하기 위한 회로를 포함한다.
컴포넌트들 사이의 연결은 인터포저, 또는 다른 적합한 형태의 커넥터일 수 있는 커넥터를 통해 이루어진다. 일반 컴포넌트(240)는 커넥터(245)를 통해 테스터(100)와 연결되고, 커넥터(255)를 통해 커스터마이징된 컴포넌트(250)와 연결된다.
일반 컴포넌트(240)는 기판을 포함한다. 일 실시예에서, 이 기판은 그 위에 회로 엘리먼트가 제조될 수 있는 타입의 기판이다. 예를 들어, 실리콘, 글라스, 또는 세라믹이 사용될 수 있다. 아래 예와 같이 사용되는 실시예에서, 일반 컴포넌트(240)는 반도체 디바이스의 제조에서 기판으로써 흔히 사용되는 웨이퍼이다. 일반 컴포넌트(240)의 일부인 회로는 종래의 반도체 제조 기술을 사용한 기판 상에 제조될 수 있다. 일반 컴포넌트(240)는 리소그라피, 에칭, 메탈리제이션은 물론, 웨이퍼를 통한 바이어(via) 에칭과 같은 미세기계가공 기술을 포함하는 표준 반도체 디바이스 프로세싱 방법을 사용하여 제조될 수 있고, 이에 제한되지 않는다.
대안의 실시예에서, 반도체 칩이 일반 컴포넌트(240)의 기판에 부착될 수 있다. 이러한 제조 기술은 당업자들에게 주지되어 있다.
일반 컴포넌트(240)는 컨디셔닝과 함께, 또는 컨디셔닝 없이 테스터(100)와 DUT(110) 사이에 신호를 패싱하는 회로를 포함할 수 있다. 일반 컴포넌트(240)는, 또한, 신호를 발생시키거나 측정하는 회로를 포함한다. 따라서, 일반 컴포넌트(240)에 내장된 회로는 테스터 채널 내에 있는 임의의 수의 엘리먼트를 포함할 수 있고, 또는 종래의 채널 전자기기 내에 존재하지 않는 부가적인 회로를 포함할 수도 있다. 일반 컴포넌트(240) 상의 회로의 예는 스위치 및 버퍼를 포함한다. 버퍼는 팔로워, 증폭기, 구동기, 또는 비교기와 같은, 임의의 적합한 형태일 수 있다.
일반 컴포넌트(240)는, 차례로, 커넥터(255)를 통해, 커스터마이징된 컴포넌트(250)에 연결된다. 서술된 실시예에서, 커스터마이징된 컴포넌트(250)는 두 가지 방법으로 커스터마이징된다. 첫째, 인터페이싱할 특정 타입의 디바이스 상의 테스트 포인트의 위치를 기초로 커스터마이징된다. 둘째, 특정 타입의 디바이스와 인터페이싱하기 위해 일반 컴포넌트(240) 상의 회로가 원하는 기능을 수행하도록 구성하는 커스터마이징된 인터커넥트를 제공한다.
일 실시예에서, 커스터마이징된 컴포넌트(250)는, 또한, 그 위에 도전 경로가 형성될 수 있는 재료로 구성된 기판 상에 제조될 수 있다. 예를 들어, 실리콘, 글라스, 또는 세라믹이 사용될 수 있다. 아래 예로써 사용된 일 실시예에서, 커스터마이징된 컴포넌트(250)는 반도체 디바이스 제조에 전통적으로 사용되는 웨이퍼 상에 형성된다. 커스터마이징된 컴포넌트(250)는 리소그라피, 에칭, 메탈리제이션은 물론, 웨이퍼를 통한 바이어 에칭과 같은 미세기계가공 기술을 포함하는 표준 반도체 디바이스 프로세싱 방법을 사용하여 제조될 수 있고, 이에 제한되지 않는다.
커스터마이징된 컴포넌트(250)는 커스터마이징된 컴포넌트(250)와 DUT(110)상의 테스트 포인트를 연결하는 탄성부재(2701, 2702, ... 270N)을 포함한다. 탄성부재는 프루브가 종래의 프루브 카드에 형성되는 것과 동일한 방법으로 형성될 수 있다. 대안으로써, 본 명세서에 참조로써 합치된, Slocum 등의 미국특허 제6,497,581호에 서술된 바와 같은 구조가 사용될 수 있다.
도 3A는 인터페이스(289)의 일 실시예이다. 이 실시예에서, 일반 컴포넌트(240) 및 커스터마이징된 컴포넌트(250)는 일반 웨이퍼(340) 및 커스터마이징 웨 이퍼(350)로써, 각각 제공된다.
일반 웨이퍼(340)는 각각 신호를 일반 웨이퍼(340)의 일면의 도전 컨택트로부터 반대측으로 패싱하게하는 바이어스(3421, 3422, 3423)와 같은 복수의 바이어스를 포함한다. 바이어스는 웨이퍼(340)를 통한 홀의 미세가공 및 금속과 같은 도체 도금과 같은 임의의 주지된 프로세스에 따라 형성될 수 있다.
일반 웨이퍼(340)는 테스터(100)와 DUT(110) 사이를 패싱하는 신호의 컨디셔닝을 돕는 회로를 포함할 수 있다. 도시된 실시예에서, 일반 웨이퍼(340)는 복수의 버퍼를 포함하고, 단일 팔로워(343)가 간단히 도시되어 있다. 서술된 실시예에서, 팔로워(343)는 비교적 큰 입력 임피던스를 가지고, 그러므로, 그 입력부의 신호에 매우 낮은 부하가 존재한다. 팔로워(343)는 연결될 수 있는 테스터(100) 내의 회로에 의해 존재할 수 있는 로드를 구동할 수 있게 하는 출력 특성을 가진다. 예를 들면, 비교기(166) 및 구동기(162)(도1)는 DUT(110)의 출력에 의해 구동될 수 있다. 여기서, 버퍼는 비교적 저전력 작동을 제공하고, "팔로워" 증폭기로 불릴 수 있는, 단위 이득 증폭기(unity gain amplifier)로서 도시되어 있다. 그러나, 임의의 적합한 형태의 버퍼가 사용될 수 있다.
일반 웨이퍼(340)는, 또한, 복수의 반도체 스위치를 포함하고, 단일 스위치(344)가 간략하게 도시되어 있다. 스위치(344)는 전달 게이트라 불리는 간단한 온/오프 타입 스위치일 수 있다. 스위치(344)는 매우 낮은 저항을 가지는 것이 바람직하다. 그러나, 스위치에 대하여 임의의 적합한 디자인이 사용될 수 있다.
스위치(344) 및 팔로워(343)와 같은, 반도체 디바이스의 입력부 및 출력부의 커넥션은 (3424, 3426, 및 3427)과 같은 바이어스를 통해 이루어진다.
반도체 디바이스는 주지된 반도체 프로세싱 기술에 따라 웨이퍼 내에 형성될 수 있다. 이러한 디바이스는 분명하게 도시되지는 않았지만, 테스터(100)와 연결하는 바이어스를 통해 제공될 수 있는 파워 커넥션을 요구한다.
커스터마이징 웨이퍼(350)는 DUT(110)에 맞춰진 커스텀 인터커넥션을 가진다. (2701 및 2702)와 같은 탄성부재는 DUT(110)상의 테스트 포인트와 정렬된다. (2701 및 2702)와 같은 탄성부재와의 커넥션은 바이어스(3531, 3532, 및 3534)와 같은 바이어스를 통해 이루어진다. 바이어스(3531, 3532, 및 3534)는 일반 웨이퍼(340) 상의 적합한 바이어스와 쉽게 연결될 수 있도록, 일반 웨이퍼(340)와 마주한 커스터마이징 웨이퍼(350)의 표면상의 컨택트부를 포함한다. 커스텀 웨이퍼(350)의 표면상의 접촉 패턴은 일반 웨이퍼(340)의 마주한 표면상의 접촉 패턴과 동일한 것이 바람직하다.
또한, 커스터마이징된 웨이퍼(350)는 DUT(110) 상의 테스트 포인트와 연결되지 않는 3533 및 3535와 같은 도전 경로를 포함한다. 오히려, 이 도전 경로는 일반 웨이퍼(340)가 DUT(110)의 테스팅을 위해 요구되는 기능을 수행하도록 구성하기 위해 일반 웨이퍼(340) 내의 컨택트 포인트를 연결한다. 이러한 도전 경로는 테스터(100)와 DUT(110) 사이의 신호 경로를 변경하기 위해 사용될 수 있다. 일반 웨 이퍼가 사용될 때 조차도, 커스터마이징된 웨이퍼(350)는 적합한 특성을 가진 신호 경로가 생성될 수 있게 한다. 예를 들어, 저전력, 플라이-바이(fly-by), 및 50옴 구성을 위해 사용가능한 신호 경로가 제공될 수 있다.
저전력 구성은 저전력 출력 신호를 발생시키는 DUT(110) 상의 테스트 포인트와의 연결을 위해 요구된다. 이러한 테스트 포인트는 비교기(166)로 신호 경로를 구동시키기 위해 충분한 전력 레벨을 가지지 않는다. 저전력 구성은 DUT(110)에 의해 발생된 응답 신호가 저전력이지만, 비교적 큰 로드(예컨대, 50옴 로드)를 가진 테스터(100) 내의 라인을 구동해야 할 때 유용하다.
테스트 포인트(2112)를 위한 저전력 구성은 도 3B 및 3C에 도시되어 있다. 저전력 구성은 단지 신호를 출력만하는, 또는 대안으로써, 신호를 입력하거나 출력할 수 있는 테스트 포인트와 함께 사용될 수 있다. 테스트 포인트가 단지 출력만 한다면, 신호를 테스터로부터 디바이스로 구동할 필요는 없을 것이다. 따라서, 도 3B 및 3C의 구성은, 대안으로써, 입력 및 출력 동작을 모두 가진 테스트 포인트를 위해 사용될 수 있다. 도 3B의 구성만은 오직 입력 특성을 가진 테스트 포인트를 위해 사용될 수 있다. 도 3C의 구성만은 오직 출력 특성을 가진 테스트 포인트를 위해 사용될 수 있다.
도 3B에서, 인터페이스(289)는 신호를 테스트 포인트(2112)로 구동시키는 신호 경로(373)를 제공한다. 이 간략화된 도면에서, 바이어스(3425)는 테스터(100) 내의 채널과 연결된다. 이 채널로부터의 구동 신호는 커스터마이징된 웨이퍼(350) 내의 바이어스(3535)를 통해 연결된다. 그것은 일반 웨이퍼(340)로 백 커플링된 커스터마이징 웨이퍼(350)의 표면 상의 제2바이어스로 도전 트레이스 상에서 라우팅된다. 일반 웨이퍼(240)내에서, 구동 신호는 스위치(344)를 통과한다. 신호가 테스트 포인트(2112)로 구동되어질 때, 스위치(344)는 온 상태로 컨트롤된다. 스위치(344)의 상태는 I/O 라인(1804)과 같은, 테스터(100)에 의해 전송된 컨트롤 신호에 의해 설정된다. 구동 신호는 스위치(344)를 통과하고, 그 후 테스트 포인트(2112)를 향해 바이어스(3534)를 통과하는 커스터마이징된 웨이퍼(350)로 백 커플링된다.
도 3C에서, 인터페이스(289)는 테스트 포인트(2112)로부터 테스터(100)로의 저전력 신호를 위한 신호 경로(375)를 제공한다. 테스트 포인트(2112)로부터의 저전력 출력을 라우팅하기 위해, 스위치(344)는 I/O 라인(1804) 상에 전송된 신호에 의해 오프 상태로 설정된다. 이러한 구성에서, 바이어스(3425)를 통해 테스트 포인트(2112)에 연결되는 테스터(100) 내의 구동 회로는 스위치(344)를 통해 전력이 차단되고, DUT(110)의 출력을 로딩하지 않는다. 그러나, 팔로워(343)는 탄성 부재(2702) 및 DUT(110) 상의 상응 테스트 포인트와 여전히 연결되어 있다.
팔로워(343)는 DUT(110)에 의해 발생된 응답 신호를 커스터마이징된 웨이퍼(350) 내의 커넥션(3533)을 통해 전달한다. 이 신호 경로는 일반 웨이퍼(340) 내 의 바이어스(3423)을 따라 테스터(100)를 피딩하는 (1803)(도 3A)과 같은 라인까지 계속된다. 팔로워(343)는 DUT(110)의 출력부에 낮은 부하가 존재하지만, 측정될 수 있는 테스터(100)에 신호를 제공할 수 있다.
응답 신호는, 그 다음, 테스팅 프로그램에 의해 요구되는 바와 같이 테스터에 의해 더 프로세싱된다. 예를 들어, 신호의 레벨은 비교기(166)(도 1) 내에서 특정될 수 있다. 이 실시예에서, 팔로워(343)는 증폭기 없는, 버퍼로써 역할한다.
플라이 바이 구성에서, DUT(110) 상의 테스트 포인트는 항상 드라이브 인(drive-in) 및 컴패어 아웃(compare-out)에 모두 연결된다. 도 3D는 플라이 바이 테스팅을 위한 신호 경로(377)를 가지고 구성된 인터페이스(289)를 도시한다. 이 구성에서, 자극 신호는 라인(1802)(도 3A)와 같은 라인 상의 테스터(100)에 의해 제공되고, 커넥터(245)를 통해 일반 웨이퍼(340) 내의 바이어스(3422)로 전달된다. 자극 신호는, 그 다음, 커넥터(255)를 통해 커스터마이징된 웨이퍼(350)로 피딩된다. 자극 신호는, 그 다음, 커스터마이징된 웨이퍼(350)의 바이어스(3522)를 통해 DUT(110)상의 테스트 포인트에 인가된다. 응답 신호는 바이어스(3531), 및 바이어스(3421)를 통과한다. 이러한 구성에서, 응답 신호는 라인(1801)(도 3A)와 같은 라인으로의 테스터 커넥터 내의 채널에 의해 감지된다.
많은 다른 테스트 포인트 구성이 가능하다. 예를 들어, 50옴 구성은 일반 웨이퍼(340)를 통과하는 바이어스 중 하나가 (2701)과 같은 탄성 부재와 연결됨으로 써 형성될 수 있다. 도 3E는 50옴 신호를 위해 생성된 신호 경로(379)를 도시한다. 이 구성에서, 하나의 라인은 테스트 포인트 자극 신호 및 응답 신호용의 드라이브 인 및 컴패어 아웃 라인으로써 역할한다. 이러한 구성은, 예컨대, DUT(110) 상의 테스트 포인트가 테스터(100)에 의해 존재하는 로드를 구동시키기 충분한 전력을 출력할 수 있을 때 사용될 수 있다.
도 4A, 4B, 5A, 및 5B는 인터페이스(289)의 컴포넌트의 부가적인 세부 구조를 보여준다. 도 4A는 일반 웨이퍼(440)가 컨택트, 바이어스, 및 회로를 가진 기판(445)을 포함하는 일 실시예에 따른 일반 웨이퍼(440)의 단면을 도시한다. 일반 웨이퍼(440)는 원하는 전기적 및 기계적 특성을 가진 임의의 적합한 재료로 이루어진 바디(445)를 포함한다. 예를 들어, 기판 상에 전자 회로가 제조된다면, 실리콘 웨이퍼가 바람직하다. 기판 상에 칩이 설치된다면, 글라스 또는 세라믹이 바람직하다.
일반 웨이퍼(440)의 일측에서 다른 측으로 전기적 커넥션을 이네이블하기 위해서, 바이어스(442)는 그 바디를 통해 에칭될 수 있다. 예를 들어, 미세가공 기술이 사용될 수 있다. 실리콘 또는 글라스를 통한 바이어 홀의 딥 에칭은 주지된 미세가공 기술이다. 300℃ 미만의 낮은 기판 온도 및 SF6/O2 가스 조성에서의 이방성 이온 에칭을 사용하여, 10μm/분 만큼 높은 실리콘 에칭율이 가능하고, 바이어스(442)의 에칭을 가능케 한다. 바이어스(442)는 바디의 전면 및 후면 사이의 전기 커넥션을 형성하는, 임의의 적합한 금속으로 메탈라이징될 수 있다. 예를 들 어, 스퍼터링 기술이 딥 홀 내에 두꺼운 금속 층을 형성하고, 그로 인해, 홀을 채우고, 전기 커넥션을 형성하기 위해 사용될 수 있다.
금속 컨택트(441)는 바디의 양측에 형성된다. 컨택트(441)는 커넥터(245 및 255) 내의 다른 접촉 부재 또는 핀을 위한 전기적 접촉 패드로써 역할한다. 금속 컨택트(441)는 전체 웨이퍼에 걸쳐 금속층을 형성하고, 리소그라피 단계에서 접촉 영역을 패터닝하는 것과 같은, 임의의 적합한 수단에 의해 형성될 수 있다.
도 4A의 도면에서, 바디(445) 내에 형성된 회로는 스위치(444) 및 팔로워(443)에 의해 도시되어 있다. 도 4A는 바디(445) 내에 형성된 두 개의 컴포넌트만 도시한다. 많은 어플리케이션에서, 다수의 다양한 회로 엘리먼트를 형성하는 것이 바람직할 수 있다. 바디(445)가 실리콘과 같은 반도체면, 이 회로는 그 실리콘에 직접적으로 제조될 수 있다. 예를 들어, 스위치(444) 및 팔로워(443)는 모두 표준 실리콘 CMOS 또는 바이폴라 기술로 제조될 수 있다. 회로가 바디 내에 제조되면, 회로 제조는 디바이스 채널의 금속 오염을 피하기 위해 비어 및 컨택트 메탈라이제이션을 진행한다. 제조된 후, 스위치(444) 및 팔로워(443) 회로는 서로, 그리고 금속 인터커넥트를 가진 적합한 컨택트(441)와 상호연결될 수 있다.
글라스, 세라믹, 글라스-세라믹 바디가 사용된 대안의 실시예에서, 칩이 기판 상에 설치될 수 있고, 멀티 칩 모듈이 형성되는 것과 동일한 방법으로 하나 이상의 레벨의 금속과 인터커넥팅된다. 이러한 모듈에서, 칩은 표준 규격(off-the-shelf) 제품일 수 있고, 예컨대, 솔더 범프 본딩을 포함하는 임의의 종래 기술로 기판에 설치될 수 있다. 멀티 칩 모듈을 형성하는 것에 대한 세부사항은 주지되어 있다.
도 4B는 일반 웨이퍼(440)의 투시도를 도시한다. 이러한 실시예에서, 컨택트(441)는 바디(445)의 표면 상에 배열을 형성한다. 예를 들어, 도 4B는 일반 웨이퍼(440)의 일측에 특히 조밀한 컨택트의 렉타 리니어 배열을 도시하고, 반면 웨이퍼(440)의 다른 측상의 컨택트는 임의의 원하는 구성으로 배열될 수 있다. 컨택트 포지션은 커넥터(245 및 255)의 핀 레이아웃과 동일한 것이 바람직하다.
일반 웨이퍼(440)는 각 타입의 커넥션을 형성하기 위해 필요한 구조의 다수의 카피로 형성된다. 예를 들어, 도 3B 및 3C 와 연관되어 상기 보여지는 바와 같은 저전력 커넥션을 형성하기 위해, 일반 웨이퍼(340) 내의 두 개의 50옴 커넥션, 버퍼 증폭기, 및 스위치가 인터커넥팅된다. 일반 웨이퍼(440)는 DUT로 정해진 복수의 저전력 커넥션을 허용하기 위한 컴포넌트의 그룹으로 제조된다. 마찬가지로, 플라이 바이 커넥션은 두 개의 50옴 바이어스를 필요로 한다. 복수의 50옴 커넥션은 일반 웨이퍼(440) 내에 제공되는 것이 바람직하다.
도 5A는 커스텀 웨이퍼(550)의 일 실시예의 단면을 도시한다. 이 실시예에서, 커스텀 웨이퍼(550)는 바디(555)를 가진다. 바디(555)는 원하는 전기적 및 기계적 특성을 가진 임의의 적합한 재료일 수 있다. 예를 들어, 실리콘, 글라스, 세라믹, 또는 글라스-세라믹이 사용될 수 있다. 컨택트, 바이어스, 및 탄성부재(570)가, 또한, 커스텀 웨이퍼(550) 상에 형성된다. 탄성부재(570)는 컨택트 프루브로써 역할한다. 커스텀 웨이퍼(550) 상의 컨택트 프루브의 위치는 커스텀 웨이퍼(550)로 테스팅되는 DUT의 타입에 맞춰진다.
커스텀 웨이퍼의 양측 사이의 전기적 연결을 이네이블시키기 위해, 바이어스(552)는 주지된 미세가공 방법으로 기판을 통해 에칭된다. 예를 들어, 실리콘 또는 글라스를 통한 바이어 홀의 딥 에칭은 주지된 미세가공 기술이다. 바이어스(552)는 바디의 앞측 및 뒷측 사이의 전기적 연결을 형성하는 임의의 적합한 금속으로 메탈라이징된다. 예를 들어, 스퍼터링 기술이 딥 홀 내에 금속의 후막을 형성하기 위해 사용될 수 있고, 그로 인해, 홀을 채우고, 전기적 연결을 형성한다.
금속 컨택트(551)는 기판의 양측 상에 형성된다. 컨택트(551)는 핀 또는 커넥터(245 및 255) 내의 다른 컨택트 부재를 위한 전기적 컨택트 패드로써 역할한다. 예를 들어, 금속 컨택트(551)는 전체 웨이퍼에 걸쳐 금속 층을 형성함으로써, 그리고, 리소그래피 단계로 접촉면을 패터닝함으로써 형성될 수 있다.
금속 커넥션(553)은, 또한, 커스텀 웨이퍼(550)의 적어도 일측 상에 존재하고, 컨택트 패드(554)의 연결을 허용한다. 커넥션(553)은 충분한 변경 없이 일반 웨이퍼로 다시 다이렉팅되도록 자극 신호를 이네이블시키거나, 또는 그렇지 않다면, 테스트 되는 DUT의 타입에 대한 인터페이스를 구성하기 위해 일반 웨이퍼(440)의 컴포넌트를 연결할 수 있다.
도 5B는 커스텀 웨이퍼(550)의 투시도를 도시한다. 이 실시예에서, 컨택트(553)는 (도 2의) (255)와 같은, 인접한 커넥터와의 연결을 허용하는 배열을 형성한다. DUT(110)와 마주한 웨이퍼(550) 측의 컨택트는 DUT 상의 원하는 테스트 포인트를 프루빙하도록 배열되는 것이 바람직하다.
그러므로, 본 발명의 적어도 일 실시예의 몇몇 측면이 서술되었지만, 다양한 변형, 수정, 및 개선이 당업자들에게 쉽게 일어날 수 있음을 알아야 한다.
예를 들어, 도전 경로는 "바이어스"를 사용하는 웨이퍼를 통해 이루어지는 것으로 서술되었다. 도전 경로는 바이어스, 트레이스, 또는 다른 구조, 또는 구조의 임의의 조합을 사용하여 형성될 수도 있다.
또한, 신호 컨디셔닝 회로는 일반 웨이퍼(340) 상에 제조되는 것으로 서술되었다. 일반 웨이퍼(340) 내의 회로를 대신하여, 또는 부가적으로 커스터마이징 웨이퍼(350)가 회로를 포함할 수도 있다.
또한, 일반 웨이퍼(340)를 사용하여 이루어질 수 있는 3 타입의 커넥션이 서술되었다. 본 발명은 임의의 한 타입의 테스트 포인트 구성에 제한되지 않으며, 상이한 구성이 DUT(110) 상의 상이한 테스트 포인트를 위해 사용될 수 있다. 또한, 오직 저전력, 플라이-바이, 및 50옴 구성만이 서술되었지만, 이루어질 수 있는 커넥션 타입의 예들이 있고, 임의의 수의 다른 구성이 본 발명으로 구현될 수 있다.
다른 예로서, 커스텀 웨이퍼(550) 및 일반 웨이퍼(440)의 다양한 대안의 실시예가 가능하다. 예를 들어, 일반 웨이퍼(440) 내의 회로 엘리먼트의 수는 자극 신호 또는 응답 신호에 원하는 프로세싱을 수행하기 위해 변경될 수 있다. 또한, 바이어스는 웨이퍼의 양측을 인터커넥팅하기 위해 사용되었으나, 다른 기술이 가능하며, 본 발명은 서술된 특정 예로 제한되지 않는다.
또한, 일반 웨이퍼(340)는 DUT(110)로부터 테스터(100)로 패싱하는 버퍼 신호에 대한 단위 이득 팔로워를 포함하는 것으로 서술되었다. 버퍼링은 이득을 제 공하는 회로에 의해, 또는 증폭기 외의 회로에 의해 제공될 수도 있다.
또한, 커스텀 컴포넌트는 DUT 상의 테스트 포인트와 함께 배열된 프루브를 제공하는 단계, 및 일반 컴포넌트 내의 일반 회로를 상호연결하는 단계에 의한 적어도 두 가지 방법으로 일반 컴포넌트를 커스터마이징하는 것으로 서술되었다. 이 기능은 일반 컴포넌트의 동일 측, 또는 반대 측 상에 설치될 수 있는 물리적으로 분리된 피스에 의해 형성될 수 있다.
이러한 변형, 수정, 및 개선은 본 개시물의 일부분이며, 본 발명의 정신 및 범위에 속한다. 따라서, 앞선 설명 및 도면은 예시일 뿐이다.

Claims (24)

  1. 테스트 신호가 테스터 내의 회로에 또는 회로로부터 연결되는 컨택트를 가진 자동 테스트 시스템용 인터페이스로서,
    제1측 및 제2측을 가진 제1컴포넌트로서,
    상기 제1측 및 상기 제2측 상에 각각 형성된 복수의 컨택트로서, 상기 제1측 상의 복수의 컨택트가 상기 자동 테스트 시스템 상의 컨택트와 전기적으로 연결되도록 포지셔닝되어 있는 복수의 컨택트,
    복수의 입력부 및 출력부를 가진 회로로서, 그 각각의 입력부 및 출력부가 상기 제2측 상의 컨택트와 연결되어 있는 회로,
    를 포함하는 제1컴포넌트;
    제1측 및 제2측을 가진 제2컴포넌트로서,
    상기 제 2 컴포넌트의 상기 제1측 상의 복수의 컨택트,
    상기 제 2 컴포넌트의 상기 제2측 상의 복수의 프루브,
    제1복수의 도전부재가 상기 제1컴포넌트의 제2측 상에 형성된 적어도 두 개의 컨택트에서 인터커넥트를 위해 각각 포지셔닝되어 있고, 그로 인해, 적어도 두 개의 상기 회로의 상기 입력부 및 출력부가 제2복수의 도전부재 각각을 통해 연결되는 제1복수의 도전부재,
    를 포함하는 제2컴포넌트; 및
    상기 제1컴포넌트의 제2측 상의 컨택트와 상기 제2컴포넌트의 제1측상의 컨택트를 각각 연결시키는 제2복수의 전기 도전부재;를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  2. 제 1 항에 있어서, 상기 제1컴포넌트는 반도체 웨이퍼를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  3. 제 1 항에 있어서, 상기 제1복수의 도전부재는 상기 제2컴포넌트의 제1 측 상의 컨택트 부재를 각각 접합하는 복수의 도전 트레이스를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  4. 제 3 항에 있어서, 상기 제2컴포넌트는 반도체 웨이퍼를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  5. 제 3 항에 있어서, 상기 제2컴포넌트는 복수의 도전부재 쌍을 포함하고, 상기 도전부재 쌍은 각각 상기 제2측 상의 프루브와 상기 제1측 상의 제1컨택트 및 상기 제1측 상의 제2컨택트를 연결하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  6. 제 1 항에 있어서, 상기 제2복수의 전기 도전부재는 복수의 탄성부재를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  7. 제 6 항에 있어서, 상기 제2복수의 전기 도전부재는 인터포저를 형성하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  8. 제 1 항에 있어서, 상기 회로는 신호 컨디셔닝 회로를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  9. 제 1 항에 있어서, 상기 제 1 컴포넌트는 상기 제 1측을 형성하는 측과 상기 제 2측을 형성하는 측을 구비하는 웨이퍼를 포함하고, 상기 회로는:
    각각이 입력부 및 출력부를 가지고 있고, 상기 웨이퍼에 형성되는 복수의 버퍼로서, 각각의 버퍼의 입력부는 상기 제 2측 상의 컨택트에 결합되고 각각의 버퍼의 출력부는 상기 제 2측 상의 컨택트에 결합되는 복수의 버퍼;
    를 포함하는 것을 특징으로 하는 자동 테스트 시스템용 인터페이스.
  10. 제 9항에 기재된 상기 제1컴포넌트에 포함된 웨이퍼에 있어서, 상기 회로는 상기 웨이퍼에 형성된 복수의 스위치를 더 포함하고, 각각의 스위치는 적어도 2개의 신호 단자 및 제어 입력 단자를 구비하고, 상기 적어도 2개의 신호 단자 각각은 상기 웨이퍼의 제 2측 상의 컨택트에 결합되고 상기 제어 입력 단자는 상기 웨이퍼의 제 1측상의 컨택트에 결합되는 것을 특징으로 하는 웨이퍼.
  11. 제 10 항에 있어서, 상기 복수의 스위치 각각의 신호 입력 단자는 복수의 버퍼 중 하나의 입력부에 결합되는 것을 특징으로 하는 웨이퍼.
  12. 제 11 항에 있어서, 복수의 전도성 바이어(vias)를 더 포함하고, 각각의 바이어는 상기 제 1 컴포넌트의 상기 제 1측 상의 컨택트를 상기 제 1 컴포넌트의 상기 제 2측 상의 컨택트에 접합(joining)시키는 것을 특징으로 하는 웨이퍼.
  13. 제 12 항에 있어서, 상기 복수의 버퍼, 상기 복수의 스위치, 및 상기 복수의 전도성 바이어는 복수의 그룹으로 배치되고, 각각의 그룹은 버퍼, 스위치, 및 적어도 2개의 전도성 바이어를 구비하는 것을 특징으로 하는 웨이퍼.
  14. 제 9항에 기재된 상기 제1컴포넌트에 포함된 웨이퍼에 있어서, 상기 웨이퍼는 반도체 웨이퍼를 포함하는 것을 특징으로 하는 웨이퍼.
  15. 제 9항에 기재된 상기 제1컴포넌트에 포함된 웨이퍼에 있어서, 상기 버퍼의 각각은 증폭기를 포함하는 것을 특징으로 하는 웨이퍼.
  16. 제 15 항에 있어서, 상기 증폭기 각각은 단위 이득 증폭기(unity gain amplifier)인 것을 특징으로 하는 웨이퍼.
  17. 청구항 1의 인터페이스를 이용하여 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법으로서,
    복수의 버퍼를 포함하는 일반 컴포넌트를 제공하는 단계로서, 상기 일반 컴포넌트는 제 1 컴포넌트인 단계;
    상기 일반 컴포넌트를 디바이스 특정 컴포넌트에 인터페이싱하는 단계로서, 상기 디바이스 특정 컴포넌트는 제 2 컴포넌트이고 복수의 프로브가 상기 소정의 패턴의 테스트 포인트와 매칭하는 패턴으로 배치되는 단계;
    테스터로부터의 자극 신호를 상기 일반 컴포넌트 및 상기 디바이스 특정 컴포넌트를 통해 피시험 디바이스 상의 테스트 포인터로 라우팅하는 단계;
    피시험 디바이스 상의 테스트 포인터로부터의 출력을 상기 디바이스 특정 부재 상의 프로브 및 상기 일반 컴포넌트 상의 버퍼를 통해 상기 테스터로 라우팅하는 단계를 포함하는 것을 특징으로 하는 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법.
  18. 제 17 항에 있어서,
    일반 컴포넌트를 제공하는 단계는 복수의 버퍼중 하나의 버퍼의 입력부에 각각 연결된 복수의 스위치를 포함하는 일반 컴포넌트를 제공하는 단계를 포함하고,
    테스터로부터의 자극 신호를 상기 일반 컴포넌트를 통해 라우팅하는 단계는 스위치를 닫는 단계를 포함하고, 그리고
    테스트 포인트로부터의 출력을 상기 일반 컴포넌트 상의 버퍼를 통해 라우팅하는 단계는 상기 버퍼에 연결된 스위치를 여는 단계를 포함하는 것을 특징으로 하는 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법.
  19. 제 17 항에 있어서,
    테스터로부터의 자극 신호를 상기 디바이스 특정 컴포넌트를 통해 라우팅하는 단계는 프로브에 연결된 제1도전 바이어를 통해 상기 신호를 라우팅하는 단계를 포함하고, 그리고
    테스트 포인트로부터의 출력을 상기 디바이스 특정 컴포넌트를 통해 라우팅하는 단계는 상기 프로브에 연결된 제2도전 바이어를 통해 상기 신호를 라우팅하는 단계를 포함하는 것을 특징으로 하는 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법.
  20. 제 17 항에 있어서,
    테스터로부터의 자극 신호를 상기 디바이스 특정 컴포넌트를 통해 라우팅하는 단계는 제1프로브에 연결된 제1도전 바이어를 통해 상기 신호를 라우팅하는 단계를 포함하고, 그리고
    테스트 포인트로부터의 출력을 상기 디바이스 특정 컴포넌트를 통해 라우팅하는 단계는 제2프로브에 연결된 제2도전 바이어를 통해 상기 신호를 라우팅하는 단계를 포함하는 것을 특징으로 하는 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법.
  21. 제 17 항에 있어서, 일반 컴포넌트를 제공하는 단계는 그 웨이퍼 내부에 형성된 복수의 버퍼 증폭기를 가진 반도체 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법.
  22. 제 21 항에 있어서, 일반 컴포넌트를 제공하는 단계는 그 웨이퍼 내부에 형성된 복수의 반도체 스위치를 가진 반도체 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 소정의 패턴의 테스트 포인트를 가진 디바이스를 테스트하기 위한 테스터 오퍼레이팅 방법.
  23. 반도체 디바이스 제조 방법으로서,
    제 17 항의 방법에 따라 테스터를 오퍼레이팅하는 단계;
    테스트 결과를 산출하기 위해 테스트 포인트로부터의 출력을 테스터에서 프로세싱하는 단계; 및
    변경된 제조 프로세스를 산출하기 위해 상기 테스트 결과를 기초로 상기 디바이스를 제조하기 위해 사용된 프로세스를 변경하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  24. 제 23 항에 있어서, 상기 변경된 제조 프로세스에 따라 복수의 반도체 디바이스를 제조하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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