KR20140024665A - 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치 - Google Patents

메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치 Download PDF

Info

Publication number
KR20140024665A
KR20140024665A KR1020120090933A KR20120090933A KR20140024665A KR 20140024665 A KR20140024665 A KR 20140024665A KR 1020120090933 A KR1020120090933 A KR 1020120090933A KR 20120090933 A KR20120090933 A KR 20120090933A KR 20140024665 A KR20140024665 A KR 20140024665A
Authority
KR
South Korea
Prior art keywords
input
output
output line
test mode
test
Prior art date
Application number
KR1020120090933A
Other languages
English (en)
Inventor
추신호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120090933A priority Critical patent/KR20140024665A/ko
Priority to US13/719,066 priority patent/US8917572B2/en
Priority to CN201310019839.5A priority patent/CN103632728B/zh
Publication of KR20140024665A publication Critical patent/KR20140024665A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

반도체메모리장치는 테스트모드에서 수행되는 라이트동작 중 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣는 라이트제어부; 상기 테스트모드에서 수행되는 상기 라이트동작 중 상기 제1 입출력라인에 실린 제1 입력데이터를 제1 셀블럭에 저장하는 제1 라이트드라이버; 및 상기 테스트모드에서 수행되는 리드동작 중 상기 제1 셀블럭에서 출력되는 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 제1 테스트입출력라인을 구동하는 제1 입출력라인구동부를 포함한다.

Description

메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE CONDUCTING TEST METHOD}
본 발명은 메모리셀의 불량 여부를 판단할 수 있는 테스트를 제공하는 반도체메모리장치에 관한 것이다.
최근 반도체메모리장치가 고용량화 및 고집적화됨에 따라 칩사이즈(chip size)가 커지게 됨에 따라 메모리셀의 불량을 판단하는 테스트시간(test time)도 증가되어 왔다. 메모리셀의 불량은 대부분이 싱글비트불량(single bit fail)이며, 이를 검증하기 위하여 싱글비트를 하나하나씩 순차적으로 테스트하게 되면 테스트시간 및 테스트비용면에서 부적합하다. 따라서, 반도체메모리장치의 불량여부를 판단하는 테스트 시간을 줄이기 위해 다수의 비트를 한꺼번에 테스트하는 병렬테스트(parallel test)가 도입되었다. 병렬테스트는 반도체메모리장치에 포함된 다수의 메모리셀에 동일한 데이터를 동시에 라이트하고, 라이트된 다수의 데이터를 동시에 리드하는 방식으로 테스트를 진행함으로써, 테스트시간을 감소시킬 수 있다.
일반적으로 병렬테스트를 수행하기 위해서는 정상동작 시 데이터가 입출력되는 입출력라인과 별도로 테스트입출력라인을 구비해야 한다. 즉, 병렬테스트에서 리드동작이 수행되는 경우 데이터는 다수의 테스트입출력라인에 실리게 되고, 다수의 테스트입출력라인에 실린 데이터의 레벨을 감지하여 메모리셀의 불량 여부를 판단하게 된다. 즉, 병렬테스트가 수행되는 경우 정상리드동작에서 데이터가 출력되는 입출력라인과 별개로 구비된 테스트입출력라인으로 데이터가 출력된다.
한편, 반도체메모리장치는 한번의 컬럼 동작으로 동시에 입출력되는 데이터의 수에 따라 다양한 동작모드를 제공한다. 반도체메모리장치에서 제공되는 동작모드에는 X4, X8, X16 및 X32 등이 있다. 예를 들어, X16의 경우 한번의 컬럼 동작으로 16개의 데이터가 동시에 입출력되는 동작모드이다.
본 발명은 다수의 비트를 동시에 테스트하여 테스트시간을 절감함과 동시에 패드를 통해 셀블럭의 불량을 확인할 수 있는 테스트를 제공하는 반도체메모리장치를 제공한다.
이를 위해 본 발명은 테스트모드에서 수행되는 라이트동작 중 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣는 라이트제어부; 상기 테스트모드에서 수행되는 상기 라이트동작 중 상기 제1 입출력라인에 실린 제1 입력데이터를 제1 셀블럭에 저장하는 제1 라이트드라이버; 및 상기 테스트모드에서 수행되는 리드동작 중 상기 제1 셀블럭에서 출력되는 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 제1 테스트입출력라인을 구동하는 제1 입출력라인구동부를 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 제1 테스트모드 또는 제2 테스트모드에서 수행되는 라이트동작 중 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣는 라이트제어부; 상기 제1 테스트모드 또는 상기 제2 테스트모드에서 수행되는 상기 라이트동작 중 상기 제1 입출력라인에 실린 상기 제1 입력데이터를 제1 셀블럭에 저장하는 제1 라이트드라이버; 상기 제1 테스트모드에서 수행되는 리드동작 중 상기 제1 셀블럭에서 출력된 제1 출력데이터에 응답하여 제1 테스트입출력라인을 구동하고, 상기 제2 테스트모드에서 수행되는 상기 리드동작 중 상기 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 상기 제1 테스트입출력라인을 구동하는 제1 입출력라인구동부를 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣고, 상기 제1 입출력라인에 실린 제1 입력데이터를 제1 셀블럭에 저장하며, 상기 제2 입출력라인에 실린 제2 입력데이터를 제2 셀블럭에 저장하는 라이트동작 단계; 및 상기 제1 셀블럭에서 출력되는 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 상기 제1 테스트입출력라인을 구동하고, 상기 제2 셀블럭에서 출력되는 제2 출력데이터에 응답하여 상기 제2 입출력라인 및 상기 제2 테스트입출력라인을 구동하는 리드동작 단계를 포함하는 메모리셀 테스트 방법을 제공한다.
본 발명에 의하면 다수의 비트를 동시에 테스트하여 테스트시간을 절감함과 동시에 패드를 통해 셀블럭의 불량을 확인할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체메모리장치에 포함된 라이트제어부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체메모리장치에 포함된 구동제어신호생성부의 회로도이다.
도 4는 도 1에 도시된 반도체메모리장치에 포함된 제1 입출력라인구동부의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 제1 입출력라인구동부에 포함된 제1 입출력라인선택부의 회로도이다.
도 6은 도 1에 도시된 반도체메모리장치에 포함된 제2 입출력라인구동부의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예의 반도체메모리장치는 패드부(1), 테스트신호합성부(2),라이트제어부(3), 구동제어신호생성부(4), 제1 라이트드라이버(51), 제2 라이트드라이버(52), 제1 입출력라인구동부(61), 제2 입출력라인구동부, 선택전달부(7), 비교신호생성부(8) 및 비교신호출력부(9)로 구성된다.
패드부(1)는 데이터가 입출력되는 제1 패드(11) 및 제2 패드(12)로 구성된다. 제1 패드(11)를 통해서 제1 입력데이터(DIN1)가 입력되고, 제1 입출력라인(GIO1)의 데이터가 출력된다. 또한, 제2 패드(12)를 통해서 제2 입력데이터(DIN2)가 입력되고, 제2 입출력라인(GIO2)의 데이터가 출력된다. 병렬테스트가 수행되는 경우 제2 패드(12)를 통해서 데이터가 입출력되지 않도록 설정된다.
테스트신호합성부(2)는 제1 테스트모드신호(TM1) 또는 제2 테스트모드신호(TM2)가 인에이블되는 경우 인에이블되는 제3 테스트모드신호(TM3)를 생성한다. 제1 테스트모드신호(TM1)는 제1 패드(11)를 통해 입력된 제1 입력데이터(DIN1)가 제1 및 제2 셀블럭에 저장되고, 제1 및 제2 셀블럭에 저장된 데이터를 비교하여 다수의 메모리셀의 불량 여부를 판단하는 방식으로 진행되는 제1 테스트모드에서 인에이블된다. 또한, 제2 테스트모드신호(TM2)는 제1 패드(11)를 통해 입력된 제1 입력데이터(DIN1)가 제1 및 제2 셀블럭에 저장되고, 제1 셀블럭에 저장된 데이터를 제1 패드(11)를 통해 확인한 후 제1 및 제2 셀블럭에 저장된 데이터를 비교하여 다수의 메모리셀의 불량 여부를 판단하는 방식으로 진행되는 제2 테스트모드에서 인에이블된다.
라이트제어부(3)는 제1 테스트모드 또는 제2 테스트모드에 진입하는 경우 제1 패드(11)를 통해 제1 입력데이터(DIN1)를 입력받아 제1 입출력라인(GIO1) 및 제2 입출력라인(GIO2)을 구동한다. 한편, 라이트제어부(3)는 제1 테스트모드 또는 제2 테스트모드에 진입하지 않고 리드동작 또는 라이트동작이 수행되는 경우 제1 패드(11)를 통해 제1 입력데이터(DIN1)를 입력받아 제1 입출력라인(GIO1)을 구동하고, 제2 패드(12)를 통해 제2 입력데이터(DIN2)를 입력받아 제2 입출력라인(GIO2)을 구동한다.
구동제어신호생성부(4)는 리드동작 또는 라이트동작이 수행되는 경우 어드레스신호(ADD)에 응답하여 선택적으로 인에이블되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)를 생성한다. 한편, 구동제어신호생성부(4)는 제1 테스트모드 또는 제2 테스트모드에 진입하여 라이트동작 또는 리드동작이 수행되는 경우 모두 인에이블되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)를 생성한다.
제1 라이트드라이버(51)는 제1 구동제어신호(CTR1)가 인에이블된 상태에서 제1 입출력라인(GIO1)에 실린 데이터를 제1 셀블럭에 저장한다. 제2 라이트드라이버(52)는 제2 구동제어신호(CTR2)가 인에이블된 상태에서 제2 입출력라인(GIO2)에 실린 데이터를 제2 셀블럭에 저장한다.
제1 입출력라인구동부(61)는 제1 구동제어신호(CTR1)가 인에이블된 상태에서 제1 출력데이터(DOUT1)를 입력받아, 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)에 따라 제1 입출력라인(GIO1) 및 제1 테스트입출력라인(TGIO1)의 구동을 결정한다. 좀 더 구체적으로 제1 입출력라인구동부(61)는 제1 테스트모드에서 리드동작이 수행되는 경우 제1 출력데이터(DOUT1)를 입력받아, 제1 테스트입출력라인(TGIO1)을 구동한다. 또한, 제1 입출력라인구동부(61)는 제2 테스트모드에서 리드동작이 수행되는 경우 제1 출력데이터(DOUT1)를 입력받아, 제1 입출력라인(GIO1) 및 제1 테스트입출력라인(TGIO1)을 구동한다.
제2 입출력라인구동부(62)는 제2 구동제어신호(CTR2)가 인에이블된 상태에서 제2 출력데이터(DOUT2)를 입력받아, 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)에 따라 제2 입출력라인(GIO2) 및 제2 테스트입출력라인(TGIO2)의 구동을 결정한다. 좀 더 구체적으로 제2 입출력라인구동부(62)는 제1 테스트모드에서 리드동작이 수행되는 경우 제2 출력데이터(DOUT2)를 입력받아, 제2 테스트입출력라인(TGIO2)을 구동한다. 또한, 제2 입출력라인구동부(62)는 제2 테스트모드에서 리드동작이 수행되는 경우 제2 출력데이터(DOUT2)를 입력받아, 제2 입출력라인(GIO2) 및 제2 테스트입출력라인(TGIO2)을 구동한다.
선택전달부(7)는 제2 테스트모드에서 리드동작이 수행되는 경우 제2 입출력라인(GIO2)에 실린 데이터를 제2 패드(12)로 전달하지 않는다. 선택전달부(7)는 제1 및 제2 테스트모드에 진입하지 않은 상태에서 리드동작이 수행되는 경우 제2 입출력라인(GIO2)에 실린 데이터를 제2 패드(12)로 전달한다.
비교신호생성부(8)는 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터를 비교하여 비교신호(COM)를 생성한다. 비교신호(COM)는 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터들이 동일한 경우 로직하이레벨, 상이한 경우 로직로우레벨로 설정할 수 있다. 다만, 비교신호(COM)의 논리레벨은 실시예에 따라 다르게 설정할 수 있다.
비교신호출력부(9)는 리드테스트모드신호(TM_RD)가 인에이블되는 경우 비교신호(COM)를 제2 패드(12)로 출력한다. 리드테스트모드신호(TM_RD)는 제1 및 제2 테스트모드의 리드동작 결과 비교신호(COM)가 생성된 후 인에이블되어 인가된다. 제1 테스트모드신호(TM1), 제2 테스트모드신호(TM2) 및 리드테스트모드신호(TM_RD)는 외부의 테스트회로에서 인가되거나, 내부에 구비된 테스트모드신호생성회로에서 생성되어 인가될 수 있다.
도 2는 라이트제어부(3)의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 라이트제어부(3)는 제1 데이터입력부(31) 및 제2 데이터입력부(32)로 구성된다. 제1 데이터입력부(31)는 제1 입력데이터(DIN1)를 제1 입출력라인(GIO1)에 싣는다. 즉, 제1 데이터입력부(31)는 제1 입력데이터(DIN1)의 논리레벨에 응답하여 제1 입출력라인(GIO1)을 구동한다. 제2 데이터입력부(32)는 제3 테스트모드신호(TM3)가 인에이블된 상태에서는 제1 입력데이터(DIN1)를 제2 입출력라인(GIO2)에 싣고, 제3 테스트모드신호(TM3)가 디스에이블된 상태에서는 제2 입력데이터(DIN2)를 제2 입출력라인(GIO2)에 싣는다. 앞서 설명한 바와 같이, 제3 테스트모드신호(TM3)가 인에이블된 상태는 제1 테스트모드 또는 제2 테스트모드에 진입한 경우이다. 따라서, 제2 데이터입력부(32)는 제1 테스트모드 또는 제2 테스트모드에 진입한 경우에는 제1 입력데이터(DIN1)를 제2 입출력라인(GIO2)에 싣고, 제1 테스트모드 또는 제2 테스트모드에 진입하지 않은 경우에는 제2 입력데이터(DIN2)를 제2 입출력라인(GIO2)에 싣는다.
도 3은 도 1에 도시된 반도체메모리장치에 포함된 구동제어신호생성부(4)는의 회로도이다.
도 3에 도시된 바와 같이, 구동제어신호생성부(4)는 제3 테스트모드신호(TM3)가 로직하이레벨로 인에이블된 상태에서 모두 로직하이레벨로 인에이블되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)를 생성한다. 한편, 구동제어신호생성부(4)는 제3 테스트모드신호(TM3)가 로직로우레벨로 디스에이블된 상태에서 어드레스신호(ADD)에 따라 레벨이 결정되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)를 생성한다. 즉, 어드레스신호(ADD)가 로직로우레벨인 경우 제1 구동제어신호(CTR1)가 로직하이레벨로 인에이블되고, 어드레스신호(ADD)가 로직하이레벨인 경우 제2 구동제어신호(CTR2)가 로직하이레벨로 인에이블된다.
도 4는 제1 입출력라인구동부(61)의 구성을 도시한 블럭도이다.
도 4에 도시된 바와 같이, 제1 입출력라인구동부(61)는 제1 입출력라인센스앰프(611) 및 제1 입출력라인선택부(612)로 구성된다. 제1 입출력라인센스앰프(611)는 제1 구동제어신호(CTR1)가 인에이블되는 경우 제1 출력데이터(DOUT1)를 센싱 증폭하여 제1 구동신호(DRV1)를 생성한다. 제1 입출력라인선택부(612)는 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)에 따라 제1 입출력라인(GIO1) 및 제1 테스트입출력라인(TGIO1)을 제1 구동신호(DRV1)로 구동한다. 좀 더 구체적으로, 제1 입출력라인선택부(612)는 제1 테스트모드에 진입하여 제1 테스트모드신호(TM1)가 인에이블되는 경우 제1 구동신호(DRV1)에 의해 제1 테스트입출력라인(TGIO1)을 구동한다. 또한, 제1 입출력라인선택부(612)는 제2 테스트모드에 진입하여 제2 테스트모드신호(TM2)가 인에이블되는 경우 제1 구동신호(DRV1)에 의해 제1 입출력라인(GIO1) 및 제1 테스트입출력라인(TGIO1)을 구동한다. 한편, 제1 입출력라인구동부(61)는 제1 테스트모드 또는 제2 테스트모드에 진입하지 않은 경우에는 제1 구동신호(DRV1)에 의해 제1 입출력라인(GIO1)을 구동한다.
도 5는 제1 입출력라인구동부(61)에 포함된 제1 입출력라인선택부(612)의 회로도이다.
도 5에 도시된 바와 같이, 제1 입출력라인선택부(612)는 선택신호생성부(613) 및 선택구동부(614)로 구성된다. 선택신호생성부(613)는 제1 테스트모드에 진입하여 제1 테스트모드신호(TM1)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 제1 선택신호(SEL1)와 로직하이레벨로 인에이블되는 제2 선택신호(SEL2)를 생성한다. 또한, 선택신호생성부(613)는 제2 테스트모드에 진입하여 제2 테스트모드신호(TM2)가 로직하이레벨로 인에이블되는 경우 모두 로직하이레벨로 인에이블되는 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)를 생성한다. 한편, 선택신호생성부(613)는 제1 및 제2 테스트모드에 진입하지 않아 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)가 모두 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 인에이블되는 제1 선택신호(SEL1)와 로직로우레벨로 디스에이블되는 제2 선택신호(SEL2)를 생성한다. 선택구동부(614)는 제1 선택신호(SEL1)가 로직하이레벨로 인에이블되는 경우 제1 구동신호(DRV1)를 버퍼링하여 제1 입출력라인(GIO1)을 구동한다. 한편, 선택구동부(614)는 제2 선택신호(SEL2)가 로직하이레벨로 인에이블되는 경우 제1 구동신호(DRV1)를 버퍼링하여 제1 테스트입출력라인(TGIO1)을 구동한다.
도 6은 제2 입출력라인구동부(62)의 구성을 도시한 블럭도이다.
도 6에 도시된 바와 같이, 제2 입출력라인구동부(62)는 제2 입출력라인센스앰프(621) 및 제2 입출력라인선택부(22)로 구성된다. 제2 입출력라인센스앰프(621)는 제2 구동제어신호(CTR2)가 인에이블되는 경우 제2 출력데이터(DOUT2)를 센싱 증폭하여 제2 구동신호(DRV2)를 생성한다. 제2 입출력라인선택부(622)는 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)에 따라 제2 입출력라인(GIO2) 및 제2 테스트입출력라인(TGIO2)을 제2 구동신호(DRV2)로 구동한다. 좀 더 구체적으로, 제2 입출력라인선택부(622)는 제1 테스트모드에 진입하여 제1 테스트모드신호(TM1)가 인에이블되는 경우 제2 구동신호(DRV2)에 의해 제2 테스트입출력라인(TGIO2)을 구동한다. 또한, 제2 입출력라인선택부(622)는 제2 테스트모드에 진입하여 제2 테스트모드신호(TM2)가 인에이블되는 경우 제2 구동신호(DRV2)에 의해 제2 입출력라인(GIO2) 및 제2 테스트입출력라인(TGIO2)을 구동한다. 한편, 제2 입출력라인구동부(62)는 제1 테스트모드 또는 제2 테스트모드에 진입하지 않은 경우에는 제1 구동신호(DRV2)에 의해 제2 입출력라인(GIO2)을 구동한다.
이상 살펴본 바와 같이 구성된 반도체메모리장치에서 메모리셀의 불량을 판단하는 테스트동작을 살펴보되, 제1 테스트모드에 진입하여 제1 테스트모드신호(TM1)가 인에이블되는 경우와 제2 테스트모드에 진입하여 제2 테스트모드신호(TM2)가 인에이블되는 경우로 나누어 살펴본다. 메모리셀의 불량을 판단하는 테스트는 라이트동작과 리드동작이 순차적으로 수행되는 방식으로 진행된다.
이하, 제1 테스트모드에 진입하여 제1 테스트모드신호(TM1)가 인에이블되는 경우에 있어 메모리셀의 불량을 판단하는 메모리셀 테스트를 살펴본다.
우선, 제1 테스트모드신호(TM1)가 인에이블된 상태에서 라이트동작이 수행되는 경우 테스트신호합성부(2)는 인에이블된 제3 테스트모드신호(TM3)를 생성한다. 따라서, 라이트제어부(3)는 제1 패드(11)를 통해 제1 입력데이터(DIN1)를 입력받아 제1 입출력라인(GIO1) 및 제2 입출력라인(GIO2)을 구동한다. 또한, 구동제어신호생성부(4)는 제1 테스트모드신호(TM1)가 인에이블된 상태에서 라이트동작이 수행되는 경우 모두 인에이블되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)를 생성한다. 따라서, 제1 라이트드라이버(51)는 제1 입출력라인(GIO1)에 실린 데이터를 제1 셀블럭에 저장하고, 제2 라이트드라이버(52)는 제2 입출력라인(GIO2)에 실린 데이터를 제2 셀블럭에 저장한다.
다음으로, 제1 테스트모드신호(TM1)가 인에이블된 상태에서 리드동작이 수행되는 경우 제1 및 제2 셀블럭은 앞서 라이트동작에 의해 저장된 데이터를 제1 출력데이터(DOUT1) 및 제2 출력데이터(DOUT2)로 출력한다. 리드동작이 수행되는 상태에서도 구동제어신호생성부(4)에서 생성되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)는 모두 인에이블 상태를 유지한다. 따라서, 제1 입출력라인구동부(61)는 제1 출력데이터(DOUT1)에 의해 제1 테스트입출력라인(TGIO1)을 구동하고, 제2 입출력라인구동부(62)는 제2 출력데이터(DOUT2)에 의해 제2 테스트입출력라인(TGIO2)을 구동한다. 비교신호생성부(8)는 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터를 비교하여 비교신호(COM)를 생성한다. 비교신호(COM)는 리드테스트모드신호(TM_RD)가 인에이블되는 경우 제2 패드(12)로 출력된다. 제2 패드(12)를 통해 출력되는 비교신호(COM)에 의해 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터의 동일 여부를 확인할 수 있다. 즉, 비교신호(COM)의 확인 결과 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터가 동일하지 않은 경우 제1 및 제2 셀블럭에 포함된 메모리셀에 불량이 있음을 의미한다.
이하, 제2 테스트모드에 진입하여 제2 테스트모드신호(TM2)가 인에이블되는 경우에 있어 메모리셀의 불량을 판단하는 메모리셀 테스트를 살펴본다.
우선, 제2 테스트모드신호(TM2)가 인에이블된 상태에서 라이트동작이 수행되는 경우 테스트신호합성부(2)는 인에이블된 제3 테스트모드신호(TM3)를 생성한다. 따라서, 라이트제어부(3)는 제1 패드(11)를 통해 제1 입력데이터(DIN1)를 입력받아 제1 입출력라인(GIO1) 및 제2 입출력라인(GIO2)을 구동한다. 또한, 구동제어신호생성부(4)는 제2 테스트모드신호(TM2)가 인에이블된 상태에서 라이트동작이 수행되는 경우 모두 인에이블되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)를 생성한다. 따라서, 제1 라이트드라이버(51)는 제1 입출력라인(GIO1)에 실린 데이터를 제1 셀블럭에 저장하고, 제2 라이트드라이버(52)는 제2 입출력라인(GIO2)에 실린 데이터를 제2 셀블럭에 저장한다.
다음으로, 제2 테스트모드신호(TM2)가 인에이블된 상태에서 리드동작이 수행되는 경우 제1 및 제2 셀블럭은 앞서 라이트동작에 의해 저장된 데이터를 제1 출력데이터(DOUT1) 및 제2 출력데이터(DOUT2)로 출력한다. 리드동작이 수행되는 상태에서도 구동제어신호생성부(4)에서 생성되는 제1 구동제어신호(CTR1) 및 제2 구동제어신호(CTR2)는 모두 인에이블 상태를 유지한다. 따라서, 제1 입출력라인구동부(61)는 제1 출력데이터(DOUT1)에 의해 제1 입출력라인(GIO1) 및 제1 테스트입출력라인(TGIO1)을 구동하고, 제2 입출력라인구동부(62)는 제2 출력데이터(DOUT2)에 의해 제2 입출력라인(GIO2) 및 제2 테스트입출력라인(TGIO2)을 구동한다. 제1 입출력라인(GIO1)에 실린 제1 출력데이터(DOUT1)는 제1 패드(11)로 출력된다. 따라서, 제1 패드(11)로 출력되는 데이터를 확인함으로써, 제1 셀블럭에 포함된 메모리셀에 불량이 있음을 확인할 수 있다. 이때, 선택전달부(7)는 제2 입출력라인(GIO2)에 실린 제2 출력데이터(DOUT2)가 제2 패드(12)로 출력되지 않도록 신호 전달을 차단한다. 비교신호생성부(8)는 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터를 비교하여 비교신호(COM)를 생성한다. 비교신호(COM)는 리드테스트모드신호(TM_RD)가 인에이블되는 경우 제2 패드(12)로 출력된다. 제2 패드(12)를 통해 출력되는 비교신호(COM)에 의해 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터의 동일 여부를 확인할 수 있다. 즉, 비교신호(COM)의 확인 결과 제1 테스트입출력라인(TGIO1) 및 제2 테스트입출력라인(TGIO2)에 실린 데이터가 동일하지 않은 경우 제1 및 제2 셀블럭에 포함된 메모리셀에 불량이 있음을 의미한다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체메모리장치에서 제공되는 메모리셀의 불량 여부를 판단하는 테스트는 다수의 데이터를 동시에 다수의 셀블럭에 동시에 라이트한 후 이를 리드하는 방식으로 진행된다. 좀 더 구체적으로, 본 실시예에 따른 반도체메모리장치는 제1 패드(11)로 입력된 제1 입력데이터(DIN1)를 제1 및 제2 셀블럭에 저장하고, 제1 및 제2 셀블럭에 저장된 데이터를 한꺼번에 확인하여 셀블럭에 포함된 메모리셀의 불량 여부를 확인하는 방식으로 테스트시간을 절감한다. 특히, 본 실시예에 따른 반도체메모리장치에서 제공되는 제2 테스트모드의 경우 제1 패드(11)로 입력된 제1 입력데이터(DIN1)를 제1 및 제2 셀블럭에 저장한 후 제1 셀블럭에 저장된 데이터는 제1 패드(11)로 출력되도록 하여 제1 셀블럭에 포함된 메모리셀의 불량 여부를 확인함과 동시에 제1 및 제2 셀블럭에 저장된 데이터를 비교한 결과를 제2 패드(12)로 출력되도록 하여 제2 셀블럭에 포함된 메모리셀의 불량 여부를 확인할 수 있도록 하고 있다. 제2 테스트모드의 경우 제1 테스트모드와 달리 제1 패드(11)를 통해 제1 입출력라인(GIO1)에 실린 데이터를 확인할 수 있다. 따라서, 제2 테스트모드에서 제1 패드(11)로 출력되는 데이터를 확인함으로써, 제1 셀블럭에 포함된 메모리셀의 불량 여부를 확인할 수 있다.
본 실시예에 따른 반도체메모리장치에서 제공되는 메모리셀의 불량 여부를 판단하는 테스트의 경우 1 비트의 데이터가 입력되지만 내부에서는 2 비트의 데이터가 병렬적으로 처리된다. 이는 데이터가 패드부(1)를 통해 입출력되는 동작모드보다 반도체메모리장치 내부에서 처리되는 동작모드가 2배로 설정됨을 의미한다. 반도체메모리장치의 동작모드는 실시예에 따라서 다양하게 설정할 수 있다. 예를 들어, 테스트 중 데이터가 패드부(1)를 통해 입출력되는 동작모드는 X16으로 설정되고, 제1 및 제2 셀블럭에 데이터가 저장되고 출력되는 동작은 X32으로 설정될 수 있다.
1: 패드부 2: 테스트신호합성부
3: 라이트제어부 4: 구동제어신호생성부
51: 제1 라이트드라이버 52: 제2 라이트드라이버
61: 제1 입출력라인구동부 62: 제2 입출력라인구동부
7: 선택전달부 8: 비교신호생성부
9: 비교신호출력부
11: 제1 패드 12: 제2 패드
31: 제1 데이터입력부 32: 제2 데이터입력부
611: 제1 입출력라인센스앰프 612: 제1 입출력라인선택부
613: 선택신호생성부 614: 선택구동부
621: 제2 입출력라인센스앰프 622: 제2 입출력라인선택부

Claims (23)

  1. 테스트모드에서 수행되는 라이트동작 중 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣는 라이트제어부;
    상기 테스트모드에서 수행되는 상기 라이트동작 중 상기 제1 입출력라인에 실린 제1 입력데이터를 제1 셀블럭에 저장하는 제1 라이트드라이버; 및
    상기 테스트모드에서 수행되는 리드동작 중 상기 제1 셀블럭에서 출력되는 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 제1 테스트입출력라인을 구동하는 제1 입출력라인구동부를 포함하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 테스트모드에서 수행되는 상기 리드동작 중 상기 제1 입출력라인에 실린 데이터는 상기 제1 패드를 통해 출력되는 반도체메모리장치.
  3. 제 1 항에 있어서, 상기 테스트모드에서 상기 라이트동작 또는 상기 리드동작이 수행되는 경우 인에이블되는 제1 및 제2 구동제어신호를 생성하는 구동제어신호생성부를 더 포함하는 반도체메모리장치.
  4. 제 3 항에 있어서, 상기 제1 입출력라인구동부는
    상기 제1 구동제어신호에 응답하여 상기 제1 출력데이터를 센싱증폭하여 제1 구동신호를 생성하는 제1 입출력라인센스앰프; 및
    상기 테스트모드에서 상기 제1 구동신호에 응답하여 상기 제1 입출력라인 및 제1 테스트입출력라인을 구동하는 제1 입출력라인선택부를 포함하는 반도체메모리장치.
  5. 제 1 항에 있어서, 상기 테스트모드에서 수행되는 상기 라이트동작 중 상기 제2 입출력라인에 실린 제1 입력데이터를 제2 셀블럭에 저장하는 제2 라이트드라이버를 더 포함하는 반도체메모리장치.
  6. 제 5 항에 있어서, 상기 테스트모드에서 수행되는 상기 리드동작 중 상기 제2 셀블럭에서 출력되는 제2 출력데이터에 응답하여 상기 제2 입출력라인 및 제2 테스트입출력라인을 구동하는 제2 입출력라인구동부를 더 포함하는 반도체메모리장치.
  7. 제 6 항에 있어서, 상기 테스트모드에서 수행되는 상기 리드동작 중 상기 제2 입출력라인에 실린 데이터가 제2 패드로 전달되는 것을 차단하는 선택전달부를 더 포함하는 반도체메모리장치.
  8. 제 6 항에 있어서, 상기 테스트모드에서 수행되는 상기 리드동작 중 상기 제1 및 제2 테스트입출력라인에 실린 데이터를 비교하여 비교신호를 출력하는 비교신호생성부를 더 포함하는 반도체메모리장치.
  9. 제 8 항에 있어서, 리드테스트모드신호에 응답하여 상기 비교신호를 제2 패드로 출력하는 비교신호출력부를 더 포함하는 반도체메모리장치.
  10. 제1 테스트모드 또는 제2 테스트모드에서 수행되는 라이트동작 중 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣는 라이트제어부;
    상기 제1 테스트모드 또는 상기 제2 테스트모드에서 수행되는 상기 라이트동작 중 상기 제1 입출력라인에 실린 상기 제1 입력데이터를 제1 셀블럭에 저장하는 제1 라이트드라이버;
    상기 제1 테스트모드에서 수행되는 리드동작 중 상기 제1 셀블럭에서 출력된 제1 출력데이터에 응답하여 제1 테스트입출력라인을 구동하고, 상기 제2 테스트모드에서 수행되는 상기 리드동작 중 상기 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 상기 제1 테스트입출력라인을 구동하는 제1 입출력라인구동부를 포함하는 반도체메모리장치.
  11. 제 10 항에 있어서, 상기 제2 테스트모드에서 수행되는 상기 리드동작 중 상기 제1 입출력라인에 실린 데이터는 상기 제1 패드를 통해 출력되는 반도체메모리장치.
  12. 제 10 항에 있어서, 상기 제1 테스트모드 또는 상기 제2 테스트모드에서 상기 라이트동작 또는 상기 리드동작이 수행되는 경우 인에이블되는 제1 및 제2 구동제어신호를 생성하는 구동제어신호생성부를 더 포함하는 반도체메모리장치.
  13. 제 12 항에 있어서, 상기 제1 입출력라인구동부는
    상기 제1 구동제어신호에 응답하여 상기 제1 출력데이터를 센싱증폭하여 제1 구동신호를 생성하는 제1 입출력라인센스앰프; 및
    상기 제1 테스트모드 또는 상기 제2 테스트모드에서 상기 제1 구동신호에 응답하여 상기 제1 입출력라인 및 제1 테스트입출력라인을 구동하는 제1 입출력라인선택부를 포함하는 반도체메모리장치.
  14. 제 10 항에 있어서, 상기 제1 테스트모드 또는 상기 제2 테스트모드에서 수행되는 상기 라이트동작 중 상기 제2 입출력라인에 실린 제1 입력데이터를 제2 셀블럭에 저장하는 제2 라이트드라이버를 더 포함하는 반도체메모리장치.
  15. 제 14 항에 있어서, 상기 제1 테스트모드에서 수행되는 리드동작 중 상기 제2 셀블럭에서 출력된 제2 출력데이터에 응답하여 제2 테스트입출력라인을 구동하고, 상기 제2 테스트모드에서 수행되는 상기 리드동작 중 상기 제2 출력데이터에 응답하여 상기 제2 입출력라인 및 상기 제2 테스트입출력라인을 구동하는 제2 입출력라인구동부를 더 포함하는 반도체메모리장치.
  16. 제 15 항에 있어서, 상기 제2 테스트모드에서 수행되는 상기 리드동작 중 상기 제2 입출력라인에 실린 데이터가 제2 패드로 전달되는 것을 차단하는 선택전달부를 더 포함하는 반도체메모리장치.
  17. 제 15 항에 있어서, 상기 제1 테스트모드 또는 제2 테스트모드에서 수행되는 상기 리드동작 중 상기 제1 및 제2 테스트입출력라인에 실린 데이터를 비교하여 비교신호를 출력하는 비교신호생성부를 더 포함하는 반도체메모리장치.
  18. 제 17 항에 있어서, 리드테스트모드신호에 응답하여 상기 비교신호를 제2 패드로 출력하는 비교신호출력부를 더 포함하는 반도체메모리장치.
  19. 제1 패드로 입력된 제1 입력데이터를 제1 및 제2 입출력라인에 싣고, 상기 제1 입출력라인에 실린 제1 입력데이터를 제1 셀블럭에 저장하며, 상기 제2 입출력라인에 실린 제2 입력데이터를 제2 셀블럭에 저장하는 라이트동작 단계; 및
    상기 제1 셀블럭에서 출력되는 제1 출력데이터에 응답하여 상기 제1 입출력라인 및 상기 제1 테스트입출력라인을 구동하고, 상기 제2 셀블럭에서 출력되는 제2 출력데이터에 응답하여 상기 제2 입출력라인 및 상기 제2 테스트입출력라인을 구동하는 리드동작 단계를 포함하는 메모리셀 테스트 방법.
  20. 제 19 항에 있어서, 상기 리드동작단계는
    상기 제1 입출력라인에 실린 데이터를 상기 제1 패드를 통해 출력하는 단계를 더 포함하는 메모리셀 테스트 방법.
  21. 제 20 항에 있어서, 상기 리드동작단계는
    상기 제2 입출력라인에 실린 데이터가 제2 패드로 전달되는 것을 차단하는 단계를 더 포함하는 메모리셀 테스트 방법.
  22. 제 21 항에 있어서, 상기 리드동작단계는
    상기 제1 및 제2 테스트입출력라인에 실린 데이터를 비교하여 비교신호를 출력하는 단계를 더 포함하는 메모리셀 테스트 방법.
  23. 제 22 항에 있어서, 상기 리드동작단계는
    리드테스트모드신호에 응답하여 상기 비교신호를 제2 패드로 출력하는 단계를 더 포함하는 메모리셀 테스트 방법.
KR1020120090933A 2012-08-20 2012-08-20 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치 KR20140024665A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120090933A KR20140024665A (ko) 2012-08-20 2012-08-20 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치
US13/719,066 US8917572B2 (en) 2012-08-20 2012-12-18 Semiconductor memory device and method of testing the same
CN201310019839.5A CN103632728B (zh) 2012-08-20 2013-01-18 半导体存储器件及其测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120090933A KR20140024665A (ko) 2012-08-20 2012-08-20 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치

Publications (1)

Publication Number Publication Date
KR20140024665A true KR20140024665A (ko) 2014-03-03

Family

ID=50099945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120090933A KR20140024665A (ko) 2012-08-20 2012-08-20 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치

Country Status (3)

Country Link
US (1) US8917572B2 (ko)
KR (1) KR20140024665A (ko)
CN (1) CN103632728B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160025956A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
CN108447522B (zh) * 2018-03-28 2019-03-08 长鑫存储技术有限公司 存储器装置的测试方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268579B2 (en) * 2002-08-23 2007-09-11 Samsung Electronics Co., Ltd. Semiconductor integrated circuit having on-chip termination
KR100695437B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 멀티 포트 메모리 소자
KR20090094604A (ko) 2008-03-03 2009-09-08 주식회사 하이닉스반도체 반도체 메모리장치
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR101212760B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템

Also Published As

Publication number Publication date
CN103632728B (zh) 2017-12-12
CN103632728A (zh) 2014-03-12
US20140050035A1 (en) 2014-02-20
US8917572B2 (en) 2014-12-23

Similar Documents

Publication Publication Date Title
US7679976B2 (en) Circuit and method for testing multi-device systems
JP4685482B2 (ja) メモリモジュール
KR20130046767A (ko) 테스트회로를 포함하는 반도체장치 및 번인테스트 방법
KR20160107685A (ko) 반도체 시스템 및 반도체 장치의 테스트 방법
US8006146B2 (en) Test apparatus and test method for testing a plurality of devices under test
US7307903B2 (en) Method for testing memory device
JP3874653B2 (ja) 圧縮テスト機能を有するメモリ回路
US8867287B2 (en) Test circuit and method of semiconductor memory apparatus
US7492653B2 (en) Semiconductor memory device capable of effectively testing failure of data
KR20160004759A (ko) 반도체 장치
KR100942967B1 (ko) 반도체 메모리장치
US20060023533A1 (en) Semiconductor memory device
KR20140024665A (ko) 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치
KR100699827B1 (ko) 메모리 모듈
KR20090104309A (ko) 반도체 메모리 장치의 컬럼 선택 신호 회로
US20080244157A1 (en) Semiconductor memory device
US20080151659A1 (en) Semiconductor memory device
US20090067258A1 (en) Semiconductor memory device having a current consumption reduction in a data write path
US20150026529A1 (en) Semiconductor device and method of evaluating semiconductor device
US6002621A (en) Semiconductor memory device
US11636909B2 (en) Memory device and memory system controlling generation of data strobe signal based on executing a test
KR100728979B1 (ko) 반도체 메모리 장치의 데이터 경로 불량 테스트 회로
US20110249510A1 (en) Embedded storage apparatus and test method thereof
US20020056061A1 (en) Circuit for reducing test time and semiconductor memory device including the circuit
US8995205B2 (en) Semiconductor memory device and method of testing the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid