WO2014196410A1 - 半導体装置 - Google Patents

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WO2014196410A1
WO2014196410A1 PCT/JP2014/063919 JP2014063919W WO2014196410A1 WO 2014196410 A1 WO2014196410 A1 WO 2014196410A1 JP 2014063919 W JP2014063919 W JP 2014063919W WO 2014196410 A1 WO2014196410 A1 WO 2014196410A1
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semiconductor chip
receiver
chip
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PCT/JP2014/063919
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柴田　佳世子
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to a stacked semiconductor device including a plurality of semiconductor chips electrically connected by through electrodes.
  • a semiconductor device of a type in which an interface chip in which a front end unit such as an interface circuit is integrated and a core chip in which a back end unit such as a memory core is integrated is read
  • the leads read out in parallel from the memory core Since data is directly supplied to the interface chip without being serially converted, a large number of through electrodes (generally about 1000) are required. However, if there is even one defect in the through electrode, the entire chip becomes defective, and all the chips become defective after lamination. For this reason, in this type of semiconductor device, a spare through electrode may be provided in order to prevent the entire through electrode from being defective due to a defective through electrode.
  • Patent Document 1 a spare through electrode is assigned to a group of a plurality of through electrodes (for example, eight through electrodes).
  • replacement method a defect remedy method in which the through electrodes themselves are multiplexed.
  • the interface chip and core chip send and receive various types of signals. Some of these signals require faster transmission than other signals.
  • the partially parallel method has a higher signal transmission rate than the replacement method with complicated control. However, even in a partially parallel system, a characteristic transmission delay due to path multiplexing occurs.
  • a semiconductor device includes a first semiconductor chip having a plurality of driver circuits, a second semiconductor chip having a plurality of receiver circuits, and a plurality of semiconductor chips connected to the first semiconductor chip and the second semiconductor chip.
  • a through electrode The first driver circuit is connected to the first receiver circuit via the first through electrode.
  • the second driver circuit is connected to the second receiver circuit through the second through electrode.
  • the first signal transmitted from the first semiconductor chip to the second semiconductor chip is input to both the first and second driver circuits, and is output from both the first and second receiver circuits.
  • Another semiconductor device connects a first semiconductor chip having a plurality of driver circuits, a second semiconductor chip having a plurality of receiver circuits, and the first semiconductor chip and the second semiconductor chip.
  • the first driver circuit is connected to the first receiver circuit via the first through electrode.
  • the third driver circuit is connected to the third receiver circuit via the third and fourth through electrodes.
  • the first signal transmitted from the first semiconductor chip to the second semiconductor chip is input to the first driver circuit and output from the first receiver circuit only through the first through electrode.
  • the second signal transmitted from the first semiconductor chip to the second semiconductor chip is input to the third driver circuit and output from the third receiver circuit via both the third and fourth through electrodes. Is done.
  • the present invention in a stacked semiconductor device that can use a plurality of through electrodes, it is easy to optimize the balance between repair of a defective signal line and signal transmission speed.
  • FIG. 1 is a schematic cross-sectional view for explaining the structure of the semiconductor device 10.
  • the semiconductor device 10 has a structure in which eight core chips CC0 to CC7 having the same structure, one interface chip IF, and one interposer IP are stacked. ing.
  • the core chips CC0 to CC7 and the interface chip IF are semiconductor chips using a silicon substrate, all of which are electrically connected to adjacent chips vertically by a large number of through-electrodes TSV (Through Silicon Via) penetrating the silicon substrate.
  • the interposer IP is a circuit board made of resin, and a plurality of external terminals (solder balls) SB are formed on the back surface IPb thereof.
  • Core chips CC0 to CC7 are semiconductor chips in which a so-called front-end unit that interfaces with the outside is deleted from circuit blocks included in an SDRAM (Synchronous Dynamic Random Access Memory). In other words, it is a semiconductor chip in which only circuit blocks belonging to the back-end part are integrated.
  • the circuit block included in the front-end unit controls the parallel / serial conversion circuit (data latch circuit) that performs parallel / serial conversion of input / output data between the memory cell array and data input / output terminals, and controls the data input / output timing.
  • DLL Delay Locked Loop
  • the core chips CC0 to CC7 do not include these circuits belonging to the front end unit, the core chips CC0 to CC7 cannot be operated alone except during a test operation. In order to operate the core chips CC0 to CC7, an interface chip IF is necessary.
  • the core chips CC0 to CC7 are equipped with a circuit that temporarily holds data of the memory cell and a part of its control circuit (a sense amplifier, an address decoder, an operation test circuit, etc.).
  • the interface chip IF transmits external signals to the core chips CC0 to CC7 and outputs signals from the core chips CC0 to CC7 to the outside.
  • the interface chip IF functions as a common front end for the eight core chips CC0 to CC7. Therefore, all external accesses are performed via the interface chip IF, and data input / output is also performed via the interface chip IF.
  • the interface chip IF is disposed between the interposer IP and the core chips CC0 to CC7.
  • the position of the interface chip IF is not particularly limited, and may be disposed above the core chips CC0 to CC7. Alternatively, it may be arranged on the back surface IPb of the interposer IP.
  • the interface chip IF is arranged on the upper part of the core chips CC0 to CC7 or on the back surface IPb of the interposer IP, it is not necessary to provide the TSV in the interface chip IF.
  • the interposer IP functions as a rewiring substrate for ensuring the mechanical strength of the semiconductor device 10 and increasing the electrode pitch. That is, the electrode 91 formed on the upper surface IPa of the interposer IP is drawn out to the back surface IPb by the through-hole electrode 92, and the pitch of the external terminals SB is expanded by the rewiring layer 93 provided on the back surface IPb. Although only two external terminals SB are shown in FIG. 1, a large number of external terminals are actually provided.
  • the semiconductor device 10 can be handled as one SDRAM from an external controller.
  • the upper surface of the uppermost core chip CC0 is covered with (Non-Conductive Film) 94 and a lead frame 95, and the side surfaces of the core chips CC0 to CC7 and the interface chip IF are underfill 96 and sealing resin. 97. Thereby, each chip is physically protected.
  • FIG. 2 is a cross-sectional view showing a connection relationship of the semiconductor device 10 according to the first embodiment.
  • the interface chip IF and each core chip CC are newly connected by the “completely parallel method”.
  • the through electrodes TSV are formed in the interface chip IF and the core chip CC, and are connected to each other through the terminal joint portion 20.
  • the number of TSVs included in the interface chip IF and the core chip CC may reach several thousand.
  • a signal line in which such a defect occurs is referred to as a “defective signal line”.
  • about one to two defective signal lines are often generated per one semiconductor device 10. Therefore, it is a reality that the semiconductor device 10 is discarded as a defective product when at least one defective signal line is included. Not right.
  • the signal S1 is partially transmitted by the parallel method, and the signals D1 to D4 are transmitted by the replacement method.
  • the signal F1 is transmitted in a completely parallel manner.
  • each transmission method will be described in turn.
  • FIG. 3 is a diagram illustrating the principle of a partially parallel system.
  • the signal S1 (second signal) is first input to the driver circuit 30 (third driver circuit).
  • the signal S1 is further input to the receiver circuit 40 (third receiver circuit) via each of TSV1 (third through electrode) and TSV2 (fourth through electrode). Then, the signal S1 is output from the receiver circuit 40. Even if one of TSVs 1 and 2 is disconnected, a signal is transmitted from the other. The probability that both TSVs 1 and 2 are disconnected is extremely low.
  • FIG. 4 is a circuit diagram in a partially parallel system.
  • the signal S1 is input to the driver circuit 30-1, passes through two TSVs, is connected by wiring, and is input to the receiver circuit 40-1.
  • Driver circuit 30-1 includes a tristate inverter, and the input of signal S1 is controlled by a control signal (high active) from output control circuit 50. When the control signal is at a low level, the output of the tri-state inverter is in a high impedance state, and the signal S1 is not supplied to the through silicon via TSV.
  • the receiver circuit 40-1 includes a tri-state inverter and is controlled by the receiver circuit 40.
  • the control signal of the input control circuit 60 is at a low level, the S1 signal that has passed through the through silicon via TSV passes through the receiver circuit 40-1. The same applies to the other signals S2 to S4.
  • FIG. 5 is a principle diagram of the replacement method.
  • the signal D1 is input to either the driver circuit 30-1 or the driver circuit 30-2 (fourth driver circuit) as the selection circuit 70 controls the switch SW1.
  • the driver circuit 30-1 is connected to the receiver circuit 40-1 through the through silicon via TSV1, and the selection circuit 72 is connected to the receiver circuit 40-1 by controlling the switch SW2.
  • the driver circuit 30-2 is connected to the receiver circuit 40-2 or the receiver circuit 40-3 (fourth receiver circuit) through the through electrode TSV2 (fifth through electrode).
  • the selection circuit 72 controls the switch SW2, the connection destination of the through silicon via TSV2 is selected.
  • the signal D2 is input to the driver circuit 30-2 or the driver circuit 30-3 (fifth driver circuit).
  • the driver circuit 30-3 is connected to either the receiver circuit 40-4 (fifth receiver circuit) or the receiver circuit 40-5 via the through electrode TSV3 (sixth through electrode).
  • the signal D1 is transmitted through the driver circuit 30-1, the through electrode TSV1, and the receiver circuit 40-1, and the signal D2 is transmitted through the driver circuit 30-2, the through electrode TSV2, and the receiver circuit 40. -3.
  • the signal D1 is transmitted through the driver circuit 30-2, the through electrode TSV2, and the receiver circuit 40-2, and the signal D2 is transmitted through the driver circuit 30-3, the through electrode TSV3, and the receiver circuit 40-4. Is transmitted through.
  • signals D1 to D4 are transmitted via routes R1 to R5, but it is assumed that a failure has occurred in route R2.
  • the signal D1 is transmitted from the route R1
  • the signals D2 to D4 are transmitted via the routes R3 to R5.
  • the route R5 is a backup route when a failure occurs.
  • FIG. 6 is a circuit diagram in the replacement method.
  • the output control circuit 52 in FIG. 6 includes the function of the selection circuit 70 in FIG. 5, and the input control circuit 62 includes the function of the selection circuit 72.
  • the signal D1 is supplied to both the driver circuit 30-1 and the driver circuit 30-2, but the input destination is selected by the output control circuit 52.
  • the output control circuit 52 sets the input destination of the signal D1 to the driver circuit 30-1, the input destination of the signal D2 to the driver circuit 30-3, and the input destination of the signal D3 to the driver circuit 30-4.
  • the input control circuit 62 connects the through silicon via TSV1 and the receiver circuit 40-1, connects the through silicon via TSV3 with the receiver circuit 40-4, and connects the through silicon via TSV4 with the receiver circuit 40-6.
  • the receiver circuit 40 in this embodiment is a so-called tristate buffer. As described above, the output control circuit 52 and the input control circuit 62 not only determine whether a signal can pass, but also select a signal input destination and an output destination.
  • the replacement method requires fewer through electrodes TSV than the partial parallel method.
  • n + 1 or more through electrodes TSV may be prepared for n signals D1 to Dn.
  • the driver system 30 and the receiver circuit 40 are complicated in the replacement method, the circuit area becomes large. Control is also complicated. For this reason, the wiring load is large and the delay amount of signal transmission is relatively large.
  • the chip selection signal is a signal for the interface chip IF to designate the access-target core chip CC.
  • Each core chip CC has a unique chip address.
  • the interface chip IF transmits a chip selection signal, and receives various signals transmitted thereafter from the core chip CC whose chip address matches the chip address specified by the chip selection signal.
  • the chip address is 2 bits when there are 4 core chips CC, and 3 bits when there are 8 core chips CC.
  • the chip selection signal is input from the outside simultaneously with the operation command, and is generally designated by an upper address or a bank address area.
  • the driver circuit 30 needs to send a signal to the two through silicon vias TSV1 and TSV2, so that the size of the transistor included in the driver circuit 30 is at least doubled in order to maintain the signal transmission speed.
  • Each through electrode TSV has a capacity of about 60 to 100 fF.
  • the transistor size of the driver circuit 30 actually needs to be doubled or more.
  • a signal that requires high-speed transmission such as a chip selection signal is transmitted by a completely parallel method described below.
  • FIG. 7 is a principle diagram of the completely parallel system.
  • the signal F1 (first signal) is input to both the driver circuit 30-1 (first driver circuit) and the driver circuit 30-2 (second driver circuit).
  • the driver circuit 30-1 is connected to the receiver circuit 40-1 (first receiver circuit) through the through electrode TSV1 (first through electrode), and the driver circuit 30-2 is connected to the through electrode TSV2 (second through electrode). It is connected to the receiver circuit 40-2 (second receiver circuit) via the through electrode).
  • the output of the receiver circuit 40-1 and the output of the receiver circuit 40-2 are logically ORed by a NOR gate 98. It may be a logical sum by an OR gate.
  • the partial parallel system is a system that multiplexes only the through-electrode TSV, but the complete parallel system multiplexes not only the through-electrode TSV but also the driver circuit 30 and the receiver circuit 40.
  • the signal F1 is input by the driver circuits 30-1 and 30-2, and the driver circuits 30-1 and 30-2 transmit the signal F1 from the through silicon vias TSV1 and TSV2, respectively. Since there is no problem of a decrease in transmission speed due to having the spare through electrode TSV, the completely parallel system is faster than the partially parallel system. According to the inventor's simulation, the fully parallel system can shorten the TSV transit time of the signal by about 50 psec than the partially parallel system. For this reason, it is easy to secure a time margin for latching signals in the core chip CC.
  • the signal F1 is transmitted through the normal through silicon via TSV.
  • the signal F1 that has passed through both of the two through silicon vias TSV is logically ORed by the NOR gate 98.
  • FIG. 8 is a circuit diagram in the completely parallel system.
  • the signal F1 is input to both the driver circuits 30-1 and 30-2.
  • the output control circuit 50 activates all the driver circuits 30 simultaneously by a control signal (high active).
  • the signal F1 that has passed through the driver circuit 30-1 is received by the receiver circuit 40-1, and the signal F1 that has passed through the driver circuit 30-2 is received by the receiver circuit 40-2.
  • the output signals of the receiver circuits 40-1 and 40-2 are logically summed by the NOR gate 98-1 and received by the layer determination circuit 90-1.
  • the layer determination circuit 90 is a circuit for determining whether the chip address specified by the chip selection signal specifies its own chip address.
  • the receiver circuit 40 is a tri-state buffer and is activated by a control signal (low active) from the output control circuit 52. The same applies to the signal F2, which is received by the layer determination circuit 90-2.
  • each driver circuit 30 is associated with one through electrode TSV and one receiver circuit 40, a signal can be transmitted at high speed without having a large capacity like the partially parallel driver circuit 30.
  • the number of through silicon vias TSV increases, but the signal transmission speed is moderate and the circuit scale of the driver circuit 30 and the like can be reduced.
  • the replacement method has a large circuit area and a low signal transmission speed, but the number of through silicon vias TSV is small.
  • the number of through silicon vias TSV increases, but the signal transmission speed is fast.
  • a transmission method for various signals may be selected.
  • a perfect parallel system is most appropriate for a signal that should give top priority to speed, such as a chip selection signal.
  • FIG. 9 is a cross-sectional view showing the connection relationship of the semiconductor device 10 in the second embodiment.
  • the interface chip IF and each core chip CC are newly connected by the “non-relief method”.
  • the signal S1 is partially transmitted by the parallel method, and the signals D1 to D4 are transmitted by the replacement method.
  • the signal F is transmitted by a non-relief method.
  • the replacement method and the partially parallel method are as described above.
  • FIG. 10 is a principle diagram of the non-relief method.
  • the signal F1 (first signal) is first input to the driver circuit 30 (first driver circuit).
  • the signal F1 is further input to the receiver circuit 40 (first receiver circuit) via the through electrode TSV1 (first through electrode). Then, the signal F1 is output from the receiver circuit 40.
  • the failure signal line is not relieved by the spare TSV.
  • the signal transmission speed is fast because no relief is made by the spare through electrode TSV. Instead, if any through silicon via TSV transmitting the signal F1 becomes a defective signal line, the entire semiconductor device 10 can only be discarded.
  • FIG. 11 is a circuit diagram in the non-relief method.
  • the signal F1 is output from the driver circuit 30-1 and received by the receiver circuit 40-1. If there is a defect in the through silicon via TSV, there is a risk that the signal F1 cannot be transmitted. However, since the defective signal line is not relieved, there is no overhead in transmission speed or circuit area.
  • the signal transmission from the interface chip IF to the core chip CC has been described.
  • the present invention can be applied to signal transmission from the core chip CC to the interface chip IF.

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Abstract

【課題】積層型の半導体装置における信号線の救済と伝送速度のバランスを最適化する。 【解決手段】インタフェースチップＩＦは、複数のドライバ回路３０を含む。各コアチップＣＣは、複数のレシーバ回路４０を含む。インタフェースチップＩＦと複数のコアチップＣＣは貫通電極ＴＳＶにより接続される。第１のドライバ回路３０は、第１のＴＳＶを介して第２のレシーバ回路４０と接続される。第２のドライバ回路３０は、第２のＴＳＶを介して第２のレシーバ回路４０と接続される。各種信号のうち、信号Ｆ１は、第１および第２のドライバ回路３０双方に入力され、第１および第２のレシーバ回路４０の双方から出力される。

Description

半導体装置
　本発明は、貫通電極によって電気的に接続された複数の半導体チップを含む積層型の半導体装置に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数のメモリチップを積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１，２参照）。
　特に、インターフェース回路などのフロントエンド部が集積されたインターフェースチップと、メモリコアなどのバックエンド部が集積されたコアチップとを積層したタイプの半導体装置においては、メモリコアからパラレルに読み出されたリードデータがシリアル変換されることなくそのままインタフェースチップに供給されることから、多数の貫通電極（一般的には１０００個程度）が必要となる。しかしながら、貫通電極に１つでも不良が存在すると当該チップ全体が不良となり、しかも、積層後においては全てのチップが不良となってしまう。このため、この種の半導体装置においては、貫通電極の不良によって全体が不良となることを防止するため、予備の貫通電極が設けられることがある。
　特許文献１に記載された半導体装置では、複数の貫通電極（例えば８個の貫通電極）からなる群に対して予備の貫通電極が割り当てられる。そして、貫通電極の１つに不良が発生している場合には、この貫通電極の代わりに予備の貫通電極が用いられ、これによって不良が救済される（以下、「置換方式」とよぶ）。また、特許文献２では、貫通電極そのものを多重化する不良救済方法も開示されている（以下、「一部並列方式」とよぶ）。
特開２０１１－０８１８８７号公報 特開２００７－１５８２３７号公報
　インタフェースチップとコアチップは、さまざまな種類の信号を送受する。このうちの一部の信号は他の信号に比べて高速の伝送が必要である。制御が複雑な置換方式よりも、一部並列方式の方が信号の伝送速度が大きい。しかし、一部並列方式においても経路の多重化にともなう特有の伝送遅延が生じる。
　本発明に係る半導体装置は、複数のドライバ回路を有する第１の半導体チップと、複数のレシーバ回路を有する第２の半導体チップと、第１の半導体チップと第２の半導体チップを接続する複数の貫通電極と、を備える。第１のドライバ回路は、第１の貫通電極を介して第１のレシーバ回路と接続される。第２のドライバ回路は、第２の貫通電極を介して第２のレシーバ回路と接続される。第１の半導体チップから第２の半導体チップに送信される第１の信号は、第１および第２のドライバ回路の双方に入力され、第１および第２のレシーバ回路の双方から出力される。
　本発明に係る別の半導体装置は、複数のドライバ回路を有する第１の半導体チップと、複数のレシーバ回路を有する第２の半導体チップと、第１の半導体チップと第２の半導体チップを接続する複数の貫通電極と、を備える。第１のドライバ回路は、第１の貫通電極を介して第１のレシーバ回路と接続される。第３のドライバ回路は、第３および第４の貫通電極を介して第３のレシーバ回路と接続される。第１の半導体チップから第２の半導体チップに送信される第１の信号は、第１のドライバ回路に入力され、第１の貫通電極のみを介して前記第１のレシーバ回路から出力される。第１の半導体チップから第２の半導体チップに送信される第２の信号は、第３のドライバ回路に入力され、第３および第４の貫通電極の双方を介して第３のレシーバ回路から出力される。
　本発明によれば、複数の貫通電極を利用可能な積層型の半導体装置において、不良信号線の救済と信号の伝送速度のバランスを最適化させやすい。
半導体装置の構造を説明するための模式的な断面図である。 第１実施形態における半導体装置の接続関係を示す断面図である。 一部並列方式の原理図である。 一部並列方式における回路図である。 置換方式の原理図である。 置換方式における回路図である。 完全並列方式の原理図である。 完全並列方式における回路図である。 第２実施形態における半導体装置の接続関係を示す断面図である。 非救済方式の原理図である。 非救済方式における回路図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、半導体装置１０の構造を説明するための模式的な断面図である。
　図１に示すように、本実施形態による半導体装置１０は、互いに同一の構造を持つ８枚のコアチップＣＣ０～ＣＣ７、１枚のインタフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０～ＣＣ７及びインタフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
　コアチップＣＣ０～ＣＣ７は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインタフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。コアチップＣＣ０～ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、テスト動作時を除きコアチップＣＣ０～ＣＣ７を単体で動作させることはできない。コアチップＣＣ０～ＣＣ７を動作させるためには、インタフェースチップＩＦが必要である。
　コアチップＣＣ０～ＣＣ７には、メモリセルのほか、メモリセルのデータを一時的に保持する回路およびその制御回路の一部（センスアンプやアドレスデコーダ、動作試験用の回路など）が搭載される。インタフェースチップＩＦは、外部信号をコアチップＣＣ０～ＣＣ７に伝送したり、コアチップＣＣ０～ＣＣ７からの信号を外部出力する。
　インタフェースチップＩＦは、８枚のコアチップＣＣ０～ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインタフェースチップＩＦを介して行われ、データの入出力もインタフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０～ＣＣ７との間にインタフェースチップＩＦが配置されているが、インタフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０～ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インタフェースチップＩＦをコアチップＣＣ０～ＣＣ７の上部又はインターポーザＩＰの裏面ＩＰｂに配置する場合には、インタフェースチップＩＦにＴＳＶを設ける必要はない。
　インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部のコントローラからは１個のＳＤＲＡＭとして半導体装置１０を取り扱うことができる。
　図１に示すように、最上部のコアチップＣＣ０の上面は（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０～ＣＣ７及びインタフェースチップＩＦの側面はアンダーフィル９６及び封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
［第１実施形態］
　図２は、第１実施形態における半導体装置１０の接続関係を示す断面図である。第１実施形態においては、置換方式および一部並列方式に加えて、新たに「完全並列方式」にてインタフェースチップＩＦと各コアチップＣＣを接続する。
　貫通電極ＴＳＶは、インタフェースチップＩＦおよびコアチップＣＣに形成され、端子接合部２０を介して互いに接続される。インタフェースチップＩＦおよびコアチップＣＣに含まれるＴＳＶの数は数千に達することもある。ＴＳＶの欠陥や端子接合部２０の接続不良が生じると、信号伝送ができなくなる（以下、このような不良の生じている信号線を「不良信号線」とよぶ）。一般的には、１つの半導体装置１０につき１～２本程度の不良信号線が発生することが多いので、１つでも不良信号線を含むときに半導体装置１０を不良品として破棄することは現実的ではない。
　図２において、信号Ｓ１は一部並列方式により伝送され、信号Ｄ１～Ｄ４は置換方式により伝送されている。また、信号Ｆ１は、完全並列方式により伝送される。以下、各伝送方式について順番に説明する。
　図３は、一部並列方式の原理図である。信号Ｓ１（第２の信号）は、まず、ドライバ回路３０（第３のドライバ回路）に入力される。信号Ｓ１は、更に、ＴＳＶ１（第３の貫通電極）とＴＳＶ２（第４の貫通電極）のそれぞれを経由して、レシーバ回路４０（第３のレシーバ回路）に入力される。そして、レシーバ回路４０から信号Ｓ１が出力される。ＴＳＶ１，２の一方が不通となったとしても、他方から信号は伝送される。ＴＳＶ１，２のどちらも不通となる確率は極めて低い。
　図４は、一部並列方式における回路図である。信号Ｓ１は、ドライバ回路３０－１に入力され、２つのＴＳＶを通過した後、配線接続され、レシーバ回路４０－１に入力される。ドライバ回路３０－１は、トライステートインバータを含み、出力制御回路５０からの制御信号（ハイアクティブ）により信号Ｓ１の入力が制御される。制御信号がローレベルのときには、トライステートインバータの出力はハイインピーダンス状態となり、信号Ｓ１は貫通電極ＴＳＶに供給されない。
　レシーバ回路４０－１はトライステートインバータを含み、レシーバ回路４０により制御される。入力制御回路６０の制御信号がローレベルのとき、貫通電極ＴＳＶを通過したＳ１信号はレシーバ回路４０－１を通過する。他の信号Ｓ２～Ｓ４についても同様である。
　図５は、置換方式の原理図である。信号Ｄ１は、選択回路７０がスイッチＳＷ１を制御することにより、ドライバ回路３０－１またはドライバ回路３０－２（第４のドライバ回路）のいずれかに入力される。ドライバ回路３０－１は貫通電極ＴＳＶ１を介してレシーバ回路４０－１と接続され、選択回路７２がスイッチＳＷ２を制御することにより、レシーバ回路４０－１と接続される。ドライバ回路３０－２は貫通電極ＴＳＶ２（第５の貫通電極）を介してレシーバ回路４０－２またはレシーバ回路４０－３（第４のレシーバ回路）と接続される。選択回路７２がスイッチＳＷ２を制御することにより、貫通電極ＴＳＶ２の接続先が選択される。
　同様に、信号Ｄ２は、ドライバ回路３０－２またはドライバ回路３０－３（第５のドライバ回路）に入力される。ドライバ回路３０－３は、貫通電極ＴＳＶ３（第６の貫通電極）を介してレシーバ回路４０－４（第５のレシーバ回路）またはレシーバ回路４０－５のいずれかと接続される。
　インタフェースチップＩＦの選択回路７０と、コアチップＣＣの選択回路７２は連携する必要があるため、インタフェースチップＩＦからコアチップＣＣには、不良の貫通電極ＴＳＶを回避するための設定情報も送られる（詳細は特許文献１参照）。
　貫通電極ＴＳＶ１、ＴＳＶ２が正常のときには、信号Ｄ１はドライバ回路３０－１、貫通電極ＴＳＶ１、レシーバ回路４０－１を介して伝送され、信号Ｄ２はドライバ回路３０－２、貫通電極ＴＳＶ２、レシーバ回路４０－３を介して伝送される。貫通電極ＴＳＶ１が不良のときには、信号Ｄ１はドライバ回路３０－２、貫通電極ＴＳＶ２、レシーバ回路４０－２を介して伝送され、信号Ｄ２はドライバ回路３０－３、貫通電極ＴＳＶ３、レシーバ回路４０－４を介して伝送される。
　図２では、ルートＲ１～Ｒ５を介して信号Ｄ１～Ｄ４が伝送されるが、ルートＲ２に不良が生じているとする。この場合には、信号Ｄ１はルートＲ１から伝送され、信号Ｄ２～Ｄ４は、ルートＲ３～Ｒ５を介して伝送される。ルートＲ５は、不良発生時の予備のルートである。
　図６は、置換方式における回路図である。図６の出力制御回路５２は図５の選択回路７０の機能を含み、入力制御回路６２は選択回路７２の機能を含む。信号Ｄ１は、ドライバ回路３０－１およびドライバ回路３０－２の双方に供給されるが、入力先は出力制御回路５２により選択される。
　仮に、貫通電極ＴＳＶ２が不良であるとする。このとき、出力制御回路５２は、信号Ｄ１の入力先をドライバ回路３０－１、信号Ｄ２の入力先をドライバ回路３０－３、信号Ｄ３の入力先をドライバ回路３０－４に設定する。入力制御回路６２は、貫通電極ＴＳＶ１とレシーバ回路４０－１を接続し、貫通電極ＴＳＶ３をレシーバ回路４０－４と接続し、貫通電極ＴＳＶ４をレシーバ回路４０－６と接続する。本実施形態におけるレシーバ回路４０は、いわゆるトライステートバッファである。このように、出力制御回路５２および入力制御回路６２は、信号の通過可否だけでなく、信号の入力先や出力先の選択も行う。
　置換方式は、一部並列方式に比べて貫通電極ＴＳＶの数が少なくて済む。一般化すると、ｎ本の信号Ｄ１～Ｄｎに対して、ｎ＋１本以上の貫通電極ＴＳＶを用意すればよい。通常、ｎとしては１６程度が想定される。しかし、置換方式は、ドライバ回路３０やレシーバ回路４０が複雑であるため回路面積が大きくなる。制御も複雑である。このため、配線負荷が大きく、信号伝送の遅延量が比較的大きい。
　一方、一部並列方式は、貫通電極ＴＳＶの数は多くなるものの、制御がシンプルであるため回路面積を抑制できるし、信号伝送も比較的高速である。そこで、一般的には、制御信号などの高速伝送が求められる少数の信号は経路並列方式により伝送し、大多数のデータ信号は置換方式で伝送することが多い。
　特に高速伝送が必要なのはチップ選択信号である。チップ選択信号は、インタフェースチップＩＦがアクセス先のコアチップＣＣを指定するための信号である。各コアチップＣＣは固有のチップアドレスを有している。インタフェースチップＩＦはチップ選択信号を送信し、チップ選択信号により指定されるチップアドレスと自らのチップアドレスが一致したコアチップＣＣが以降に送られてくる各種信号を受信する。コアチップＣＣが４枚のときにはチップアドレスは２ビット、８枚なら３ビットである。チップ選択信号は、外部から動作コマンドと同時に入力され、一般的には上位アドレスやバンクアドレス領域により指定される。
　動作コマンドが入力された後、メモリセルの選択や書き込み・読み出し操作が実行される。半導体装置１０のように複数のコアチップＣＣが積層される場合、アクセス先のコアチップＣＣが確定しなければ、動作コマンドを送信できない。このような理由から、チップ選択信号には特に高い伝送速度が求められるため、置換方式よりも一部並列方式の方が向いている。ただし、一部並列方式であっても予備の貫通電極の存在による特有の遅延からはまぬがれられない。
　一部並列方式の場合、ドライバ回路３０は２つの貫通電極ＴＳＶ１，２に信号を送り出す必要があるため、信号伝送速度を保つためにはドライバ回路３０に含まれるトランジスタのサイズを少なくとも２倍にする必要がある。貫通電極ＴＳＶは、１本あたり６０～１００ｆＦ程度の容量がある。また、２本の貫通電極ＴＳＶを接続するための接続容量やトランジスタの拡散容量等も考慮すると、ドライバ回路３０のトランジスタのサイズを実際には２倍以上にする必要がある。しかし、ドライバ回路３０のサイズを大きくすることにより信号伝送速度を大きくするのにも限界がある。そこで、第１実施形態においては、チップ選択信号のような高速伝送が必要とされる信号は、次に述べる完全並列方式により伝送する。
　図７は、完全並列方式の原理図である。信号Ｆ１（第１の信号）は、ドライバ回路３０－１（第１のドライバ回路）およびドライバ回路３０－２（第２のドライバ回路）の双方に入力される。ドライバ回路３０－１は、貫通電極ＴＳＶ１（第１の貫通電極）を介してレシーバ回路４０－１（第１のレシーバ回路）と接続され、ドライバ回路３０－２は、貫通電極ＴＳＶ２（第２の貫通電極）を介してレシーバ回路４０－２（第２のレシーバ回路）と接続される。レシーバ回路４０－１の出力と、レシーバ回路４０－２の出力は、ＮＯＲゲート９８により論理和される。ＯＲゲートによる論理和であってもよい。
　一部並列方式は貫通電極ＴＳＶのみを多重化する方式であったが、完全並列方式は貫通電極ＴＳＶだけでなく、ドライバ回路３０やレシーバ回路４０も多重化している。信号Ｆ１は、ドライバ回路３０－１，３０－２それぞれにより入力され、ドライバ回路３０－１，３０－２は貫通電極ＴＳＶ１，２それぞれから信号Ｆ１を送信する。予備の貫通電極ＴＳＶを持つことによる伝送速度の低下という問題を生じないため、完全並列方式は一部並列方式よりも更に高速である。本発明者のシミュレーションによれば、完全並列方式は一部並列方式よりも信号のＴＳＶ通過時間を５０ｐｓｅｃほど短縮できる。このため、コアチップＣＣにおいて信号をラッチする時間的なマージンを確保しやすい。
　もちろん、貫通電極ＴＳＶ１，２のいずれかに不良が生じても、信号Ｆ１は正常な側の貫通電極ＴＳＶを介して伝送される。また、２つの貫通電極ＴＳＶの双方を通過した信号Ｆ１はＮＯＲゲート９８により論理和される。
　図８は、完全並列方式における回路図である。信号Ｆ１は、ドライバ回路３０－１，３０－２の双方に入力される。出力制御回路５０は、制御信号（ハイアクティブ）により、すべてのドライバ回路３０を同時に活性化する。ドライバ回路３０－１を通過した信号Ｆ１はレシーバ回路４０－１に受信され、ドライバ回路３０－２を通過した信号Ｆ１はレシーバ回路４０－２に受信される。レシーバ回路４０－１，４０－２の出力信号はＮＯＲゲート９８－１により論理和され層判定回路９０－１により受信される。層判定回路９０は、チップ選択信号により指定されるチップアドレスが自らのチップアドレスを指定しているかを判定するための回路である。レシーバ回路４０はトライステートバッファであり、出力制御回路５２の制御信号（ローアクティブ）により活性化される。信号Ｆ２についても同様であり、層判定回路９０－２により受信される。
　各ドライバ回路３０は、１つの貫通電極ＴＳＶ、１つのレシーバ回路４０と対応づけられているため、一部並列方式のドライバ回路３０のように大きな容量を持たなくても信号を高速に伝送できる。
　以上をまとめると、一部並列方式は、貫通電極ＴＳＶの本数が多くなるが、信号伝送速度は中程度で、かつ、ドライバ回路３０等の回路規模を小さくできる。置換方式は、回路面積が大きくなり、信号伝送速度も遅いが、貫通電極ＴＳＶの本数は少ない。完全並列方式は、貫通電極ＴＳＶの本数が多くなるが、信号伝送速度は速い。これらの各伝送方式の特徴に鑑みて、各種信号の伝送方式を選択すればよい。特に、チップ選択信号のように速度を最優先すべき信号には、完全並列方式がもっとも適切である。
［第２実施形態］
　図９は、第２実施形態における半導体装置１０の接続関係を示す断面図である。第２実施形態においては、置換方式および一部並列方式に加えて、新たに「非救済方式」にてインタフェースチップＩＦと各コアチップＣＣを接続する。
　図９において、信号Ｓ１は一部並列方式により伝送され、信号Ｄ１～Ｄ４は置換方式により伝送されている。また、信号Ｆは、非救済方式により伝送される。置換方式と一部並列方式は上述の通りである。
　図１０は、非救済方式の原理図である。信号Ｆ１（第１の信号）は、まず、ドライバ回路３０（第１のドライバ回路）に入力される。信号Ｆ１は、更に、貫通電極ＴＳＶ１（第１の貫通電極）を経由して、レシーバ回路４０（第１のレシーバ回路）に入力される。そして、レシーバ回路４０から信号Ｆ１が出力される。
　非救済方式においては、予備のＴＳＶによる不良信号線の救済は行われない。予備の貫通電極ＴＳＶによる救済をしないため、信号伝送速度は速い。その代わり、信号Ｆ１を伝送するいずれかの貫通電極ＴＳＶが不良信号線となると、半導体装置１０全体を廃棄するしかない。
　近年、積層型半導体装置の製造技術が進歩しており、不良信号線の発生率も低下している。また、大部分の信号はデータ信号であり、チップ選択信号のように特に高速伝送が必要な信号は全体からみればごく一部にすぎず、このための一部の信号線に不良が発生する確率は低いと考えられる。そこで、すべての信号線を救済するのではなく、不良信号線の救済を行わない非救済方式の高速信号線を設けることにより、伝送速度の高速化と製品の安定性のバランスを図ることができる。
　図１１は、非救済方式における回路図である。信号Ｆ１は、ドライバ回路３０－１から出力され、レシーバ回路４０－１により受信される。貫通電極ＴＳＶに不良があると、信号Ｆ１の伝送はできなくなるというリスクはあるが、不良信号線の救済をしないので伝送速度や回路面積などにオーバーヘッドが生じることはない。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　本実施形態においては、インタフェースチップＩＦからコアチップＣＣへの信号伝送を対象として説明したが、コアチップＣＣからインタフェースチップＩＦへの信号伝送に対しても本発明の適用は可能である。
　１０　半導体装置
　２０　端子接合部
　３０　ドライバ回路
　４０　レシーバ回路
　５０，５２　出力制御回路
　６０，６２　入力制御回路
　７０　選択回路
　７２　選択回路
　９０　層判定回路
　９１　電極
　９２　スルーホール電極
　９３　再配線層
　９４　ＮＣＦ
　９５　リードフレーム
　９６　アンダーフィル
　９７　封止樹脂
　９８　ＮＯＲゲート
　ＣＣ　コアチップ
　ＩＦ　インタフェースチップ
　ＩＰ　インターポーザ
　ＳＢ　外部端子
　ＴＳＶ　貫通電極
　ＳＷ　スイッチ
　Ｒ　ルート

Claims (10)

  1. 　第１および第２のドライバ回路を含む複数のドライバ回路を有する第１の半導体チップと、
    　第１および第２のレシーバ回路を含む複数のレシーバ回路を有する第２の半導体チップと、
    　前記第１の半導体チップと前記第２の半導体チップを接続する複数の貫通電極と、を備え、
    　前記第１のドライバ回路は、第１の貫通電極を介して前記第１のレシーバ回路と接続され、
    　前記第２のドライバ回路は、第２の貫通電極を介して前記第２のレシーバ回路と接続され、
    　前記第１の半導体チップから前記第２の半導体チップに送信される第１の信号は、前記第１および第２のドライバ回路の双方に入力され、前記第１および第２のレシーバ回路の双方から出力されることを特徴とする半導体装置。
  2. 　前記第２の半導体チップは、前記第１および第２のレシーバ回路それぞれから出力される信号を合成して前記第１の信号として受信することを特徴とする請求項１に記載の半導体装置。
  3. 　複数の前記第２の半導体チップを備え、
    　前記第１の信号は、前記複数の第２の半導体チップのうち送信先となるべき前記第２の半導体チップを指定する信号であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１の半導体チップは第３のドライバ回路を有し、
    　前記第２の半導体チップは第３のレシーバ回路を有し、
    　前記第３のドライバ回路は、第３および第４の貫通電極を介して前記第３のレシーバ回路と接続され、
    　前記第１の半導体チップから前記第２の半導体チップに送信される第２の信号は、前記第３のドライバ回路に入力され、前記第３および第４の貫通電極を介して前記第３のレシーバ回路から出力されることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１の半導体チップは選択回路を更に含み、
    　前記第１の半導体チップは、第４および第５のドライバ回路を有し、
    　前記第２の半導体チップは、第４および第５のレシーバ回路を有し、
    　前記第４のドライバ回路は、第５の貫通電極を介して前記第４のレシーバ回路と接続され、
    　前記第５のドライバ回路は、第６の貫通電極を介して前記第５のレシーバ回路と接続され、
    　前記第１の半導体チップから前記第２の半導体チップに送信される第３の信号は、前記前記第４および第５のドライバ回路のうち前記選択回路により選択されたドライバ回路に入力され、前記第４または第５のレシーバ回路のいずれかから出力されることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１の半導体チップと複数の前記第２の半導体チップが積層されており、前記貫通電極が前記複数の第２の半導体チップに設けられていることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第１および第２の半導体チップの一方がインタフェースチップであり、他方がコアチップであることを特徴とする請求項１に記載の半導体装置。
  8. 　第１および第３のドライバ回路を含む複数のドライバ回路を有する第１の半導体チップと、
    　第１および第３のレシーバ回路を含む複数のレシーバ回路を有する第２の半導体チップと、
    　前記第１の半導体チップと前記第２の半導体チップを接続する複数の貫通電極と、を備え、
    　前記第１のドライバ回路は、第１の貫通電極を介して前記第１のレシーバ回路と接続され、
    　前記第３のドライバ回路は、第３および第４の貫通電極を介して前記第３のレシーバ回路と接続され、
    　前記第１の半導体チップから前記第２の半導体チップに送信される第１の信号は、前記第１のドライバ回路に入力され、前記第１の貫通電極のみを介して前記第１のレシーバ回路から出力され、
    　前記第１の半導体チップから前記第２の半導体チップに送信される第２の信号は、前記第３のドライバ回路に入力され、前記第３および第４の貫通電極の双方を介して前記第３のレシーバ回路から出力されることを特徴とする半導体装置。
  9. 　複数の前記第２の半導体チップを備え、
    　前記第１の信号は、複数の前記第２の半導体チップのうち送信先となるべき前記第２の半導体チップを指定する信号であることを特徴とする請求項８に記載の半導体装置。
  10. 　前記第１の半導体チップは選択回路を更に含み、
    　前記第１の半導体チップは、第４および第５のドライバ回路を有し、
    　前記第２の半導体チップは、第４および第５のレシーバ回路を有し、
    　前記第４のドライバ回路は、第５の貫通電極を介して前記第４のレシーバ回路と接続され、
    　前記第５のドライバ回路は、第６の貫通電極を介して前記第５のレシーバ回路と接続され、
    　前記第１の半導体チップから前記第２の半導体チップに送信される第３の信号は、前記前記第４および第５のドライバ回路のうち前記選択回路により選択されたドライバ回路に入力され、前記第４または第５のレシーバ回路のいずれかから出力されることを特徴とする請求項８に記載の半導体装置。
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