KR102384724B1 - 멀티 칩 패키지 - Google Patents

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KR102384724B1
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Abstract

다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서, 상기 각 반도체 칩은, 제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 패드 그룹들 - 각 패드 그룹들은 층간 절연막을 개재하여 제 1 금속 라인 및 제 2 금속 라인이 제 3 방향으로 적층되어 형성됨 -; 상기 패드 그룹들과 일대일로 대응되며, 각 패드 그룹의 제 1 금속 라인과 연결된 제 1 입력 단자 및 각 패드 그룹의 제 2 금속 라인과 연결된 출력 단자를 포함하는 다수 개의 리시버; 및 칩 선택 신호에 응답하여 해당 리시버의 출력 단자를 통해 전달되는 피드백 신호와 기준 전압 중 하나를 선택하여 해당 리시버의 제 2 입력 단자에 제공하는 다수 개의 선택부를 포함하는 멀티 칩 패키지가 제공된다.

Description

멀티 칩 패키지 {MULTI-CHIP PACKAGE}
본 발명은 반도체 설계 기술에 관한 것으로, 좀 더 구체적으로는 다수 개의 반도체 칩이 실장된 멀티 칩 패키지의 신호 입력에 관한 것이다.
PDA(personal digital assistant), 3G 이동전화(third-generation mobile phone), 디지털 스틸 카메라(digital still camera), 등과 같은 모바일 어플리케이션들(mobile applications)은, 소형화 및 다양화를 요구하고 있다. 이러한 요구는 오랫동안 반도체 공정의 미세화 기술에 의해 대응되어 왔다. 그러나, 개발 기간 및 공정 기술의 비용 증가 등으로 미세화의 효과를 얻기가 점점 힘들게 되자, 멀티 칩 패키지(Multi-Chip Package, MCP) 기술이 모바일 어플리케이션에 채용되고 있다. 멀티 칩 패키지(MCP)란, 여러 개의 반도체 칩들(예를 들면, 노어 플래시, 낸드 플래시, SRAM, UtRAM, 등)을 하나의 패키지에 장착한 복합 칩 제품을 말한다. 일반적으로, 멀티 칩 패키지(MCP)는 동일한 종류의 반도체 칩들이 2개, 4개, 또는 그 이상이 상하로 적층된 구조를 갖는다. 따라서, 멀티 칩 패키지(MCP)를 사용하게 되면 각각의 단품들을 여러 개 사용하는 경우보다 내부 실장면적을 50% 이상 줄일 수 있고, 배선도 단순화할 수 있다. 따라서, 제품의 원가절감과 생산성을 크게 높일 수 있다.
한편, 멀티 칩 패키지(MCP)에 실장된 다수 개의 반도체 칩들에는 각각 신호를 입력받기 위한 신호 입력부가 구비된다.
도 1 은 멀티 칩 패키지(MCP)의 각 반도체 칩들에 구비된 일반적인 신호 입력부의 구성을 보여주는 회로도이다.
도 1 을 참조하면, 신호 입력부(10)는 패드와 일대일 대응되도록 구비된다. 상기 신호 입력부(10)는 I/O 데이터 패드(I/O PAD)와 연결되어 I/O 데이터 패드(I/O PAD)로부터 입력되는 데이터(DATA)를 입력받는 제 1 입력 단자((+) 단자), 기준 전압(VREF)을 입력받는 제 2 입력 단자((-) 단자)와, 상기 데이터(DATA)와 기준 전압(VREF)의 전압차를 증폭하여 내부 데이터(DATA_OUT)를 출력하는 출력 단자를 포함하는 리시버(Rx)를 포함한다.
또한, 상기 리시버(Rx)의 로딩 캐패시턴스를 보상하기 위해 피드백부(CCOMP)가 추가로 구비될 수 있다. 참고로, 피드백부(CCOMP)는 리시버(Rx)의 출력 단자와 제 1 입력 단자((+) 단자) 사이에 연결된 캐패시터로 구성되며, 포지티브 피드백을 형성하여 네거티브 캐패시턴스를 제공할 수 있다.
그러나, 상기와 같은 종래의 신호 입력부(10)는 네거티브 캐패시턴스를 제공하기 위한 별도의 피드백부(CCOMP)로 인해, 칩 사이즈가 증가될 뿐만 아니라 입력 캐패시턴스 또한 증가되었다. 특히, 다수 개의 반도체 칩이 적층되는 멀티 칩 패키지(MCP)의 경우, 적층되는 반도체 칩의 수에 비례하여 입력 캐패시턴스가 더욱 증가하게 된다. 따라서, 멀티 칩 패키지(MCP)의 고속 동작에 악영향을 끼치게 된다.
따라서, 멀티 칩 패키지(MCP) 전체의 면적에는 영향을 주지 않으면서도 멀티 칩 패키지(MCP)의 로딩 캐패시턴스를 보상할 수 있는 새로운 방안이 요구된다.
본 발명의 실시예들은, 다수 개의 반도체 칩들이 적층된 멀티 칩 패키지에서, 선택되지 않은 메모리 칩과 선택된 메모리 칩의 캐패시턴스를 동시에 보상할 수 있는 멀티 칩 패키지를 제공하고자 한다.
또한, 본 발명의 실시예들은, 별도의 캐패시터 추가 없이 각 반도체 칩에 구비된 금속 패드를 활용할 수 있는 멀티 칩 패키지를 제공하고자 한다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서, 상기 각 반도체 칩은, 제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 패드 그룹들 - 각 패드 그룹들은 층간 절연막을 개재하여 제 1 금속 라인 및 제 2 금속 라인이 제 3 방향으로 적층되어 형성됨 -; 상기 패드 그룹들과 일대일로 대응되며, 각 패드 그룹의 제 1 금속 라인과 연결된 제 1 입력 단자 및 각 패드 그룹의 제 2 금속 라인과 연결된 출력 단자를 포함하는 다수 개의 리시버; 및 칩 선택 신호에 응답하여 해당 리시버의 출력 단자를 통해 전달되는 피드백 신호와 기준 전압 중 하나를 선택하여 해당 리시버의 제 2 입력 단자에 제공하는 다수 개의 선택부를 포함할 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서, 상기 각 반도체 칩은, 제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 패드 그룹들 - 각 패드 그룹들은 이격하여 형성된 제 1 금속 라인 및 제 2 금속 라인이 제 3 방향으로 적층되어 용량성 소자를 형성함 -과, 상기 패드 그룹들과 일대일로 대응되는 다수 개의 비교부를 포함하며, 상기 반도체 장치들 중 선택되지 않은 반도체 장치에서, 상기 제 1 금속 라인은 상기 비교부의 제 1 입력 단자와 연결되고, 상기 제 2 금속 라인은 상기 비교부의 제 2 입력 단자 및 출력 단자와 연결되고, 상기 반도체 장치들 중 선택된 반도체 장치에서, 상기 제 1 금속 라인은 상기 비교부의 제 1 입력 단자와 연결되고, 상기 제 2 금속 라인은 상기 비교부의 출력 단자와 연결되고, 상기 비교부의 제 2 입력 단자에 기준 전압이 인가되는 멀티 칩 패키지를 포함할 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서, 상기 각 반도체 칩은, 다수 개의 패드 그룹들이 형성된 다수 개의 층 - 각 층은 제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 금속 라인을 포함하고, 상기 각 층에서 제 3 방향으로 동일 라인에 적층된 다수 개의 금속 라인이 하나의 패드 그룹을 형성함 -; 상기 패드 그룹들과 일대일로 대응되며, 각 패드 그룹의 최상부 금속 라인과 연결된 제 1 입력 단자 및 각 패드 그룹의 상기 차상부 금속 라인과 연결된 출력 단자를 포함하는 다수 개의 리시버; 칩 선택 신호에 응답하여 해당 리시버의 출력 단자를 통해 전달되는 피드백 신호와 기준 전압 중 하나를 선택하여 해당 리시버의 제 2 입력 단자에 제공하는 다수 개의 선택부; 및 상기 칩 선택 신호에 응답하여 각 패드 그룹의 홀수 층에 구비된 금속 라인들을 서로 연결하고, 각 패드 그룹의 짝수 층에 구비된 금속 라인들을 서로 연결하는 다수 개의 스위치부를 포함할 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 적층된 다수의 반도체 칩들 중에서 비선택(UNSELECTED)된 반도체 칩과 선택(SELECTED)된 반도체 칩의 연결 구성을 다르게 둠으로써 멀티 칩 패키지(MCP)의 다수의 반도체 칩들의 캐패시턴스를 동시에 보상할 수 있다.
또한, 본 발명의 실시예에 따른 멀티 칩 패키지는, 별도의 캐패시터 추가 없이 각 반도체 칩에 구비된 금속 패드를 활용함으로써 멀티 칩 패키지(MCP)의 면적을 감소시키면서도 입력 캐패시턴스의 증가 없이 멀티 칩 패키지(MCP)의 로딩 캐패시턴스를 보상할 수 있다.
도 1 은 멀티 칩 패키지(MCP)의 각 반도체 칩들에 구비된 일반적인 신호 입력부의 구성을 보여주는 회로도이다.
도 2 는 본 발명의 일 실시예에 따른 멀티 칩 패키지(MCP)를 설명하기 위한 블록도이다.
도 3 은 도 2 의 각 반도체 칩을 설명하기 위한 사시도이다.
도 4a 내지 도 4c 는 본 발명의 일 실시예에 따라 금속 라인의 수에 따른 비선택(UNSELECTED)된 반도체 칩의 신호 입력부의 연결을 설명하기 위한 도면이다.
도 5a 내지 도 5c 는 본 발명의 일 실시예에 따라 금속 라인의 수에 따른 선택(SELECTED)된 반도체 칩의 신호 입력부의 연결을 설명하기 위한 도면이다.
도 6 은 본 발명의 일 실시예에 따른 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기 위한 회로도이다.
도 7 은 본 발명의 다른 실시예에 따른 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기 위한 회로도이다.
도 8 은 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 일 실시예에 따른 멀티 칩 패키지(MCP)를 설명하기 위한 블록도이다.
도 2 를 참조하면, 멀티 칩 패키지(MCP)는 패키지 기판(210) 상에 다수 개의 반도체 칩들(CHIP0, CHIP1, CHIP2, …, CHIPn)이 적층 된다. 하나의 패키지에 장착된 반도체 칩들(CHIP0, CHIP1, CHIP2, …, CHIPn)은, 각각 다수 개의 커맨드 패드 및 데이터 패드를 구비하고 있으며, 이들은 반도체 칩들(CHIP0, CHIP1, CHIP2, …, CHIPn) 사이에 서로 공유될 수 있다.
참고로, 하나의 패키지에 있는 다수 개의 반도체 칩들(CHIP0, CHIP1, CHIP2, …, CHIPn) 중에서 타겟 반도체 칩을 선택하기 위해 칩 아이디 신호 혹은 칩 인에이블 신호와 같은 칩 선택 신호를 외부 컨트롤러(미도시)로부터 입력받을 수 있다. 따라서, 외부 컨트롤러로부터 타겟 반도체 칩에 해당하는 칩 선택 신호가 입력되면, 타겟 반도체 칩은 이에 응답하여 커맨드 패드를 통해 커맨드를 입력받아 커맨드에 대응하는 동작을 수행한 후 데이터를 데이터 패드를 통해 입출력 할 수 있다.
도 3 은 도 2 의 각 반도체 칩을 설명하기 위한 사시도이다.
도 3 을 참조하면, 각 반도체 칩에는 입출력 데이터(DQ0~DQn)에 대응되는 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)이 구비된다.
이 때, 각 반도체 칩은 실리콘 기판(310) 상에 층간 절연막(미도시)이 개제된 다수 개의 층으로 구성되며, 각 층에는 제 1 방향(X 방향)으로 연장되어 제 2 방향(Y 방향)으로 배열된 다수 개의 금속 라인이 구비된다. 상기 각 층에서 제 3 방향(Z 방향)으로 동일 라인에 적층된 다수 개의 금속 라인이 하나의 패드 그룹을 형성할 수 있다. 동일 패드 그룹에 포함된 다수 개의 금속 라인은 동일 데이터를 입력 받는다.
이 때, 동일 패드 그룹에 포함된 다수 개의 금속 라인들 사이에는 층간 절연막이 개재되어 있기 때문에, 금속/절연물질/금속의 구조로 인해 동일 패드 그룹에 포함된 다수 개의 금속 라인들 사이에는 캐패시턴스가 형성된다.
본 발명의 실시예에서는, 종래의 기술에서 사용되었던 별도의 피드백부(도 1 의 CCOMP) 없이도, 동일 패드 그룹에 포함된 다수 개의 금속 라인들 사이에 형성된 캐패시턴스를 이용하여 신호 입력단에 네거티브 캐패시턴스를 제공할 수 있다. 따라서, 멀티 칩 패키지(MCP) 전체의 면적을 감소시키면서도 멀티 칩 패키지(MCP)의 로딩 캐패시턴스를 보상할 수 있다. 또한, 본 발명의 실시예에서는 멀티 칩 패키지(MCP)에 적층된 다수의 반도체 칩들 중에서 비선택(UNSELECTED)된 반도체 칩과 선택(SELECTED)된 반도체 칩의 연결 구성을 다르게 둠으로써 멀티 칩 패키지(MCP)의 다수의 반도체 칩들의 캐패시턴스를 동시에 보상할 수 있다.
이하, 도 4a 내지 도 5c 를 참조하여, 본 발명의 실시예에 따라 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 연결에 대해 알아보기로 한다.
도 4a 내지 도 4c 는 본 발명의 일 실시예에 따라 금속 라인의 수에 따른 비선택(UNSELECTED)된 반도체 칩의 신호 입력부의 연결을 설명하기 위한 도면이다. 도 4a 는 하나의 패드 그룹(PAD_GRP)에 두 개의 금속 라인(ML1, ML2)이 포함된 경우를 도시하고 있고, 도 4b 는 하나의 패드 그룹(PAD_GRP)에 세 개의 금속 라인(ML1, ML2, ML3)이 포함된 경우를 도시하고 있고, 도 4c 는 하나의 패드 그룹(PAD_GRP)에 네 개의 금속 라인(ML1, ML2, ML3, ML4)이 포함된 경우를 도시하고 있다.
도 4a 를 참조하면, 하나의 패드 그룹(PAD_GRP)에 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2)이 구비된 경우, 비선택(UNSELECTED)된 반도체 칩의 신호 입력부는 단위 이득 버퍼(UNIT GAIN BUFFER)로 구현된 리시버(410)을 포함한다. 상기 제 1 금속 라인(ML1)은 반도체 칩의 다수 개의 층 중 최상위층에 배치될 수 있으며, 상기 제 2 금속 라인(ML2)은 상기 제 1 금속 라인(ML1)의 하부층에 배치될 수 있다.
상기 제 1 금속 라인(ML1)은 상기 리시버(410)의 비반전(+) 단자와 연결되고, 상기 제 2 금속 라인(ML2)은 상기 리시버(410)의 반전(-) 단자 및 출력 단자에 연결된다. 본 발명의 실시예에서, 리시버(410)는 연산 증폭기(OP AMP)로 구현될 수 있다.
상기와 같은 연결을 통해, 비선택(UNSELECTED)된 반도체 칩의 리시버(410)는 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2)와 단위 이득 버퍼(UNIT GAIN BUFFER)를 토대로 패드 캐패시턴스를 보상할 수 있다.
한편, 도 4b 및 도 4c 를 참조하면, 하나의 패드 그룹(PAD_GRP)에 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2)이외에 금속 라인들, 즉, 제 3 금속 라인(ML3) 및 제 4 금속 라인(ML4)이 추가적으로 구비된 경우, 추가적으로 구비된 금속 라인들은 리시버(420, 430)와 별도로 연결되지 않아 추가적인 캐패시턴스가 형성되지 않도록 한다. 참고로, 상기 제 1 금속 라인(ML1)은 반도체 칩의 다수 개의 층 중 최상위층에 배치될 수 있으며, 상기 제 2 금속 라인(ML2)은 상기 제 1 금속 라인(ML1)의 하부층, 즉, 차상부층에 배치될 수 있으며, 상기 제 3 금속 라인(ML3)은 상기 제 2 금속 라인(ML2)의 하부층에 배치될 수 있으며, 상기 제 4 금속 라인(ML4)은 상기 제 3 금속 라인(ML3)의 하부층에 배치될 수 있다.
도 5a 내지 도 5c 는 본 발명의 일 실시예에 따라 금속 라인의 수에 따른 선택(SELECTED)된 반도체 칩의 신호 입력부의 연결을 설명하기 위한 도면이다. 도 5a 는 하나의 패드 그룹(PAD_GRP)에 두 개의 금속 라인(ML1, ML2)이 포함된 경우를 도시하고 있고, 도 5b 는 하나의 패드 그룹(PAD_GRP)에 세 개의 금속 라인(ML1, ML2, ML3)이 포함된 경우를 도시하고 있고, 도 5c 는 하나의 패드 그룹(PAD_GRP)에 네 개의 금속 라인(ML1, ML2, ML3, ML4)이 포함된 경우를 도시하고 있다.
도 5a 를 참조하면, 하나의 패드 그룹(PAD_GRP)에 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2)이 구비된 경우, 선택(UNSELECTED)된 반도체 칩의 신호 입력부는 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2)을 이용하여 네거티브 캐패시턴스를 제공하기 위한 리시버(510)를 포함한다. 상기 제 1 금속 라인(ML1)은 반도체 칩의 다수 개의 층 중 최상위층에 배치될 수 있으며, 상기 제 2 금속 라인(ML2)은 상기 제 1 금속 라인(ML1)의 하부층에 배치될 수 있다.
상기 제 1 금속 라인(ML1)은 상기 리시버(510)의 비반전(+) 단자와 연결되고, 상기 제 2 금속 라인(ML2)은 상기 리시버(510)의 출력 단자와 연결되고, 상기 리시버(510)의 반전(-) 단자에는 기준 전압(VREF)이 인가된다. 본 발명의 실시예에서, 리시버(510)는 연산 증폭기(OP AMP)로 구현될 수 있다.
이 때, 상기 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2) 사이에는 층간 절연막이 형성되어 있다. 즉, 제 1 금속 라인(ML1), 층간 절연막 및 제 2 금속 라인(ML2)이 캐패시터를 형성하며, 상기 캐패시터는 네거티브 캐패시턴스를 리시버(510)에 제공할 수 있다. 따라서, 종래의 기술에서는 별도의 피드백부(도 1 의 CCOMP)가 네거티브 캐패시턴스를 리시버((Rx)에 제공했던 반면, 본 발명의 일실시예서는, 다수 개의 금속 패드를 이용하여 네거티브 캐패시턴스를 리시버(510)에 제공할 수 있다.
상기와 같은 연결을 통해, 선택(SELECTED)된 반도체 칩의 리시버(510)는 제 1 금속 라인(ML1) 및 제 2 금속 라인(ML2)로부터 네거티브 캐패시턴스를 제공받는 리시버(510)를 토대로 로딩 캐패시턴스를 보상할 수 있다.
도 5b 를 참조하면, 하나의 패드 그룹(PAD_GRP)에 제 1 금속 라인(ML1) 내지 제 3 금속 라인(ML3)이 구비된 경우, 선택(UNSELECTED)된 반도체 칩의 신호 입력부는 제 1 금속 라인(ML1) 내지 제 3 금속 라인(ML3)을 이용하여 네거티브 캐패시턴스를 제공하기 위한 리시버(520)를 포함한다. 상기 제 1 금속 라인(ML1)은 반도체 칩의 다수 개의 층 중 최상위층에 배치될 수 있으며, 상기 제 2 금속 라인(ML2)은 상기 제 1 금속 라인(ML1)의 하부층, 즉, 차상부층에 배치될 수 있으며, 상기 제 3 금속 라인(ML3)은 상기 제 2 금속 라인(ML2)의 하부층에 배치될 수 있다.
도 5b의 신호 입력부는 제 1 금속 라인(ML1)이 제 3 금속 라인(ML3)과 연결된다는 점만 제외하고는, 도 5a 의 제 1 금속 라인(ML1), 제 2 금속 라인(ML2) 및 리시버의 연결과 동일하다.
도 5c 를 참조하면, 하나의 패드 그룹(PAD_GRP)에 제 1 금속 라인(ML1) 내지 제 4 금속 라인(ML4)이 구비된 경우, 선택(UNSELECTED)된 반도체 칩의 신호 입력부는 제 1 금속 라인(ML1) 내지 제 4 금속 라인(ML3)을 이용하여 네거티브 캐패시턴스를 제공하기 위한 리시버(530)를 포함한다. 상기 제 1 금속 라인(ML1)은 반도체 칩의 다수 개의 층 중 최상위층에 배치될 수 있으며, 상기 제 2 금속 라인(ML2)은 상기 제 1 금속 라인(ML1)의 하부층, 즉, 차상부층에 배치될 수 있으며, 상기 제 3 금속 라인(ML3)은 상기 제 2 금속 라인(ML2)의 하부층에 배치될 수 있으며, 상기 제 4 금속 라인(ML4)은 상기 제 3 금속 라인(ML3)의 하부층에 배치될 수 있다.
도 5c의 신호 입력부는 제 1 금속 라인(ML1)이 제 3 금속 라인(ML3)과 연결되고, 제 2 금속 라인(ML2)이 제 4 금속 라인(ML4)과 연결된다는 점만 제외하고는, 도 5a 의 제 1 금속 라인(ML1), 제 2 금속 라인(ML2) 및 리시버의 연결과 동일하다.
도 5b 와 도 5c 와 같이, 각 패드 그룹에 세 개 이상의 금속 라인들이 구비된 경우, 각 패드 그룹의 홀수 층에 구비된 금속 라인들은 서로 연결되고, 각 패드 그룹의 짝수 층에 구비된 금속 라인들을 서로 연결된다. 이에 따라, 각 홀수층과 짝수층에 병렬 연결된 캐패시터들이 형성되기 때문에, 리시버(520, 530)에 제공되는 네거티브 캐패시턴스가 증가하게 된다. 따라서, 다수 개의 금속 라인들을 이용하는 경우, 두 개의 금속 라인을 이용한 캐패시터가 제공하는 네거티브 캐패시턴스 보다 더 큰 네거티브 캐패시턴스를 제공할 수 있다.
이하, 도 6 내지 도 8을 참조하여, 본 발명의 실시예에 따라 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기로 한다. 이하, 도 6 내지 도 8 에서 동일한 구성에 대해서는 동일한 도면 부호를 부여하기로 한다.
도 6 은 본 발명의 일 실시예에 따른 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기 위한 회로도이다. 참고로, 도 6 은 하나의 패드 그룹(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)에 두 개의 금속 라인이 포함된 경우를 도시하고 있다.
도 6 을 참조하면, 상기 각 반도체 칩은, 입력 데이터(DATA0, DATA1, …, DATAn)에 대응되는 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)을 구비한다. 각 패드 그룹에는 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1) 및 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)이 구비된다. 참고로, 이 때, 각 반도체 칩은 다수 개의 층으로 이루어지며, 각 패드 그룹의 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)은 반도체 칩의 최상위층에 배치될 수 있으며, 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)은 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)의 하부층, 즉, 차상부층에 배치될 수 있다. 즉, 각 패드 그룹의 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)은 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2) 상에 적층될 수 있다.
또한, 각 반도체 칩은, 상기 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)과 일대일로 대응되는 다수 개의 리시버(RX0, RX1, …, RXn) 및 다수 개의 선택부(MUX0, MUX1, …, MUXn)를 구비한다. 각 리시버(RX0, RX1, …, RXn) 및 각 선택부(MUX0, MUX1, …, MUXn)의 구성은 실질적으로 동일하므로, 제 1 리시버(RX0) 및 제 1 선택부(MUX0)의 구성을 예로 들어 설명하기로 한다.
상기 제 1 리시버(RX0)는, 제 1 패드 그룹(PAD_GRP0)의 제 1 금속 라인(ML0_1)과 연결된 제 1 입력 단자와, 제 1 패드 그룹(PAD_GRP0)의 제 2 금속 라인(ML0_2)과 연결된 출력 단자를 포함한다. 상기 제 1 선택부(MUX0)는, 칩 선택 신호(CHIP_ID)에 응답하여 상기 제 1 리시버(RX0)의 출력 단자를 통해 전달되는 피드백 신호(FB0)와 기준 전압(VREF) 중 하나를 선택하여 상기 제 1 리시버(RX0)의 제 2 입력 단자에 제공한다. 여기서, 상기 제 1 리시버(RX0)의 제 1 입력 단자는 비반전(+) 단자이고, 상기 제 1 리시버(RX0)의 제 2 입력 단자는 반전(-) 단자로 이루어질 수 있다.
상기 제 1 선택부(MUX0)는, 상기 칩 선택 신호(CHIP_ID)가 비활성화된 경우, 상기 제 1 리시버(RX0)의 출력 단자를 통해 전달되는 피드백 신호(FB0)를 선택하여 상기 제 2 입력 단자에 제공하고, 상기 칩 선택 신호(CHIP_ID)가 활성화된 경우, 상기 기준 전압(VREF)을 선택하여 상기 제 2 입력 단자에 제공할 수 있다.
반도체 칩이 비선택(UNSELECTED)된 경우에는, 해당 반도체 칩의 칩 선택 신호(CHIP_ID)가 비활성화되고, 이에 따라 다수 개의 선택부(MUX0, MUX1, …, MUXn)들은 해당 리시버(RX0, RX1, …, RXn)의 출력 단자를 통해 전달되는 피드백 신호(FB0, FB1, …, FBn)를 선택하여 제 2 입력 단자에 제공한다. 따라서, 비선택(UNSELECTED)된 반도체 칩의 신호 입력부는 도 4a 와 같이 연결될 수 있다.
반면, 반도체 칩이 선택(SELECTED)된 경우에는, 해당 반도체 칩의 칩 선택 신호(CHIP_ID)가 활성화되고, 이에 따라 다수 개의 선택부(MUX0, MUX1, …, MUXn)들은 기준 전압(VREF)을 선택하여 제 2 입력 단자에 제공한다. 따라서, 선택(SELECTED)된 반도체 칩의 신호 입력부는 도 5a 와 같이 연결될 수 있다.
따라서, 본 발명의 실시예에 따른 다수 개의 반도체 칩들이 적층된 멀티 칩 패키지에서는, 비선택(UNSELECTED)된 반도체 칩과 선택(SELECTED)된 반도체 칩의 연결 구성을 다르게 둠으로써 멀티 칩 패키지(MCP)의 다수의 반도체 칩들의 캐패시턴스를 동시에 보상할 수 있다.
또한, 본 발명의 실시예에 따른 다수 개의 반도체 칩들이 적층된 멀티 칩 패키지에서는, 기존에 네거티브 캐패시턴스를 제공하기 위해 별도의 구비되던 캐패시터 없이 각 반도체 칩에 구비된 금속 패드를 활용하여 네거티브 캐패시턴스를 제공할 수 있어 멀티 칩 패키지(MCP) 전체의 면적을 감소시키면서도 멀티 칩 패키지(MCP)의 입력 캐패시턴스를 증가시키지 않고도 로딩 캐패시턴스를 보상할 수 있다. 따라서, 멀티 칩 패키지(MCP)의 반도체 칩이 늘어나는 하이 스택(HIGH STACK) 상황에서도 고속 동작이 가능하다.
도 7 은 본 발명의 다른 실시예에 따른 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기 위한 회로도이다. 참고로, 도 7 은 하나의 패드 그룹(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)에 세 개의 금속 라인이 포함된 경우를 도시하고 있다.
도 7 을 참조하면, 상기 각 반도체 칩은, 입력 데이터(DATA0, DATA1, …, DATAn)에 대응되는 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)을 구비한다. 각 패드 그룹에는 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1), 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2) 및 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3)이 구비된다. 참고로, 이 때, 각 반도체 칩은 다수 개의 층으로 이루어지며, 각 패드 그룹의 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)은 반도체 칩의 최상위층에 배치될 수 있으며, 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)은 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)의 하부층, 즉, 차상부층에 배치될 수 있으며, 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3)은 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)의 하부층에 배치될 수 있다. 즉, 각 패드 그룹의 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)은 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2) 상에 적층되고, 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)은 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3) 상에 적층될 수 있다.
또한, 각 반도체 칩은, 상기 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)과 일대일로 대응되는 다수 개의 리시버(RX0, RX1, …, RXn), 다수 개의 선택부(MUX0, MUX1, …, MUXn) 및 다수 개의 스위치(SW0, SW1, …, SWn)를 구비한다. 각 리시버(RX0, RX1, …, RXn), 각 선택부(MUX0, MUX1, …, MUXn) 및 및 각 스위치(SW0, SW1, …, SWn)의 구성은 실질적으로 동일하므로, 제 1 리시버(RX0), 제 1 선택부(MUX0) 및 제 1 스위치(SW0)의 구성을 예로 들어 설명하기로 한다. 또한, 도 7 에 도시된 제 1 리시버(RX0) 및 제 1 선택부(MUX0)의 구성은 도 6 에 도시된 제 1 리시버(RX0) 및 제 1 선택부(MUX0)의 구성과 실질적으로 동일하므로 상세 설명은 생략하기로 한다.
상기 제 1 스위치(SW0)는 칩 선택 신호(CHIP_ID)에 응답하여 제 1 금속 라인(ML0_1)과 제 3 금속 라인(ML0_3)을 연결한다. 특히, 상기 칩 선택 신호(CHIP_ID)가 활성화된 경우, 상기 제 1 금속 라인(ML0_1)과 제 3 금속 라인(ML0_3)을 연결할 수 있다.
반도체 칩이 비선택(UNSELECTED)된 경우에는, 해당 반도체 칩의 칩 선택 신호(CHIP_ID)가 비활성화되고, 이에 따라 다수 개의 선택부(MUX0, MUX1, …, MUXn)들은 해당 리시버(RX0, RX1, …, RXn)의 출력 단자를 통해 전달되는 피드백 신호(FB0, FB1, …, FBn)를 선택하여 제 2 입력 단자에 제공하고, 다수 개의 스위치(SW0, SW1, …, SWn)는 제 1 금속 라인(ML0_1)과 제 3 금속 라인(ML0_3)을 연결하지 않는다. 따라서, 비선택(UNSELECTED)된 반도체 칩의 신호 입력부는 도 4b 와 같이 연결될 수 있다.
반면, 반도체 칩이 선택(SELECTED)된 경우에는, 해당 반도체 칩의 칩 선택 신호(CHIP_ID)가 활성화되고, 이에 따라 다수 개의 선택부(MUX0, MUX1, …, MUXn)들은 기준 전압(VREF)을 선택하여 제 2 입력 단자에 제공하고, 다수 개의 스위치(SW0, SW1, …, SWn)는 제 1 금속 라인(ML0_1)과 제 3 금속 라인(ML0_3)을 연결한다. 따라서, 선택(SELECTED)된 반도체 칩의 신호 입력부는 도 5b 와 같이 연결될 수 있다.
도 8 은 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(MCP)에 구비된 각 반도체 칩의 구성을 설명하기 위한 회로도이다. 참고로, 도 8 은 하나의 패드 그룹(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)에 네 개의 금속 라인이 포함된 경우를 도시하고 있다.
도 8 을 참조하면, 상기 각 반도체 칩은, 입력 데이터(DATA0, DATA1, …, DATAn)에 대응되는 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)을 구비한다. 각 패드 그룹에는 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1), 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2), 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3) 및 제 4 금속 라인(ML0_4, ML1_4, …, MLn_4)이 구비된다. 참고로, 이 때, 각 반도체 칩은 다수 개의 층으로 이루어지며, 각 패드 그룹의 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)은 반도체 칩의 최상위층에 배치될 수 있으며, 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)은 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)의 하부층, 즉, 차상부층에 배치될 수 있으며, 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3)은 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)의 하부층에 배치될 수 있으며, 제 4 금속 라인(ML0_4, ML1_4, …, MLn_4)은 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3)의 하부층에 배치될 수 있다. 즉, 각 패드 그룹의 제 1 금속 라인(ML0_1, ML1_1, …, MLn_1)은 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2) 상에 적층되고, 제 2 금속 라인(ML0_2, ML1_2, …, MLn_2)은 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3) 상에 적층되고, 제 3 금속 라인(ML0_3, ML1_3, …, MLn_3)은 제 4 금속 라인(ML0_4, ML1_4, …, MLn_4) 상에 적층될 수 있다.
또한, 각 반도체 칩은, 상기 다수 개의 패드 그룹들(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)과 일대일로 대응되는 다수 개의 리시버(RX0, RX1, …, RXn), 다수 개의 선택부(MUX0, MUX1, …, MUXn) 및 다수 개의 스위칭부(SWS0, SWS1, …, SWSn)를 구비한다. 각 리시버(RX0, RX1, …, RXn), 각 선택부(MUX0, MUX1, …, MUXn) 및 및 각 스위칭부(SWS0, SWS1, …, SWSn)의 구성은 실질적으로 동일하므로, 제 1 리시버(RX0), 제 1 선택부(MUX0) 및 제 1 스위칭부(SWS0)의 구성을 예로 들어 설명하기로 한다. 또한, 도 8 에 도시된 제 1 리시버(RX0) 및 제 1 선택부(MUX0)의 구성은 도 6 에 도시된 제 1 리시버(RX0) 및 제 1 선택부(MUX0)의 구성과 실질적으로 동일하므로 상세 설명은 생략하기로 한다.
상기 제 1 스위칭부(SWS0)는 칩 선택 신호(CHIP_ID)에 응답하여 제 1 금속 라인(ML0_1)과 제 3 금속 라인(ML0_3)을 연결하는 제 1 스위치(SW0_1)와, 상기 칩 선택 신호(CHIP_ID)에 응답하여 제 2 금속 라인(ML0_2)과 제 4 금속 라인(ML0_4)을 연결하는 제 2 스위치(SW0_2)를 포함한다. 특히, 상기 제 1 스위치(SW0_1)는, 상기 칩 선택 신호(CHIP_ID)가 활성화된 경우, 상기 제 1 금속 라인(ML0_1)과 제 3 금속 라인(ML0_3)을 연결할 수 있고, 상기 제 2 스위치(SW0_2)는, 상기 칩 선택 신호(CHIP_ID)가 활성화된 경우, 상기 제 2 금속 라인(ML0_2)과 제 4 금속 라인(ML0_4)을 연결할 수 있다. 즉, 다수 개의 스위칭부(SWS0, SWS1, …, SWSn)는 각 패드 그룹의 홀수 층에 구비된 금속 라인들을 서로 연결하고, 각 패드 그룹의 짝수 층에 구비된 금속 라인들을 서로 연결할 수 있다.
반도체 칩이 비선택(UNSELECTED)된 경우에는, 해당 반도체 칩의 칩 선택 신호(CHIP_ID)가 비활성화되고, 이에 따라 다수 개의 선택부(MUX0, MUX1, …, MUXn)들은 해당 리시버(RX0, RX1, …, RXn)의 출력 단자를 통해 전달되는 피드백 신호(FB0, FB1, …, FBn)를 선택하여 제 2 입력 단자에 제공하고, 다수 개의 스위칭부(SWS0, SWS1, …, SWSn)는 홀수 층에 구비된 금속 라인들을 연결하지 않고, 짝수 층에 구비된 금속 라인들을 연결하지 않는다. 따라서, 비선택(UNSELECTED)된 반도체 칩의 신호 입력부는 도 4c 와 같이 연결될 수 있다.
반면, 반도체 칩이 선택(SELECTED)된 경우에는, 해당 반도체 칩의 칩 선택 신호(CHIP_ID)가 활성화되고, 이에 따라 다수 개의 선택부(MUX0, MUX1, …, MUXn)들은 기준 전압(VREF)을 선택하여 제 2 입력 단자에 제공하고, 다수 개의 스위칭부(SWS0, SWS1, …, SWSn)는 홀수 층에 구비된 금속 라인들을 연결하고, 짝수 층에 구비된 금속 라인들을 연결한다. 따라서, 선택(SELECTED)된 반도체 칩의 신호 입력부는 도 5c 와 같이 연결될 수 있다.
따라서, 본 발명의 실시예에 따른 다수 개의 반도체 칩들이 적층된 멀티 칩 패키지에서는,
도 7 및 도 8 과 같이, 각 패드 그룹에 세 개 이상의 금속 라인들이 구비된 경우, 각 패드 그룹의 홀수 층에 구비된 금속 라인들은 서로 연결되고, 각 패드 그룹의 짝수 층에 구비된 금속 라인들을 서로 연결됨으로써 각 홀수층과 짝수층에 병렬 연결된 캐패시터들이 형성되기 때문에, 리시버(RX0, RX1, …, RXn)에 제공되는 네거티브 캐패시턴스가 증가하게 된다. 따라서, 다수 개의 금속 라인들을 이용하는 경우, 두 개의 금속 라인을 이용한 캐패시터가 제공하는 네거티브 캐패시턴스 보다 더 큰 네거티브 캐패시턴스를 제공할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210: 패키지 기판 310: 실리콘 기판
410, 420, 430, 510, 520, 530: 리시버

Claims (13)

  1. 다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서,
    상기 각 반도체 칩은,
    제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 패드 그룹들 - 각 패드 그룹들은 층간 절연막을 개재하여 제 1 금속 라인 및 제 2 금속 라인이 제 3 방향으로 적층되어 형성됨 -;
    상기 패드 그룹들과 일대일로 대응되며, 각 패드 그룹의 제 1 금속 라인과 연결된 제 1 입력 단자 및 각 패드 그룹의 제 2 금속 라인과 연결된 출력 단자를 포함하는 다수 개의 리시버; 및
    칩 선택 신호에 응답하여 해당 리시버의 출력 단자를 통해 전달되는 피드백 신호와 기준 전압 중 하나를 선택하여 해당 리시버의 제 2 입력 단자에 제공하는 다수 개의 선택부
    를 구비하는 멀티 칩 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    각 패드 그룹의 제 1 금속 라인은 제 2 금속 라인 상에 적층된 것을 특징으로 하는 멀티 칩 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    각 패드 그룹의 제 1 금속 라인 및 제 2 금속 라인과, 상기 층간 절연막은 해당 리시버에 네거티브 캐패시턴스를 제공
    하는 것을 특징으로 하는 멀티 칩 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 각 선택부는,
    상기 칩 선택 신호가 비활성화된 경우, 상기 리시버의 출력 단자를 통해 전달되는 피드백 신호를 선택하여 상기 리시버의 상기 제 2 입력 단자에 제공하고,
    상기 칩 선택 신호가 활성화된 경우, 상기 기준 전압을 선택하여 상기 리시버의 상기 제 2 입력 단자에 제공
    하는 것을 특징으로 하는 멀티 칩 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 리시버의 상기 제 1 입력 단자는 비반전(+) 단자이고, 상기 리시버의 상기 제 2 입력 단자는 반전(-) 단자인 것을 특징으로 하는 멀티 칩 패키지.
  6. 다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서,
    상기 각 반도체 칩은, 제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 패드 그룹들 - 각 패드 그룹들은 이격하여 형성된 제 1 금속 라인 및 제 2 금속 라인이 제 3 방향으로 적층되어 용량성 소자를 형성함 -과, 상기 패드 그룹들과 일대일로 대응되는 다수 개의 비교부를 포함하며,
    상기 반도체 칩들 중 선택되지 않은 반도체 칩에서, 상기 제 1 금속 라인은 상기 비교부의 제 1 입력 단자와 연결되고, 상기 제 2 금속 라인은 상기 비교부의 제 2 입력 단자 및 출력 단자와 연결되고,
    상기 반도체 칩들 중 선택된 반도체 칩에서, 상기 제 1 금속 라인은 상기 비교부의 제 1 입력 단자와 연결되고, 상기 제 2 금속 라인은 상기 비교부의 출력 단자와 연결되고, 상기 비교부의 제 2 입력 단자에 기준 전압이 인가되는 멀티 칩 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    각 패드 그룹의 제 1 금속 라인은 제 2 금속 라인 상에 적층된 것을 특징으로 하는 멀티 칩 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 비교부의 상기 제 1 입력 단자는 비반전(+) 단자이고, 상기 비교부의 상기 제 2 입력 단자는 반전(-) 단자인 것을 특징으로 하는 멀티 칩 패키지.
  9. 다수 개의 반도체 칩들이 하나의 패키지에 집적된 멀티 칩 패키지에 있어서,
    상기 각 반도체 칩은,
    다수 개의 패드 그룹들이 형성된 다수 개의 층 - 각 층은 제 1 방향으로 연장되어 제 2 방향으로 배열된 다수 개의 금속 라인을 포함하고, 상기 각 층에서 제 3 방향으로 동일 라인에 적층된 다수 개의 금속 라인이 하나의 패드 그룹을 형성함 -;
    상기 패드 그룹들과 일대일로 대응되며, 각 패드 그룹의 최상부 금속 라인과 연결된 제 1 입력 단자 및 각 패드 그룹의 차상부 금속 라인과 연결된 출력 단자를 포함하는 다수 개의 리시버;
    칩 선택 신호에 응답하여 해당 리시버의 출력 단자를 통해 전달되는 피드백 신호와 기준 전압 중 하나를 선택하여 해당 리시버의 제 2 입력 단자에 제공하는 다수 개의 선택부; 및
    상기 칩 선택 신호에 응답하여 각 패드 그룹의 홀수 층에 구비된 금속 라인들을 서로 연결하고, 각 패드 그룹의 짝수 층에 구비된 금속 라인들을 서로 연결하는 다수 개의 스위치부
    를 포함하는 멀티 칩 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    각 패드 그룹의 인접한 금속 라인들은,
    그들 사이의 층간 절연막과 함께 해당 리시버에 네거티브 캐패시턴스를 제공
    하는 것을 특징으로 하는 멀티 칩 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 각 선택부는,
    상기 칩 선택 신호가 비활성화된 경우, 상기 리시버의 출력 단자를 통해 전달되는 피드백 신호를 선택하여 상기 리시버의 상기 제 2 입력 단자에 제공하고,
    상기 칩 선택 신호가 활성화된 경우, 상기 기준 전압을 선택하여 상기 리시버의 상기 제 2 입력 단자에 제공
    하는 것을 특징으로 하는 멀티 칩 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 각 스위치부는,
    상기 칩 선택 신호가 활성화된 경우, 상기 각 패드 그룹의 홀수 층에 구비된 금속 라인들을 서로 연결하고, 각 패드 그룹의 짝수 층에 구비된 금속 라인들을 서로 연결
    하는 것을 특징으로 하는 멀티 칩 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 리시버의 상기 제 1 입력 단자는 비반전(+) 단자이고, 상기 리시버의 상기 제 2 입력 단자는 반전(-) 단자인 것을 특징으로 하는 멀티 칩 패키지.
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