CN106571348B - 多芯片封装体 - Google Patents

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Abstract

一种多芯片封装体(MCP)包括集成在其中的半导体芯片。每个半导体芯片包括：焊盘组，沿着第一方向延伸且沿第二方向布置，且在层间电介质层介于其间的情况下，每个焊盘组包括沿着第三方向层叠的第一金属线和第二金属线；接收器，与相应焊盘组一一对应，且每个接收器包括与对应焊盘组的第一金属线耦接的第一输入端子，以及与对应焊盘组的第二金属线耦接的输出端子；以及选择器，每个选择器响应于芯片选择信号来选择参考电压和从对应接收器的输出端子传送来的反馈信号中的一个，以及将选中信号提供到对应接收器的第二输入端子。

Description

多芯片封装体
相关申请的交叉引用
本申请要求2015年10月12日提交给韩国知识产权局的申请号为10-2015-0142088的韩国专利申请的优先权，其全部内容通过引用其整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，且更具体而言涉及一种改善的多芯片封装体(MCP)。
背景技术
移动应用需要使各种采用的电子组件微型化。总体而言，通过发展亚微米半导体制造技术已经实现了满意的微型化。然而，对不断增长的微型化持续的需求已经测试了现有亚微米技术的局限性，现有的亚微米技术导致开发周期延长和制造成本增加。为了克服这些局限，已经采用了多芯片封装体(MCP)技术，特别用于移动应用。MCP是指允许在单个封装体中安装多个半导体芯片(诸如NOR闪存芯片、NAND闪存芯片和SRAM芯片)的合成芯片产品。一般而言，MCP具有相同种类的两个或更多个半导体芯片层叠的结构。通过采用MCP技术，相比于使用多个单芯片封装体，内部安装面积可以减少至少50％，且线结构可以得到简化。因此，MCP技术可以降低生产成本，且增加移动应用设备的制造产率。
一般而言，安装在MCP中的每个半导体芯片包括用于接收信号的信号输入单元。
图1是示出设置在现有MCP的每个半导体芯片上的信号输入单元10的示图。
参见图1，信号输入单元10对应于数据输入/输出焊盘I/O PAD。信号输入单元10包括接收器RX。接收器RX包括第一(+)输入端子、第二(-)输入端子和输出端子，第一(+)输入端子可以与数据输入/输出焊盘I/O PAD耦接以接收经由数据输入/输出焊盘I/O PAD输入的数据DATA，第二(-)输入端子接收参考电压VREF，输出端子输出通过将数据DATA与参考电压VREF之间的电压差放大而获得的内部数据DATA_OUT。
信号输入单元10还可以包括反馈单元CCOMP以补偿接收器RX的负载电容。供作参考，反馈单元CCOMP由耦接在接收器RX的输出端子与第一(+)输入端子之间的电容器形成。反馈单元CCOMP形成正反馈且将负电容提供给接收器RX。
然而，形成信号输入单元10的反馈单元CCOMP的单独的电容器可能导致芯片尺寸增大和输入电容增大。具体地，在MCP具有多个层叠半导体芯片的示例中，输入电容可以与层叠半导体芯片的数量成比例地增加，因而负面地影响MCP的高速操作。
因此，需要能在不增加MCP的总体电路面积的情况下，补偿MCP的负载电容。
发明内容
各个实施例针对一种多芯片封装体(MCP)，所述多芯片封装体(MCP)可以通过差别配置未选中半导体芯片的连接与选中半导体芯片的连接，来补偿集成在其中的多个半导体芯片的负载电容。
另外，各个实施例针对一种MCP，所述MCP可以通过利用设置在每个半导体芯片中的金属焊盘而不使用单独的电容器，来补偿集成在其中的多个半导体芯片的负载电容。
在一个实施例中，一种多芯片封装体(MCP)可以包括集成在其中的多个半导体芯片。每个半导体芯片可以包括：多个焊盘组，在层间电介质层介于其间的情况下，每个焊盘组包括沿着方向层叠的用于焊盘接触的第一金属线和第二金属线；多个接收器，每个接收器与相应焊盘组相对应，且每个接收器包括与对应焊盘组的第一金属线耦接的第一输入端子以及与对应焊盘组的第二金属线耦接的输出端子；以及多个多路复用器，每个多路复用器基于芯片选择信号来选择参考电压或从对应接收器的输出端子传送来的反馈信号，以将选中信号提供到对应接收器的第二输入端子。
在一个实施例中，一种MCP可以包括集成在其中的多个半导体芯片。每个半导体芯片可以包括：多个焊盘组，每个焊盘组包括沿着方向层叠的以形成电容元件的用于焊盘接触的第一金属线和第二金属线；以及多个接收器，与相应焊盘组相对应；其中，在未选中半导体芯片中，第一金属线可以与对应接收器的第一输入端子耦接，而第二金属线可以与对应接收器的第二输入端子和输出端子耦接，以及其中，在选中半导体芯片中，第一金属线可以与对应接收器的第一输入端子耦接，第二金属线可以与对应接收器的输出端子耦接，且参考电压被施加给对应接收器的第二输入端子。
在一个实施例中，一种MCP可以包括集成在其中的多个半导体芯片。每个半导体芯片可以包括：多个层，在所述多个层中形成有多个焊盘组，其中，所述多个层中的每个包括用于焊盘接触的多个金属线，且所述金属线中的沿着方向层叠的一些金属线形成单个焊盘组；多个接收器，每个接收器与相应焊盘组相对应，且每个接收器包括与对应焊盘组的最上金属线耦接的第一输入端子，以及与对应焊盘组的次最上金属线耦接的输出端子；多个多路复用器，每个多路复用器基于芯片选择信号来选择参考电压或经由对应接收器的输出端子传送来的反馈信号，以将选中信号提供到对应接收器的第二输入端子；以及多个开关单元，每个开关单元基于芯片选择信号，来将形成在对应焊盘组的奇数层中的金属线彼此耦接，以及将形成在对应焊盘组的偶数层中的金属线彼此耦接。
在一个实施例中，一种MCP可以包括集成在其中的多个半导体芯片。每个半导体芯片可以包括：焊盘；接收器，包括用于接收经由焊盘输入的信号的正输入端子、负输入端子和输出端子；第一金属线，耦接到焊盘；以及第二金属线，耦接到输出端子，彼此重叠的第一金属线和第二金属线形成接收器的负电容。
附图说明
图1是示出设置在现有的多芯片封装体(MCP)的每个半导体芯片上的信号输入单元的示图。
图2是说明根据本发明的一个实施例的MCP的示图。
图3是用于描述图2所示的各个半导体芯片的立体图。
图4A至图4C是说明根据焊盘组中的金属线的数量，图2所示的未选中半导体芯片的信号输入单元的连接的示图。
图5A至图5C是说明根据焊盘组中的金属线的数量，图2所示的选中半导体芯片的信号输入单元的连接的示图。
图6是说明根据本发明的一个实施例的MCP的多个半导体芯片中的半导体芯片的示图。
图7是说明根据本发明的另一个实施例的MCP的多个半导体芯片中的半导体芯片的示图。
图8是说明根据本发明的又一个实施例的MCP的多个半导体芯片中的半导体芯片的示图。
具体实施方式
下面将参照附图更详细描述各个实施例。然而，本发明而可以采用不同的形式来实施，不应理解为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开将是清楚且完整的，且将本发明充分地传达给相关领域技术人员。遍及本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。还要注意，在该说明书中，“连接/耦接”不仅指一个组件直接耦接另一个组件，还指经由中间组件而间接耦接另一个组件。将会理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用来描述各种元件、组件、区域、层和/或部，但是这些元件、组件、区域、层和/或部不应受这些术语的限制。这些术语用来将一个元件、组件、区域、层和/或部与另一个元件、组件、区域、层和/或部区分开来。因此，不脱离本公开的精神和范围的情况下，下文描述的第一元件、组件、区域、层或部在可以被称为第二元件、组件、区域、层或部。此外，还将理解，当提及一个元件或层在两个元件或层“之间”时，它可以是这两个元件或层之间的唯一元件或层，或者还可以存在一个或更多个中间元件或层。
还将理解，当在本说明书中使用术语“包括”、“包括有”、“包含”、“包含有”时，表示存在规定的特征、整体、操作、元件和/或组件，但不排除存在或增加一个或更多个其它特征、整体、操作、元件、组件和/或它们的组。
本文所使用的术语仅仅是出于描述特定实施例的目的，且并非意图限制本公开。除非另外定义，否则在本文中使用的包括技术术语和科技术语的所有术语具有与本发明所属领域普通技术人员所通常理解的含义相同的含义。还将理解，诸如在常用词典中定义的那些术语的术语应被解释为具有与其在相关领域背景下的含义相一致的含义，且除非在本文中这样定义，否则不应以理想化或过于形式化的意义来解释。
在下列描述中，列出许多具体细节以便提供对本公开的透彻理解。本公开可以在没有这些具体细节中的一些或全部的情况下实践。在其它情况下，没有详细描述众所周知的工艺结构和/或处理，以便不会对本公开造成不必要的模糊。
在下文中，将参照附图详细描述本公开的各个实施例。
图2是说明根据本发明的一个实施例的MCP的示图。
参见图2，MCP可以包括封装衬底210和顺序层叠在封装衬底210上的多个半导体芯片CHIP0、CHIP1、CHIP2、……CHIPn。半导体芯片CHIP0、CHIP1、CHIP2、……CHIPn中的每个可以包括多个命令输入焊盘和数据输入/输出焊盘。命令输入焊盘和数据输入/输出焊盘可以由半导体芯片CHIP0、CHIP1、CHIP2、……CHIPn共享。
为了在多个半导体芯片CHIP0、CHIP1、CHIP2、……CHIPn之中选择目标半导体芯片，可以从外部控制器(未示出)输入诸如芯片标识(ID)信号或芯片使能信号的芯片选择信号。例如，当与目标半导体芯片相对应的芯片选择信号被激活时，目标半导体芯片可以响应于激活的芯片选择信号来经由命令输入焊盘而接收命令，执行与该命令相对应的操作，然后经由数据输入/输出焊盘而输入或输出数据。
现在参见图3，图2的MCP的多个半导体芯片之中的每个半导体芯片可以包括与输入/输出数据DQ0至DQn相对应的多个焊盘组PAD_GRP0、PAD_GRP1、……、PAD_GRPn。
每个半导体芯片可以包括设置在硅衬底310上的多个层，其中层间电介质层介于这些层之间。每个层可以包括用于焊盘接触的多个金属线，所述多个金属线沿着第一方向(即，X轴方向)延伸且沿着第二方向(即，Y轴方向)以规则的间隔布置。(在下文，用于焊盘接触的金属线被称为“金属线”。)沿着第三方向上(即，Z轴方向)同一排层叠的层的多个金属线可以形成单个焊盘组。单个焊盘组的金属线可以彼此重叠。同一焊盘组中所包括的金属线接收相同的数据。
由于层间电介质层介于在同一焊盘组中所包括的金属线之间，因此在同一焊盘组中所包括的金属线之间可能会形成因金属/绝缘材料/金属结构导致的电容。
根据本发明的一个实施例，即使没有单独的反馈单元(即，图1的CCOMP)，仍可以使用形成在每个焊盘组中所包括的金属线之间的电容来给信号输入单元提供负电容。因此，尽管MCP的整体面积减小，仍然可以补偿MCP的负载电容。另外，MCP可以差别地配置层叠半导体芯片之中的选中半导体芯片的连接与未选中半导体芯片的连接。由此，可以同时补偿MCP的半导体芯片的电容。
在下文，将参照图4A至图5C描述根据本发明的一个实施例的MCP中所包括的各个半导体芯片的连接。
图4A至4C是用于描述根据焊盘组PAD_GRP中的金属线的数量，图2所示的未选中半导体芯片的信号输入单元的连接的图。图4A示出单个焊盘组PAD_GRP包括两个金属线ML1和ML2的示例。图4B示出单个焊盘组PAD_GRP包括三个金属线ML1、ML2和ML3的示例。图4C示出单个焊盘组PAD_GRP包括四个金属线ML1、ML2、ML3和ML4的示例。
参见图4A，在单个焊盘组PAD_GRP包括第一金属线ML1和第二金属线ML2的情况下，未选中半导体芯片的信号输入单元可以包括接收器410。接收器410可以包括单位增益缓冲器。第一金属线ML1可以设置在半导体芯片的多个层中的最上层中，而第二金属线ML2可以设置在第一金属线ML1之下的层上。
第一金属线ML1可以与接收器410的正(+)输入端子耦接。第二金属线ML2可以与接收器410的负(-)输入端子和输出端子耦接。接收器410可以包括运算放大器(OP-AMP)。
利用连接的上述配置，未选中半导体芯片的接收器410可以基于第一金属线ML1、第二金属线ML2和单位增益缓冲器来补偿焊盘电容。
参见图4B和4C，在单个焊盘组PAD_GRP分别包括额外的金属线(即，第三金属线ML3和第四金属线ML4)的示例中，额外的金属线不单独地与接收器420或430耦接，使得不形成额外的电容。供作参考，第一金属线ML1可以设置在半导体芯片的多个层中的最上层中。第二金属线ML2可以设置在第一金属线ML1之下的层(换言之，次最上层)中。第三金属线ML3可以设置在第二金属线ML2之下的层中。第四金属线ML4可以设置在第三金属线ML3之下的层中。
图5A至5C是说明根据单个焊盘组PAD_GRP中的金属线的数量，图2所示的选中半导体芯片的信号输入单元的连接的示图。图5A示出单个焊盘组PAD_GRP包括两个金属线ML1和ML2的示例。图5B示出单个焊盘组PAD_GRP包括三个金属线ML1、ML2和ML3的示例。图5C示出单个焊盘组PAD_GRP包括四个金属线ML1、ML2、ML3和ML4的示例。
参见图5A，在单个焊盘组PAD_GRP包括第一金属线ML1和第二金属线ML2的情况下，选中半导体芯片的信号输入单元可以包括接收器510，所述接收器510用于使用第一金属线ML1和第二金属线ML2提供负电容。第一金属线ML1可以设置在半导体芯片的多个层中的最上层中，而第二金属线ML2可以设置在第一金属线ML1之下的层上。
第一金属线ML1可以与接收器510的正(+)输入端子耦接。第二金属线ML2可以与接收器510的输出端子耦接。参考电压VREF可以被施加到接收器510的负(-)输入端子。接收器510可以包括运算放大器(OP-AMP)。
层间电介质层可以形成在第一金属线ML1与第二金属线ML2之间。因此，第一金属线ML1、层间绝缘层和第二金属线ML2可以形成电容器。该电容器可以将负电容提供给接收器510。因此，与单独的反馈单元(即，图1的CCOMP)给接收器RX提供负电容的现有技术不同，在本发明的本实施例中，可以通过多个金属焊盘来将负电容提供给接收器510。
利用连接的上述配置，选中半导体芯片的接收器510可以基于从第一金属线ML1和第二金属线ML2提供的负电容来补偿负载电容。
参见图5B，在单个焊盘组PAD_GRP包括第一金属线ML1至第三金属线ML3的示例中，选中半导体芯片的信号输入单元可以包括接收器520，所述接收器520用于使用第一金属线ML1至第三金属线ML3提供负电容。第一金属线ML1可以设置在半导体芯片的多个层中的最上层中。第二金属线ML2可以设置在第一金属线ML1之下的层(换言之，次最上层)中。第三金属线ML3可以设置在第二金属线ML2之下的层中。
除了第一金属线ML1可以与第三金属线ML3耦接的事实之外，图5B的信号输入单元的连接可以具有与图5A的第一金属线ML1、第二金属线ML2和接收器的配置相似的配置。
参见图5C，在单个焊盘组PAD_GRP包括第一金属线ML1至第四金属线ML4的示例中，选中半导体芯片的信号输入单元可以包括接收器530，所述接收器530用于使用第一金属线ML1至第四金属线ML4提供负电容。第一金属线ML1可以设置在半导体芯片的多个层中的最上层中。第二金属线ML2可以设置在第一金属线ML1之下的层(换言之，次最上层)中。第三金属线ML3可以设置在第二金属线ML2之下的层中。第四金属线ML4可以设置在第三金属线ML3之下的层中。
除了第一金属线ML1可以与第三金属线ML3耦接且第二金属线ML2可以与第四金属线ML4耦接的事实之外，图5C的信号输入单元的连接可以具有与图5A的第一金属线ML1、第二金属线ML2和接收器的配置相似的配置。
如图5B和图5C中所示，在每个焊盘组包括三个或更多个金属线的各个示例中，形成在每个焊盘组中的奇数层中的金属线可以彼此耦接，而形成在每个焊盘组中的偶数层中的金属线可以彼此耦接。因此，彼此并联耦接的电容器可以形成在奇数层和偶数层中的每个中，由此可以增强提供给接收器520或530的负电容。如此，由使用多于两个金属线的电容器提供的负电容可以比由使用两个金属线的电容器提供的负电容大。
在下文，将参照图6至图8描述根据本发明的各个实施例，设置在MCP中的每个半导体芯片的配置。在图6至图8中，相同的附图标记用来表示相同或相似的组件。
图6是说明根据本发明的一个实施例的MCP的半导体芯片的示图。供作参考，图6示出焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn中的每个包括两个金属线的示例。
参见图6，半导体芯片可以包括与输入数据DATA0至DATA1、…、DATAn相对应的多个焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn。每个焊盘组包括第一金属线ML0_1、ML1_1、…、MLn_1和第二金属线ML0_2、ML1_2、…、MLn_2。供作参考，每个半导体芯片由多个层形成。每个焊盘组的第一金属线ML0_1、ML1_1、…、MLn_1可以设置在半导体芯片的最上层中。每个焊盘组的第二金属线ML0_2、ML1_2、…、MLn_2可以设置在第一金属线ML0_1、ML1_1、…、MLn_1之下的层(换言之，次最上层)中。即，每个焊盘组的第一金属线ML0_1、ML1_1、…、MLn_1可以位于相应的第二金属线ML0_2、ML1_2、…、MLn_2之上。
半导体芯片还可以包括分别与焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn一一对应的多个接收器RX0、RX1、…、RXn和多个多路复用器MUX0、MUX1、…、MUXn。接收器RX0、RX1、…、RXn中的每个具有基本相同的配置，且每个多路复用器MUX0、MUX1、…、MUXn也具有基本相同的配置。因此，将第一接收器RX0和第一多路复用器MUX0的配置作为代表性示例来进行解释。
第一接收器RX0可以包括与第一焊盘组PAD_GRP0的第一金属线ML0_1耦接的第一输入端子以及与第一焊盘组PAD_GRP0的第二金属线ML0_2耦接的输出端子。响应于芯片选择信号CHIP_ID，第一多路复用器MUX0可以选择从第一接收器RX0的输出端子传送来的反馈信号FB0和参考电压VREF中的一个，以及将反馈信号FB0提供到第一接收器RX0的第二输入端子。第一接收器RX0的第一输入端子可以是正(+)输入端子。第一接收器RX0的第二输入端子可以是负(-)输入端子。
当芯片选择信号CHIP_ID被去激活时，第一多路复用器MUX0可以选择从第一接收器RX0的输出端子传送来的反馈信号FB0，以及将反馈信号FB0提供到第二输入端子。当芯片选择信号CHIP_ID被激活时，第一多路复用器MUX0可以选择参考电压VREF，以及将参考电压VREF提供到第二输入端子。
当半导体芯片未被选中时，相应半导体芯片的芯片选择信号CHIP_ID可以被去激活。然后，多路复用器MUX0、MUX1、…、MUXn可以选择从相应接收器RX0、RX1、…、RXn的输出端子传送来的反馈信号FB0、FB1、...、FBn，以及将反馈信号FB0、FB1、…、FBn提供到相应的第二输入端子。因此，未选中半导体芯片的每个信号输入单元可以具有图4A中所示的配置。
当半导体芯片被选中时，相应半导体芯片的芯片选择信号CHIP_ID可以被激活。然后，多路复用器MUX0、MUX1、…、MUXn中的每个可以选择参考电压VREF，以及将参考电压VREF提供到相应的第二输入端子。因此，选中半导体芯片的每个信号输入单元可以具有图5A中所示的配置。
如此，在具有根据本发明的一个实施例的层叠半导体芯片的MCP中，未选中半导体芯片的连接可以不同于选中半导体芯片的连接。由此，可以同时补偿MCP的半导体芯片的电容。
另外，可以使用每个半导体芯片的金属焊盘而不使用单独的电容器(其在现有技术中用来提供负电容)来提供负电容。因此，尽管MCP的整体面积减小，仍可以在不增加输入电容的情况下补偿MCP的负载电容。因此，即使在MCP具有更多数量的半导体芯片的高层叠配置中，仍可以高速操作。
图7是说明根据本发明的另一个实施例的MCP的半导体芯片的示图。供作参考，图7示出焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn中的每个包括三个金属线的示例。
参见图7，每个半导体芯片可以包括与输入数据DATA0至DATA1、…、DATAn相对应的多个焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn。每个焊盘组可以包括第一金属线ML0_1、ML1_1、…、MLn_1、第二金属线ML0_2、ML1_2、…、MLn_2以及第三金属线ML0_3、ML1_3、…、MLn_3。供作参考，半导体芯片可以由多个层形成。每个焊盘组的第一金属线ML0_1、ML1_1、…、MLn_1可以设置在半导体芯片的最上层中。每个焊盘组的第二金属线ML0_2、ML1_2、…、MLn_2可以设置在第一金属线ML0_1、ML1_1、…、MLn_1之下的层(换言之，次最上层)中。每个焊盘组的第三金属线ML0_3、ML1_3、…、MLn_3可以设置在第二金属线ML0_2、ML1_2、…、MLn_2之下的层中。即，每个焊盘组的第一金属线ML0_1、ML1_1、…、MLn_1可以位于相应的第二金属线ML0_2、ML1_2、…、MLn_2之上。每个焊盘组的第二金属线ML0_2、ML1_2、…、MLn_2可以位于相应的第三金属线ML0_3、ML1_3、…、MLn_3之上。
每个半导体芯片还包括分别与焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn一一对应的多个接收器RX0、RX1、…、RXn，多个多路复用器MUX0、MUX1、…、MUXn，以及多个开关SW0、SW1、…、SWn。全部接收器RX0、RX1、…、RXn可以具有基本相同的配置。此外，全部多路复用器MUX0、MUX1、…、MUXn可以具有基本相同的配置。此外，全部开关SW0、SW1、…、SWn可以具有基本相同的配置。因此，将仅仅以第一接收器RX0、第一多路复用器MUX0和第一开关SW0的配置作为代表性示例来进行解释。另外，图7所示的第一接收器RX0和第一多路复用器MUX0具有与图6所示的第一接收器RX0和第一多路复用器MUX0的配置相似的配置；因此，将省略其详细描述。
第一开关SW0可以响应于芯片选择信号CHIP_ID而将第一金属线ML0_1和第三金属线ML0_3彼此耦接。具体地，当芯片选择信号CHIP_ID被激活时，第一金属线ML0_1和第三金属线ML0_3可以彼此耦接。
当半导体芯片未被选中时，相应半导体芯片的芯片选择信号CHIP_ID可以被去激活。然后，多路复用器MUX0、MUX1、…、MUXn可以选择从相应接收器RX0、RX1、…、RXn的输出端子传送来的反馈信号FB0、FB1、...、FBn，以及将反馈信号FB0、FB1、…、FBn提供到相应的第二输入端子。多个开关SW0、SW1、…、SWn中的每个可以不将相应的第一金属线ML0_1、ML1_1、…、MLn_1与指定的第三金属线ML0_3、ML1_3、…、MLn_3彼此耦接。因此，未选中半导体芯片的每个信号输入单元可以具有图4B中所示的配置。
当半导体芯片被选中时，相应半导体芯片的芯片选择信号CHIP_ID可以被激活。然后，多路复用器MUX0、MUX1、…、MUXn中的每个可以选择参考电压VREF，以及将参考电压VREF提供到相应的第二输入端子。多个开关SW0、SW1、…、SWn中的每个可以将相应的第一金属线ML0_1、ML1_1、…、MLn_1与指定的第三金属线ML0_3、ML1_3、…、MLn_3彼此耦接。因此，选中半导体芯片的每个信号输入单元可以具有图5B中所示的配置。
图8是说明根据本发明的又一个实施例的MCP的多个半导体芯片中的半导体芯片的示图。供作参考，图8示出焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn中的每个包括四个金属线的示例。
参见图8，半导体芯片可以包括与输入数据DATA0至DATA1、…、DATAn相对应的多个焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn。每个焊盘组可以包括第一金属线ML0_1、ML1_1、…、MLn_1，第二金属线ML0_2、ML1_2、…、MLn_2，第三金属线ML0_3、ML1_3、…、MLn_3，以及第四金属线ML0_4、ML1_4、…、MLn_4。供作参考，半导体芯片可以由多个层形成。每个焊盘组的第一金属线ML0_1、ML1_1、…、MLn_1可以设置在半导体芯片的最上层中。每个焊盘组的第二金属线ML0_2、ML1_2、…、MLn_2可以设置在第一金属线ML0_1、ML1_1、…、MLn_1之下的层(换言之，次最上层)中。每个焊盘组的第三金属线ML0_3、ML1_3、…、MLn_3可以设置在第二金属线ML0_2、ML1_2、…、MLn_2之下的层中。每个焊盘组的第四金属线ML0_4、ML1_4、…、MLn_4可以设置在第三金属线ML0_3、ML1_3、…、MLn_3之下的层中。即，每个焊盘组的第一金属线ML0_1、ML1_1、…、MLn_1可以位于相应的第二金属线ML0_2、ML1_2、…、MLn_2之上。每个焊盘组的第二金属线ML0_2、ML1_2、…、MLn_2可以位于相应的第三金属线ML0_3、ML1_3、…、MLn_3之上。每个焊盘组的第三金属线ML0_3、ML1_3、…、MLn_3可以位于相应的第四金属线ML0_4、ML1_4、…、MLn_4之上。
半导体芯片还包括分别与焊盘组PAD_GRP0、PAD_GRP1、…、PAD_GRPn一一对应的多个接收器RX0、RX1、…、RXn，多个多路复用器MUX0、MUX1、…、MUXn，以及多个开关单元SWS0、SWS1、…、SWSn。全部接收器RX0、RX1、…、RXn具有基本相同的配置。此外，全部多路复用器MUX0、MUX1、…、MUXn具有基本相同的配置。全部开关单元SWS0、SWS1、…、SWSn具有基本相同的配置。因此，将仅仅以第一接收器RX0、第一多路复用器MUX0和第一开关单元SWS0的配置作为代表性示例来进行解释。另外，图8所示的第一接收器RX0和第一多路复用器MUX0具有与图6所示的第一接收器RX0和第一多路复用器MUX0的配置相似的配置；因此，将省略其详细描述。
第一开关单元SWS0可以包括：第一开关SW0_1，响应于芯片选择信号CHIP_ID而将第一金属线ML0_1和第三金属线ML0_3彼此耦接；以及第二开关SW0_2，响应于芯片选择信号CHIP_ID而将第二金属线ML0_2和第四金属线ML0_4彼此耦接。具体地，当芯片选择信号CHIP_ID被激活时，第一开关SW0_1可以将第一金属线ML0_1和第三金属线ML0_3彼此耦接，且第二开关SW0_2可以将第二金属线ML0_2和第四金属线ML0_4彼此耦接。即，多个开关单元SWS0、SWS1、…、SWSn中的每个可以将形成在相应焊盘组的奇数层中的金属线彼此耦接，以及将形成在相应焊盘组的偶数层中的金属线彼此耦接。
当半导体芯片未被选中时，相应半导体芯片的芯片选择信号CHIP_ID被去激活。然后，多路复用器MUX0、MUX1、…、MUXn可以选择从相应接收器RX0、RX1、…、RXn的输出端子传送来的反馈信号FB0、FB1、...、FBn，以及将反馈信号FB0、FB1、…、FBn提供到相应的第二输入端子。多个开关单元SWS0、SWS1、…、SWSn中的每个可以既不将形成在奇数层中的金属线彼此耦接，也不将形成在偶数层中的金属线彼此耦接。因此，未选中半导体芯片的每个信号输入单元可以具有图4C中所示的配置。
当半导体芯片被选中时，相应半导体芯片的芯片选择信号CHIP_ID被激活。然后，多路复用器MUX0、MUX1、…、MUXn中的每个可以选择参考电压VREF，以及将参考电压VREF提供到相应的第二输入端子。多个开关单元SWS0、SWS1、…、SWSn中的每个可以将形成在奇数层中的金属线彼此耦接，以及将形成在偶数层中的金属线彼此耦接。因此，选中半导体芯片的每个信号输入单元可以具有图5C中所示的配置。
关于根据实施例的层叠有多个半导体芯片的MCP，如图7和图8所示，当每个焊盘组包括三个或更多个金属线时，形成在每个焊盘组的奇数层中的金属线可以彼此耦接，而形成在每个焊盘组的偶数层中的金属线可以彼此耦接。因此，可以在奇数层和偶数层中的每个中形成彼此并联耦接的电容器，由此可以增强提供给接收器RX0、RX1、…、RXn的负电容。如此，由使用多于两个金属线的电容器提供的负电容可以比由使用两个金属线的电容器提供的负电容大。
如上所述，根据本发明的实施例，MCP可以差别地配置层叠半导体芯片之中的选中半导体芯片的连接和未选中半导体芯片的连接。由此，可以同时补偿MCP的半导体芯片的电容。
另外，根据本发明的实施例的MCP能够利用设置在每个半导体芯片中的金属焊盘，而不使用单独的电容器。因此，尽管MCP的面积减小，仍能在不增加输入电容的情况下补偿MCP的负载电容。
尽管已经出于说明的目的描述了各个实施例，但是本领域技术人员将明显的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (15)

1.一种多芯片封装体MCP，包括集成在其中的多个半导体芯片，
其中，这些半导体芯片中的每个包括：
多个焊盘组，每个焊盘组包括用于焊盘接触的第一金属线和第二金属线，其中，第一金属线和第二金属线彼此层叠，层间电介质层介于第一金属线和第二金属线之间；
多个接收器，每个接收器与相应的焊盘组相对应，且每个接收器包括与对应焊盘组的第一金属线耦接的第一输入端子，以及与对应焊盘组的第二金属线耦接的输出端子；以及
多个多路复用器，每个多路复用器基于芯片选择信号来选择参考电压或从对应接收器的输出端子传送来的反馈信号，以将选中信号提供到对应接收器的第二输入端子。
2.如权利要求1所述的MCP，其中，用于焊盘接触的第一金属线和第二金属线沿着第一方向延伸，且沿着与第一方向垂直的第二方向以规则间隔布置。
3.如权利要求1所述的MCP，其中，相应焊盘组的第一金属线、第二金属线以及层间电介质层将负电容提供到对应的接收器。
4.如权利要求1所述的MCP，其中，这些多路复用器中的每个：
当芯片选择信号被去激活时，选择反馈信号以将反馈信号提供到接收器的第二输入端子，以及
当芯片选择信号被激活时，选择参考电压以将参考电压提供到接收器的第二输入端子。
5.如权利要求1所述的MCP，其中，接收器的第一输入端子包括正输入端子，而接收器的第二输入端子包括负输入端子。
6.一种多芯片封装体MCP，包括集成在其中的多个半导体芯片，
其中，这些半导体芯片中的每个包括：多个焊盘组，每个焊盘组包括用于焊盘接触的第一金属线和第二金属线，其中，第一金属线和第二金属线彼此层叠，由此形成电容元件；以及多个接收器，与相应焊盘组相对应；
其中，在未选中半导体芯片中，第一金属线与对应接收器的第一输入端子耦接，而第二金属线与对应接收器的第二输入端子和输出端子耦接，以及
其中，在选中半导体芯片中，第一金属线与对应接收器的第一输入端子耦接，第二金属线与对应接收器的输出端子耦接，以及参考电压被施加给对应接收器的第二输入端子。
7.如权利要求6所述的MCP，其中，用于焊盘接触的第一金属线和第二金属线沿着第一方向延伸，且沿着与第一方向垂直的第二方向布置。
8.如权利要求6所述的MCP，其中，相应接收器的第一输入端子包括正输入端子，而接收器的第二输入端子包括负输入端子。
9.一种多芯片封装体MCP，包括集成在其中的多个半导体芯片，
其中，这些半导体芯片中的每个包括：
多个层，在所述多个层中形成有多个焊盘组，其中，所述多个层中的每个包括用于焊盘接触的多个金属线，且所述多个金属线中的一些金属线彼此层叠，由此形成单个焊盘组；
多个接收器，每个接收器与相应焊盘组相对应，且每个接收器包括与对应焊盘组的最上金属线耦接的第一输入端子，以及与对应焊盘组的次最上金属线耦接的输出端子；
多个多路复用器，每个多路复用器基于芯片选择信号来选择参考电压或经由对应接收器的输出端子传送来的反馈信号，以将选中信号提供到对应接收器的第二输入端子；以及
多个开关单元，每个开关单元基于芯片选择信号，来将形成在对应焊盘组的奇数层中的金属线彼此耦接，以及将形成在对应焊盘组的偶数层中的金属线彼此耦接。
10.如权利要求9所述的MCP，其中，用于焊盘接触的金属线沿着第一方向延伸，且沿与第一方向垂直的第二方向布置。
11.如权利要求9所述的MCP，其中，相应焊盘组中的两个相邻金属线与介于其间的层间电介质层一起将负电容提供给对应的接收器。
12.如权利要求11所述的MCP，其中，这些多路复用器中的每个，
当芯片选择信号被去激活时，选择反馈信号以将反馈信号提供到接收器的第二输入端子，以及
当芯片选择信号被激活时，选择参考电压以将参考电压提供到接收器的第二输入端子。
13.如权利要求11所述的MCP，其中，当芯片选择信号被激活时，这些开关单元中的每个将形成在对应焊盘组的奇数层中的金属线彼此耦接，以及将形成在对应焊盘组的偶数层中的金属线彼此耦接。
14.如权利要求11所述的MCP，其中，接收器的第一输入端子包括正输入端子，而接收器的第二输入端子包括负输入端子。
15.一种多芯片封装体MCP，包括集成在其中的多个半导体芯片，
其中，这些半导体芯片中的每个包括：
焊盘；
接收器，包括用于接收经由焊盘输入的信号的正输入端子、负输入端子和输出端子；
第一金属线，耦接到焊盘；以及
第二金属线，耦接到输出端子，
彼此重叠的第一金属线和第二金属线形成接收器的负电容，
其中，当对应的芯片选择信号被去激活时，从输出端子传送来的反馈信号被提供到负输入端子，以及
当芯片选择信号被激活时，参考电压被提供到负输入端子。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199364B2 (en) * 2016-05-19 2019-02-05 Sanmina Corporation Non-volatile dual in-line memory module (NVDIMM) multichip package
CN113127403B (zh) * 2021-06-16 2021-09-07 北京壁仞科技开发有限公司 半导体芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315845A (zh) * 2010-07-06 2012-01-11 海力士半导体有限公司 半导体集成电路
CN102598255A (zh) * 2009-10-23 2012-07-18 拉姆伯斯公司 层叠的半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822510B1 (en) 2003-05-01 2004-11-23 Tektronix, Inc. Power-off, loop-through return-loss with negative capacitance
US7026867B2 (en) * 2004-06-28 2006-04-11 Sun Microsystems, Inc. Floating input amplifier for capacitively coupled communication
US7518231B2 (en) * 2005-08-15 2009-04-14 Infineon Technologies Ag Differential chip performance within a multi-chip package
US20070290321A1 (en) * 2006-06-14 2007-12-20 Honeywell International Inc. Die stack capacitors, assemblies and methods
CA2623257A1 (en) * 2008-02-29 2009-08-29 Scanimetrics Inc. Method and apparatus for interrogating an electronic component
KR20100041310A (ko) 2008-10-14 2010-04-22 삼성전자주식회사 내부 커패시턴스 증대를 위한 패드 구조를 갖는 반도체 메모리 장치
WO2013095545A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Distributed electrostatic discharge protection for an on-package input/output architecture
KR20130107836A (ko) 2012-03-23 2013-10-02 에스케이하이닉스 주식회사 멀티 칩 반도체 장치
JP2014236186A (ja) * 2013-06-05 2014-12-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR102252786B1 (ko) * 2014-09-24 2021-05-17 에스케이하이닉스 주식회사 멀티 칩 패키지
KR102236578B1 (ko) * 2014-12-05 2021-04-07 에스케이하이닉스 주식회사 반도체 칩 및 이를 이용한 적층형 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102598255A (zh) * 2009-10-23 2012-07-18 拉姆伯斯公司 层叠的半导体器件
CN102315845A (zh) * 2010-07-06 2012-01-11 海力士半导体有限公司 半导体集成电路

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