JP2015028802A - 半導体装置 - Google Patents

Abstract

【課題】複数の半導体チップを各々識別するための識別情報を記憶する記憶部の占有面積を低減する。
【解決手段】半導体装置は、クロック信号を供給する第１の端子と、第２の端子と、識別情報を供給する複数の第３の端子と、クロック信号に基づいて識別情報を記憶する記憶ユニットと、記憶ユニットに識別情報が記憶されるまで、第１の端子と第２の端子を電気的に遮断し、記憶ユニットに識別情報が記憶された後、第１の端子と第２の端子を接続する制御を行う制御ユニットを、備える。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、複数の半導体チップを有する半導体装置に関する。

複数の半導体チップを有する半導体装置では、個々の半導体チップを識別するため、各半導体チップに固有の識別番号を割り当てる必要がある。これは、複数の半導体メモリチップが積層されている積層型半導体装置においても同様である。

従来の積層型半導体装置は、積層される半導体チップの各々に演算回路を設け、下層側の演算回路の演算出力を上層側の演算回路の入力とすることにより、各半導体チップにおいて固有の識別番号を発生させるように構成されている（例えば、特許文献１参照）。

特開２００７−１５７２６６号公報

特許文献１に記載された半導体装置は、各半導体チップに演算回路を設けるものであるため、識別番号の割り当てに関与する回路が複雑であり、占有面積も大きいという問題点がある。

本発明は、識別番号の割り当てに関与する回路構成を簡略化し、占有面積を低減することができる半導体装置を提供しようとするものである。

本発明の一実施の形態に係る半導体装置は、クロック信号を供給する第１の端子と、第２の端子と、識別情報を供給する複数の第３の端子と、前記クロック信号に基づいて前記識別情報を記憶する記憶ユニットと、前記記憶ユニットに前記識別情報が記憶されるまで、前記第１の端子と前記第２の端子を電気的に遮断し、前記記憶ユニットに前記識別情報が記憶された後、前記第１の端子と前記第２の端子を接続する制御を行う制御ユニットを、備えることを特徴とする。

本発明によれば、演算回路を用いることなく複数の半導体チップに固有の識別情報を割り当てることができ、回路構成の簡略化と占有面積の低減を図るとともに、コスト削減を実現することができる。

本発明の技術思想の一例を示すブロック図である。 本発明が適用される半導体装置の一構成例を示す縦断面図である。 図２の半導体装置の内部構成を説明するためのブロック図である。 図２の半導体装置において識別情報の割り当てに関与する部分を説明するための概略構成図である。 図２の半導体装置に含まれる貫通電極部の具体的な構成例を説明するための縦断面図であり、（ａ）は識別信号用の貫通電極部、（ｂ）はクロック信号用の貫通電極部を示す図である。 （ａ）は、図５（ｂ）の貫通電極部の回路構成例を示す回路図、及び（ｂ）はその配線レイアウト例を示す平面図である。 図４の半導体装置に含まれるレジスタの内部構成例を示す回路図である。 図４の半導体装置に含まれる第２のスイッチ及びＲＡＭの内部構成例を示す回路図である。 図４の半導体装置の動作を説明するための各部における信号波形の一例を示す波形図であり、（ａ）は書き込みモード時、（ｂ）は検出モード時の図である。 図４の半導体装置に用いられるチップ内ＤＱデコーダの一例を示すブロック図である。 本発明の第２の実施の形態に係る半導体装置の識別情報の割り当てに関与する部分の概略構成図である。 図１１の半導体装置に用いられるチップ内ＣＳデコーダの一例を示すブロック図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。

本発明の技術思想の一例に係る半導体装置は、図１に示すように、多段接続された複数の半導体チップ１１（ここではＤ０〜Ｄ７の８個）を備えている。複数の半導体チップ１１は、同一の回路構成を有している。

複数の半導体チップ１１の各々は、前段から入力されるクロック信号を後段へ伝送する第１のスイッチ部１１１と、前段から入力される識別信号を後段へ伝送する信号経路部１１２と、信号経路部１１２から識別信号を分岐させる第２のスイッチ部１１３と、第２のスイッチ部１１３により分岐させた識別信号を識別情報として記憶する記憶部１１４と、クロック信号に基づいて第１のスイッチ部１１１及び第２のスイッチ部１１３を制御するスイッチ制御部１１５を有している。

スイッチ制御部１１５は、記憶部１１４に識別情報が記憶されるまで、第１のスイッチ部１１１を非導通（オフ）状態にするとともに第２のスイッチ部１１３を導通（オン）状態にする。また、スイッチ制御部１１５は、記憶部１１４に識別情報が記憶された後、第１のスイッチ部１１１を導通状態にするとともに第２のスイッチ部１１３を非導通状態にする。

上記構成によれば、各半導体チップ１１は、クロック信号が与えられると、第２のスイッチ部１１３を介して信号経路部１１２より識別信号を取り込み、識別信号が表す識別情報を記憶部１１４に記憶させる。各半導体チップ１１は、自身の記憶部１１４に識別情報が記憶されるまで、第１のスイッチ部１１１をオフさせ、後段の半導体チップ１１へのクロック信号の伝送を阻止する。また、各半導体チップ１１は、自身の記憶部１１４に識別情報を記憶させた後は、第２のスイッチ部１１３をオフさせ、その後入力される識別信号の取り込みを行わない。したがって、クロック信号が順次後段の半導体チップ１１へ伝送されていくタイミングで、識別情報が個別の識別情報を表すように識別信号を変化させることにより、各半導体チップ１１に個別の識別情報を割り当てることができる。

上記構成によれば、各半導体チップ１１に演算回路等を設ける必要がないので、回路規模の縮小を図り、占有面積の減少を実現することができ、更にコストの削減を実現することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図２は、本発明の第１の実施の形態に係る半導体装置２０の断面構成図である。この半導体装置２０は、インタフェースチップ上に複数のコアチップを積層したいわゆるチップオンチップ型と呼ばれる積層型半導体装置である。ここでは、インタフェースチップとして、論理ＬＳＩ（Large Scale Integration）チップ２１を、コアチップとしてＳＤＲＡＭ（Synchronous Dynamic Random Memory）チップ２２を、それぞれ用いた例を示している。ただし、コアチップはＳＤＲＡＭチップ限らず、他の回路を搭載した半導体チップであってよい。また、必ずしも同一構成、同一サイズのチップでなくともよい。さらに、コアチップの積層数は１６個に限らず任意である。インタフェースチップは、コアチップの構成に応じて適宜変更され得る。更に、インタフェースチップのサイズは、コアチップと同じか、小さくてもよい。

論理ＬＳＩチップ２１は、不図示のインタポーザ等を用いて不図示のモジュール基板等の回路基板に搭載される。論理ＬＳＩチップ２１は、論理ＬＳＩ回路を有し、少なくとも、回路基板に搭載された外部回路とＳＤＲＡＭチップ２２との間のデータの送受信を制御する。

各ＳＤＲＡＭチップ２２は、シリコン（Ｓｉ）基板と、基板の表面側に形成された所定の回路と、基板を貫通して形成された複数のスルーシリコンビア（ＴＳＶ）とを有している。ＴＳＶは、Ｓｉ表面の電極及びＳｉ裏面の電極を有する。論理ＬＳＩチップ２１とＳＤＲＡＭチップ２２との間、及び積層されたＳＤＲＡＭチップ２２同士の間は、ＴＳＶを含む貫通電極部によって相互に電気的に接続される。すべてのＳＤＲＡＭチップ２２に共通の信号は、貫通電極部により積層方向に沿って真っ直ぐ（図２においては、Ｙ軸方向）に形成された信号経路を用いて供給することができる。

図３に、半導体装置２０の内部構成を示す。ここでは、それぞれが１Ｇｂｉｔの記憶容量を有するＳＤＲＡＭチップ２２を、８個積層した８バンク構成の１ＧＢ（Giga byte） ＤＤＲ（Double Data Rate）３ ＳＤＲＡＭシステムを想定している。

論理ＬＳＩ２１は、少なくとも、クロックジェネレーター２１１、論理制御回路２１２、ＤＬＬ（Delay Locked Loop）回路２１３及び入出力回路２１４を有している。

クロックジェネレーター２１１は、チップ選択制御信号（ＣＳ）、クロック信号（ＣＫ，／ＣＫ及びＣＫＥ）及びコマンド信号（／ＲＡＳ，／ＣＡＳ及び／ＷＥ）をＳＤＲＡＭチップ２２へ出力する。また、クロック信号を論理制御回路２１２及びＤＬＬ回路２１３へ出力する。

論理制御回路２１２は、バンクアドレス信号（ＢＡ０〜ＢＡ２）及びアドレス信号（Ａ０〜Ａ１３）をＳＤＲＡＭチップ２２へ出力する。また、論理制御回路２１２は、入出力回路２１４との間でデータの送受信を行う。

入出力回路２１４は、３２ビット×８セット＝２５６ビットのデータ送受信を８個のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）２２との間で行う。ＳＤＲＡＭチップ２２のデータ転送速度が１６００Ｍｂｐｓであれば、１６００Ｍｂｐｓ×３２×８＝４０９．６Ｇｂｉｔ／ｓｅｃ＝５１．５ＧＢ／ｓｅｃのデータ転送を実現することができる。

各ＳＤＲＡＭチップ２２は、所定数の外部接続ピン（ＴＳＶに対応）を有している。具体的には、各ＳＤＲＡＭチップ２２は、ＤＱ（データ）ピン（ＤＱ０００〜ＤＱ０３１，・・・，ＤＱ７００〜ＤＱ７３１，）を２５６個、アドレスピン（Ａ０〜Ａ１３）を１４個、バンクアドレスピン（ＢＡ０〜ＢＡ２）を３個、コマンドピン（／ＲＡＳ，／ＣＡＳ，／ＷＥ）を３個、クロックピン等（ＣＳ，ＣＫＥ，ＣＫ，／ＣＫ）を４個、合計２８０個有している。これらのピンは、全チップ共通ピン、チップ選択制御ピン、データピンの３グループに分類することができる。なお、公知のように、ＳＤＲＡＭチップには、上記ピン以外に、それぞれＤＭピン，ＤＱＳピン，ＯＤＴピン及び電源ピンがあるが、ここでは省略している。

互いに積層された８個のＳＤＲＡＭチップ２２は、貫通電極部を介して積層方向（図３においては、Ｘ軸方向）に沿って直線的な信号経路を形成する。これらの信号経路は、実質的に等長且つ最短の信号経路を構成する。

各ＳＤＲＡＭチップ２２は、同一の構成を有しているので、以下ではＳＤＲＡＭチップ（Ｄ０）２２について説明する。

ＳＤＲＡＭチップ（Ｄ０）は、入力回路２２１、コマンドデコーダ２２２、アドレスバッファ２２３、ＤＬＬ回路２２４、パラレル−シリアル変換回路及び入出力回路２２５、Ｘデコーダ２２６、Ｙデコーダ２２７及びＤＲＡＭアレイ２２８を有している。

入力回路２２１は、ＳＤＲＡＭチップ２２を選択的に活性化させるチップ選択制御信号（ＣＳ）に応じた出力信号を出力する。

コマンドデコーダ２２２は、コマンド信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ）をデコードし、デコードしたコマンドをアドレスバッファ２２３、Ｘデコーダ２２６及びＹデコーダ２２７へ出力する。また、コマンドデコーダ２２２は、各部へクロック信号（ＣＫＥ，ＣＫ，／ＣＫ）を出力する。

アドレスバッファ２２３は、ここでは制御ロジック等を含むものとして表している。アドレスバッファ２２３は、コマンドデコーダ２２２からのコマンド及び論理ＬＳＩチップ２１からのバンクアドレス信号（ＢＡ０〜ＢＡ２）及びアドレス信号（Ａ０〜Ａ１３）に応じて、Ｘデコーダ２２６及びＹデコーダ２２７へロウアドレスＡＸ０〜ＡＸ１３及びカラムアドレスＡＹ０〜ＡＹ９を出力する。

ＤＬＬ回路２２４は、クロック信号のタイミングを調整しタイミング調整されたクロック信号を出力する。

パラレル−シリアル変換回路及び入出力回路２２５は、記憶データに関連する入出力データのパラレルーシリアル変換を行う。また、パラレル−シリアル変換回路及び入出力回路２２５は、ＤＲＡＭアレイ２２８に対するデータの入出力を制御する。パラレル−シリアル変換回路及び入出力回路２２５は、スイッチを介して、２５６本（３２本×８セット）あるＤＱピン（システムバス）の内、一セット（３２本）のＤＱピンに接続される。

Ｘデコーダ２２６及びＹデコーダ２２７は、入力されるロウアドレス及びカラムアドレスに応じたＤＲＡＭアレイ２２８内の複数のワード線及び複数のビット線をそれぞれ選択的に活性化し、ＤＲＡＭアレイ２２８の対応するメモリセルに対してデータの書き込み又は読み出しを行う。

上述したＳＤＲＡＭチップ２２の構成は公知なので、その動作説明を省略する。

上述のように構成された半導体装置２０において、各ＳＤＲＡＭチップ２２を個別識別可能とするために、各ＳＤＲＡＭチップ２２に固有の識別情報を割り当てる。この識別情報の割り当ては、論理ＬＳＩチップ２１に近いＳＤＲＡＭチップ（Ｄ０）２２から後段のＳＤＲＡＭチップ（Ｄ７）２２に向かって一段ずつ順番に行われる。図４を参照して、この識別情報の割り当てを実現するための構成について説明する。

図４を参照すると、論理ＬＳＩチップ２１から、クロック信号ＩＤＣＬＫと、リセット・セット・トリガーバー信号ＲＳＴＢと、識別番号信号ＩＯ＜０＞〜＜２＞が出力されている。クロック信号ＩＤＣＬＫの信号として、図３のクロック信号ＣＫを利用することができる。

半導体装置２０では、８個のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）２２が積層されている。８個のＳＤＲＡＭチップ２２への固有の識別情報の割り当てを実現するには、バイナリ形式の３ビットの識別番号（Chip ID）があればよい。それゆえ、３ビットの識別番号の各ビットに対応させて３つの識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞を識別信号として用いる。これらの識別番号信号として、例えば、図３のバンクアドレスＢＡ０〜ＢＡ２を利用することができる。

クロック信号ＩＤＣＬＫとリセット・セット・トリガーバー信号ＲＳＴＢは、８個のＳＤＲＡＭチップ２２が順次、識別番号信号を取り込むように制御するために用いられる。これらの信号として、図３のコマンド信号のいずれか（例えば、ＲＡＳ／）を利用することができる。

各ＳＤＲＡＭチップ２２は、クロック信号ＩＤＣＬＫを隣接する他のＳＤＲＡＭチップ２２に伝送する信号経路を分断するように設けられた第１のスイッチ３１と、複数の識別番号信号ＩＯをそれぞれ隣接する他のＳＤＲＡＭチップ２２に伝送する複数の信号経路にそれぞれ接続するように対応して設けられた複数（ここでは３個）の第２のスイッチ３２と、複数の第２のスイッチ３２にそれぞれ接続された複数のＲＡＭ（Random Access Memory）３３と、レジスタ３４と、アンド回路３５を有している。複数のＲＡＭ３３は、ＤＲＡＭアレイ２２８（図３）と異なることに注意が必要である。

なお、ＳＤＲＡＭチップ２２の数が２^Ｍ個（Ｍ：自然数）のとき、識別番号信号ＩＯの信号経路、第２のスイッチ３２、複数のＲＡＭ３３の数は、それぞれＭ個である。

また、第１のスイッチ３１は、図１の第１のスイッチ部１１１に相当する。複数の第２のスイッチ３２は、図１の第２のスイッチ部１１３に相当する。複数のＲＡＭ３３は、図１の記憶部１１４に相当する。レジスタ３４とアンド回路３５とが、図１のスイッチ制御部１１５に相当する。

図５において、積層されたＳＤＲＡＭチップ２２間の信号伝送は、ＴＳＶを含む貫通電極部によって形成される積層方向（図５においては、Ｙ軸方向）に直線的な信号経路により実現される。図５（ａ）及び（ｂ)は、ＴＳＶを含む貫通電極部の構成を示す図である。即ち、図５（ａ）及び（ｂ)は、ＤＲＡＭチップ２２の貫通電極部を含む部分断面図である。

図５（ａ）は、ＳＤＲＡＭチップ２２の一面側（図の下面側（裏面バンプ５５側）、前段側）から入力された信号をそのままＳＤＲＡＭチップ２２の他面側（図の上面側（表面バンプ５６側）、後段側）へ伝送する貫通電極部の構成を示している。この貫通電極部は、識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の伝送に用いられる。

また、図５（ｂ）は、ＳＤＲＡＭチップ２２の一面側（図の下面側（裏面バンプ５５側）、前段側）から入力された信号を図示しない内部回路を介して（図の上面側（表面バンプ５６側）、後段側）へ出力する貫通電極部の構成を示している。この貫通電極部は、クロック信号ＩＤＣＬＫの伝送に用いられる。

図５（ａ）に示す貫通電極部は、一面側に回路（内部回路）が形成されたＳｉ基板５１と、Ｓｉ基板５１上に、順に積層形成された第１の配線層５２と第２の配線層５３と、保護層（ポリイミド膜）５４を含む。また、この貫通電極部は、チップの裏面（図の下）側に形成された裏面バンプ（第１の電極）５５と、チップの表面（図の上）側に形成された表面バンプ（第２の電極）５６を有している。

Ｓｉ基板５１には、一方の面から他方の面にまで貫通するＴＳＶ５１１が形成されている。また、ＴＳＶ５１１の周囲には、ＴＳＶトレンチ５１２が形成されている。ＴＳＶトレンチ５１２は、ＴＳＶ５１１とその周囲に形成された内部回路等との間を電気的に分離する。さらに、Ｓｉ基板５１には、ＳＴＩ（Shallow Trench Isolation）５１３や、内部回路の一部を構成する不純物拡散層５１４が形成されている。

第１の配線層５２は複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Ｗ（タングステン）層とＭ１（メタル第１）層の２層を有する例を示している。複数の配線層の数は３以上であってもよい。複数の配線層は、それぞれ一以上の配線５２１，５２２を含む。少なくとも一つの配線層とＳｉ基板５１との間及び異なる配線層に属する配線間は、必要に応じて１又は２以上のビア５２３，５２４により相互に接続される。

第２の配線層５３もまた、第１の配線層５２と同様に複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Ｍ２（メタル第２）層とＭ３（メタル第３）層の２層を有する例を示している。複数の配線層の数は、３以上であってもよい。複数の配線層は、それぞれ一以上の配線５３１，５３２を含み、異なる配線層に属する配線間は、必要に応じて１又は２以上のビア５３３により相互に接続される。

図５（ａ）に示す貫通電極部では、Ｍ１層の配線５２２とＭ２層の配線５３１との間も、１又は２以上のビア５７により相互に接続されている。この構造により、裏面バンプ５５に入力された識別番号信号ＩＯは、ＴＳＶ５１１、配線５２１、ビア５２４、配線５２２、ビア５７、配線５３１、ビア５３３及び配線５３２を介して、表面バンプ５６に伝送される。ＴＳＶ５１１、ビア５２４、ビア５７、ビア５３３及び表面バンプ５６が、断面の視点において実質的に同一ライン上に（一直線に）並ぶように、これらを配置し、配線５２１，５２２，５３１，５３２を形成することにより信号経路を最短にすることができる。図の上方又は下方（Ｓｉ基板５１の表面又は裏面）から見たとき、ビア等がＴＳＶ５１１と重なりを持つならば、そのビア等は実質的に同一ライン上に並んでいるといえる。即ち、本明細書でいう「同一ライン」は、ＴＳＶ５１１の太さに依存するある程度の幅（太さ）を有する概念である。

一方、図５（ｂ）に示す貫通電極部は、図５（ａ）に示す貫通電極部とほとんど同じに構成されているが、Ｍ１層の配線５２２とＭ２層の配線５３１との間にビア５７が形成されていない点で異なっている。これらの配線間は、Ｓｉ基板５１に形成された内部回路（例えば転送トランジスタ又は第１のスイッチ３１（図４））及び第１の配線層５２と第２の配線層５３に含まれる配線及びビアを通じて接続される。即ち、Ｓｉ基板５１に形成された図示しない内部回路の入力ノードと出力ノードを、破線矢印で示すように、第１の配線層５２に含まれるいずれかの配線（第１のノード、例えば配線５２２）と第２の配線層５３に含まれるいずれかの配線（第２のノード、例えば配線５３３）にそれぞれ接続する。これにより第１のノードと第２のノードとの間をＳｉ基板５１に形成された内部回路を介して接続する。

図６（ａ）は、回路図である。図６（ｂ）は、そのパターンレイアウトである。図５（ｂ）に示す貫通電極部は、図６（ａ）の上図に示されるように、一対の電極（ＣＫ）間にスイッチＳＷが接続されているものとみなすことができる。ここで、スイッチＳＷが、同図の下図に示されるように、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータ（ＮＯＴ回路）と一対のトランジスタスイッチ（ＰＭＯＳ(P-channel Metal Oxide Semiconductor)及びＮＭＯＳ(N-channel Metal Oxide Semiconductor)）で構成されたスイッチ（転送トランジスタ）であるとすると、第１の配線層５２と第２の配線層５３に含まれる配線は、例えば、図６（ｂ）に示すようにＴＳＶ５１１の近傍にレイアウトすることができる。以下、図６（ｂ）に加えて、図５（ｂ）をも参照して説明する。

図６（ｂ）において、電源線ＶＰＥＲＩと接地線ＶＳＳとの間にＣＭＯＳインバータが接続される。ＣＭＯＳインバータを構成するＰＭＯＳ及びＮＭＯＳのゲートに、制御信号Ｑが共通に供給される。また、一対のトランジスタスイッチのうちＮＭＯＳのゲートにも制御信号Ｑが供給される。制御信号Ｑは、Ｓｉ基板５１上に形成された別の内部回路（レジスタ３４（図４））から供給される信号であり、第１の配線層５２に含まれる配線により伝送される。

ＣＭＯＳインバータの出力は、一対のトランジスタスイッチのうちＰＭＯＳのゲートに供給される。ＣＭＯＳインバータの出力もまた第１の配線層５２に含まれる配線により伝送される。

スイッチＳＷへの入力信号Ｉは、裏面バンプ５５に与えられ、ＴＳＶ５１１及び第１の配線層５２に含まれる配線及びビアを介して、トランジスタスイッチの一方のノード（入力ノード）に供給される。ここで、第１の配線層５２に含まれる配線の一部分を、ＴＳＶ５１１と表面バンプ５６とを結ぶ同一ライン上に第１のノードとして形成すると、ＴＳＶ５１１は第１の電極（５５）と第１のノードとを接続する第１の配線を構成する。また、第１の配線層５２は、スイッチＳＷの入力ノードと第１のノードとの間を接続する第２の配線を含む。

スイッチＳＷの出力信号Ｏは、トランジスタスイッチの他方のノード（出力ノード）から、第１の配線層５２に含まれる配線及びビアと第２の配線層５３に含まれ配線とビアを介して表面バンプ５６へ出力される。ここで、第２の配線層５３に含まれる配線の一部分を、ＴＳＶ５１１と表面バンプ５６とを結ぶ同一ライン上に第２のノードとして形成すると、第１の配線層５２及び第２の配線層５３は、スイッチＳＷの出力ノードと第２のノードの間を接続する第３の配線を含むことになる。

以上のようにして、図５（ｂ）の貫通電極部では、ＴＳＶ５１１と表面バンプ５６とを結ぶ同一ライン上に位置する第１の配線層５２の第１のノードと第２の配線層５３の第２のノードとの間が、Ｓｉ基板５１に形成された内部回路（スイッチＳＷ）を介して接続される。

なお、第１のノードは、第１の配線層５２のＷ層に形成されてもよいしＭ１層に形成されてもよい。第１のノードがＭ１層に形成された場合、第１の配線には、Ｗ層とＭ１層との間を接続するビアが含まれる。また、第１の配線層５２のＷ層及びＭ１層を一つとして、第１のノードを定義しても良い。第２のノードは、第２の配線層５３のＭ２層に形成されてもよいしＭ３層に形成されてもよい。第２のノードがＭ２層に形成された場合、ビア５３３を介してＭ２層とＭ３層が接続される。また、第２の配線層５３のＭ２層及びＭ３層を一つとして、第２のノードを定義しても良い。

また、第３の配線は、Ｍ１層に含まれる配線層を含まなくてもよい。即ち、Ｗ層からＭ２層に達するビアを第３の配線に含ませてもよい。他方、Ｍ１層に含まれる配線層（第６の配線）を介して、Ｗ層とＭ２層とが接続されても良い。この場合、第３の配線には、第６の配線とＷ層とを接続するビア、及び第６の配線とＭ２層とを接続するビアが含まれる。更に、第３の配線は、Ｍ１層に含まれる配線層を含まなくてもよく、例えば、Ｗ層とＭ３層とが接続、または、内部回路の一部を構成する不純物拡散層５１４とＭ３層とが接続しても良い。

次に、レジスタ３４の内部構成の一例について図７を参照して説明する。ただし、レジスタ３４の構成は、図７の構成に限られるものではない。

図７に示すように、レジスタ３４は、複数のＮＯＴ回路（インバータ）、複数のＮＡＮＤ回路、及び複数のトランジスタスイッチにより構成することができる。このレジスタ３４は、入力されるクロック信号Ｃの最初のパルス立ち上がりで、入力信号Ｉの論理レベルを保持し、そのパルスの立ち下りで保持した論理レベルを有する出力信号Ｑを出力する。しかしながら、クロック信号Ｃの最初のパルスの立ち上がりで保持した論理レベルをＮパルス後（Ｎ：自然数）の立下りで出力するようにも容易に構成変更できることは当業者であれば容易に理解できる。即ち、シフトレジスタとして構成し、シフト段数をＮ段とすればよい。

次に、第２のスイッチ３２及びＲＡＭ３３の内部構成の一例を、図８を参照して説明する。ただし、第２のスイッチ３２及びＲＡＭ３３の構成は、図８の構成に限られるものではない。

図８に示すように、第２のスイッチ３２は、第１のスイッチ３１と同様に構成することができ（図６（ａ）参照）る。また、ＲＡＭ３３は一対のラッチ型のインバータにより構成することができる。図８において、信号Ｑはアンド回路３５の出力信号、信号Ｉは識別番号信号ＩＯ＜０＞〜＜２＞のいずれかである。

再び図４を参照して、半導体装置２０における識別情報の割り当て動作について説明する。

初期状態において、各ＳＤＲＡＭチップ２２のレジスタ３４の出力信号Ｑは２値論理レベルの一方のレベル（ここでは、ロウレベル）であり、第１のスイッチ３１は非導通（オフ）状態である。したがって、論理ＬＳＩチップ２１からのクロック信号ＩＤＣＬＫは、一段目のＳＤＲＡＭチップ（Ｄ０）２２に供給されるけれども、二段目以降のコアチップ（Ｄ１〜Ｄ７）２２には伝送されない。

一段目のＳＤＳＲＡＭチップ（Ｄ０）２２では、クロック信号ＩＤＣＬＫは、クロック信号Ｃ及び入力信号Ｉとしてレジスタ３４に供給される。また、クロック信号ＩＤＣＬＫは、アンド回路３５の一方の入力に供給される。

アンド回路３５の他方の入力には、レジスタ３４の反転出力信号／Ｑが供給されている。前述のように初期状態において、レジスタ３４の出力信号Ｑはロウレベルなので、その反転出力信号／Ｑはハイレベルである。したがって、クロック信号ＩＤＣＬＫがハイレベルになると、アンド回路３５の出力はハイレベルになる。その結果、第２のスイッチ３２は導通（オン）状態になる。このとき、論理ＬＳＩチップ２１からの識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の論理レベルがそれぞれ対応するＲＡＭ（０〜２）３３に保持される。即ち、識別番号信号が表す識別情報（識別番号）がＲＡＭ３３に書き込まれ、ＲＡＭ３３は識別情報を記憶する。

一方、レジスタ３４は、クロック信号Ｃがハイレベルになると入力信号Ｉの論理レベルを保持する。前述のように、クロック信号Ｃと入力信号Ｉは同一の信号（ＩＤＣＬＫ)なので、このときレジスタ３４はハイレベルを保持する。そして、クロック信号Ｃがロウレベルに変化すると、保持した論理レベル、即ちハイレベル、を出力信号Ｑとして出力する。以後、レジスタ３４は、リセットされるまで上記動作を繰り返し、出力信号Ｑとしてハイレベルを出力し続ける。

レジスタ３４の出力信号Ｑがハイレベルに変化したことにより、第１のスイッチ３１は導通状態となる。これにより、クロック信号ＩＤＣＬＫは次段のＳＤＲＡＭチップ（Ｄ１）へ供給される。

一方、レジスタ３４の反転出力信号／Ｑはロウレベルに変化し、アンド回路３５の出力がロウレベルに変化する。その結果、第２のスイッチ３２は非導通状態になり、ＲＡＭ３３の記憶内容は、その後の識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の変化によらず、第２のスイッチ３２が導通時に取り込んだ情報を維持する。

２段目以降のＳＤＲＡＭチップ２２においても、上記と同様にＲＡＭ３３への識別情報の書き込みが行われる。論理ＬＳＩチップ２１は、適切なタイミングで識別番号信号ＩＯの論理レベルを変化させ、各ＳＤＲＡＭチップ２２に書き込まれる識別情報が互いに異なるものとなるようにする。その結果、全てのＳＤＲＡＭチップ２２の複数のＲＡＭ（０〜２）３３には、それぞれ固有の識別情報が格納される。

図９（ａ）に、各ＳＤＲＡＭチップ２２のＲＡＭ３３に識別情報を書き込む場合（書き込みモード時）の各部の信号波形を示す。

図９（ａ）から理解されるように、ＳＤＲＡＭチップ（Ｄ０〜Ｄ７）２２の各々は、クロック信号ＩＤＣＬＫに応じて識別情報（Chip ID）をＲＡＭ３３に書き込み、続いて、レジスタ３４の出力信号Ｑをハイレベルに変化させる。こうして、複数のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）２２は、前段チップから後段チップへ一つずつ順番に識別情報が格納されていく。

各ＳＤＲＡＭチップのＲＡＭ３３に書き込まれた識別情報の検出も、上記と同様の方法により行うことができる。図９（ｂ）に、各ＳＤＲＡＭチップ２２のＲＡＭ３３に書き込まれた識別情報を検出する場合（検出モード時）の各部の信号波形を示す。図９（ｂ）から理解されるように、複数のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）２２には、それぞれ固有の識別情報が格納されている。

各ＳＤＲＡＭチップ２２におけるＲＡＭ（０〜２）３３に書き込まれた識別情報は、以下のように利用される。

図３を参照して説明したように、各ＳＤＲＡＭチップ２２のパラレル−シリアル変換回路及び入出力回路２２５は、スイッチを介して８セットのＤＱピン（システムバス）のうちのいずれか１セットのＤＱピンに接続される。これらのスイッチの制御をＲＡＭ（０〜２）３３に書き込まれた識別情報に基づいて行う。即ち、図１０に示すように各ＳＤＲＡＭチップ２２にチップ内ＤＱデコーダとして、８ビットデコーダ１００１を設ける。８ビットデコーダ１００１は、複数のＲＡＭ（０〜２）３３に接続され、複数のＲＡＭ（０〜２）３３から読み出した識別情報をデコードする。８組のスイッチは８ビットデコーダ１００１からのデコード信号により制御される。即ち、８セットのＤＱピンのうちの１セットのＤＱピンに接続されている一組のスイッチが導通状態に制御される。

次に、図１１を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。

図１１の半導体装置が、第１の実施の形態に係る半導体装置２０と異なる点は、各ＳＤＲＡＭチップ２２−１が、チップ選択制御信号ＣＳに対応するＲＡＭ（ＣＳ）１１０１及びスイッチ１１０２を備える点と、図１２に示すチップ内ＣＳデコーダを備えている点である。

図１１の半導体装置は、チップ選択制御信号ＣＳを識別信号の一つとして利用する。即ち、識別番号信号ＩＯの外に、チップ選択制御信号ＣＳを、識別情報を表す識別信号として利用する。これは、識別番号信号を４ビットにするよりも回路構成を簡易にする。こうして、この半導体装置では、ＳＤＲＡＭチップ２２−１の積層数が８個を超え、１６個（Ｄ０〜Ｄ１５）となってもＳＤＲＡＭチップ２２−１を個々に識別することができる。本実施の形態では、第１の実施の形態に比べてＳＤＲＡＭチップ２２−１の積層数を１６に増やし、それによって記憶容量を増大させることができる。

チップ内ＣＳデコーダは、図１２に示すように、入力回路２２１とコマンドデコーダ２２２との間に接続された排他的論理和（ＥＸＯＲ）回路１１０３とＮＯＴ回路１１０４とを有している。排他的論理和回路１１０３は、ＲＡＭ１１０１から読み出された信号と入力回路２２１の出力信号が一致したとき、ロウレベルを出力する。ＮＯＴ回路１１０４は、排他的論理和回路１１０３の出力信号の論理レベルを論理反転させる。こうして、ＲＡＭ１１０１から読み出された信号と入力回路２２１の出力信号が一致したとき、コマンドデコーダ２２２には、チップ選択トリガーＣＳＴが入力される。コマンドデコーダ２２２は、チップ選択トリガーＣＳＴの入力の有無を反映させたコマンドをアドレスバッファ２２３（図３参照）に含まれる制御ロジックへ出力する。

制御ロジックは、コマンドデコーダ２２２からのコマンドと、チップ内ＤＱデコーダ（図１０参照）からの出力信号とに基づいて８セットのＤＱピン（システムバス）に接続されたスイッチを制御する。１６パルスのクロック信号と、コマンド選択制御信号ＣＳ及び識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞により、１６個のＳＤＲＡＭチップに互いに異なる個別識別情報が割り当てることができる。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限られることなく、本発明の主旨から逸脱することなく、種々の変形、変更が可能である。例えば、本願の技術思想は、複数のコアチップが積層されているか否かに関わらず、複数のコアチップが多段接続されて半導体装置に適用できる。また、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は一例であって、実施の形態において開示する回路形式に限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタは、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが利用できる。更に、装置内の一部にバイポーラトランジスタを有してもよい。

さらに、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１の導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。即ち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。

上述した実施の形態に用いられる貫通電極部は、以下の付記のようにも記載されうるが、以下には限られない。

［付記１］
基板と、前記基板に順に積層された第１の層及び第２の層と、を含むチップと、
前記チップの下面の第１の電極と、
前記チップの上面の第２の電極と、
前記基板に形成された入力ノード及び出力ノードを有する回路と、
前記第１の電極と、前記第１の層が含む第１のノードと、を接続し、前記基板を貫通する第１の配線と、
前記第１のノードと、前記入力ノードと、を接続する前記第１の層が含む第２の配線と、
前記出力ノードと、前記第２の層が含む第２のノードと、を接続する前記第１及び第２の層が含む第３の配線と、を備え、
前記第２のノードは、前記第２の電極に接続され、
前記第１の電極、前記第２の電極、前記第１の配線は、前記チップの積層方向に沿って同一のライン上に配置されている、半導体装置。

［付記２］
更に、前記第１のノードと前記第２のノードは、共に前記ライン上に配置され、かつ当該ライン上において前記第１と第２の層の間の絶縁層を介して電気的に分離されている、付記１の半導体装置。

［付記３］
前記第１の層は、少なくとも一つの第１の配線層を含み、
前記第１の配線層は、前記第１のノードを含み、かつ前記第１の配線の一部である第４の配線、前記第２の配線及び前記第３の配線を含む、付記１または２の半導体装置。

［付記４］
前記第１の層は、更に、第１及び第２のビアを含み、
前記第２の配線と前記入力ノードは、前記第１のビアを介して接続され、
前記第３の配線と前記出力ノードは、前記第２のビアを介して接続される、付記３の半導体装置。

［付記５］
前記第１の層は、更に、前記第１の配線層を前記基板と挟む第２の配線層を含み、
前記第２の配線層は、前記第１のノードを含み、かつ前記第１の配線の一部である第５の配線と、前記第３の配線の一部である第６の配線を含み、
前記第１の層は、更に、第３乃至第５のビアを含み、
前記第４の配線及び前記第５の配線は、前記第３のビアを介して接続され、
前記第２の配線及び前記第５の配線は、前記第４のビアを介して接続され、
前記第３の配線及び前記第６の配線は、前記第５のビアを介して接続される、
付記４の半導体装置。

［付記６］
前記第２の層は、第３の配線層を含み、
前記第３の配線層は、前記第２のノードを含み、かつ前記第３の配線の一部である第７の配線を含み、
前記第７の配線は、前記第２の電極に接続される、付記１または２の半導体装置。

［付記７］
前記第２の層は、更に、前記第３の配線層を前記第２の電極と挟む第４の配線層と、第６のビアを含み、
前記第４の配線層は、前記第２のノードを含み、かつ前記第１の配線の一部である第８の配線を含み、
前記第８の配線は、前記第６のビアを介して前記第７の配線と接続される、付記６の半導体装置。

［付記８］
前記第２の層は、更に、第７のビアを含み、
前記第８の配線及び前記出力ノードは、前記第７のビアを介して接続される、付記７の半導体装置。

［付記９］
前記第２の層は、更に、第７のビアを含み、
前記第７の配線及び前記出力ノードは、前記第７のビアを介して接続される、付記６の半導体装置。

［付記１０］
前記第２の層は、第３の配線層と、第７のビアを含み、
前記第３の配線層は、前記第２のノードを含み、かつ前記第３の配線の一部である第７の配線を含み、
前記第７の配線及び前記第６の配線は、前記第７のビアを介して接続される、付記５の半導体装置。

［付記１１］
前記第２の層は、第３の配線層を含み、
前記第３の配線層は、前記第２のノードを含み、かつ前記第３の配線の一部である第７の配線を含み、
前記第７の配線は、前記第２の電極に接続される、付記５の半導体装置。

［付記１２］
前記第２の層は、更に、前記第３の配線層を前記第２の電極と挟む第４の配線層と、第６のビアを含み、
前記第４の配線層は、前記第２のノードを含み、かつ前記第１の配線の一部である第８の配線を含み、
前記第８の配線は、前記第６のビアを介して前記第７の配線と接続される、付記１１の半導体装置。

［付記１３］
前記第２の層は、更に、第７のビアを含み、
前記第８の配線及び前記第６の配線は、前記第７のビアを介して接続される、付記１２の半導体装置。

［付記１４］
前記回路は、トランジスタを含み、
前記入力ノード及び前記出力ノードは、前記トランジスタの入力電極及び出力電極である、付記１乃至１３のいずれか一項の半導体装置。

［付記１５］
前記トランジスタは、制御信号によって制御され、前記入力ノードに供給される入力信号を前記出力ノードへ転送する転送トランジスタである、付記１４の半導体装置。

［付記１６］
前記第１、第２及び第３の配線は、金属で形成された導電体である、付記１乃至１５のいずれか一項の半導体装置。

１１ 半導体チップ
１１１ 第１のスイッチ部
１１２ 信号経路部
１１３ 第２のスイッチ部
１１４ 記憶部
１１５ スイッチ制御部
２１ 論理ＬＳＩチップ
２１１ クロックジェネレーター
２１２ 論理制御回路
２１３ ＤＬＬ回路
２１４ 入出力回路
２２，２２−１ ＳＤＲＡＭチップ
２２１ 入力回路
２２２ コマンドデコーダ
２２３ アドレスバッファ
２２４ ＤＬＬ回路
２２５ パラレル−シリアル変換回路及び入出力回路
２２６ Ｘデコーダ
２２７ Ｙデコーダ
２２８ ＤＲＡＭアレイ
３１ 第１のスイッチ
３２ 第２のスイッチ
３３ ＲＡＭ
３４ レジスタ
３５ ＡＮＤ回路
５１ Ｓｉ基板
５１１ ＴＳＶ
５１２ ＴＳＶトレンチ
５１３ ＳＴＩ
５１４ 不純物拡散層
５２ 第１の配線層
５２１，５２２ 配線
５２３，５２４ ビア
５３ 第２の配線層
５３１，５３２ 配線
５３３ ビア
５４ 保護層
５５ 裏面バンプ
５６ 表面バンプ
５７ ビア
１００１ ８ビットデコーダ
１１０１ ＲＡＭ
１１０２ スイッチ
１１０３ 排他的論理和（ＥＸＯＲ）回路
１１０４ ＮＯＴ回路

Claims (11)

1. クロック信号を供給する第１の端子と、
   第２の端子と、
   識別情報を供給する複数の第３の端子と、
   前記クロック信号に基づいて前記識別情報を記憶する記憶ユニットと、
   前記記憶ユニットに前記識別情報が記憶されるまで、前記第１の端子と前記第２の端子を電気的に遮断し、前記記憶ユニットに前記識別情報が記憶された後、前記第１の端子と前記第２の端子を接続する制御を行う制御ユニットを、
   備えることを特徴とする半導体装置。
2. 前記制御ユニットは、制御回路と前記第１の端子と前記第２の端子の間の第１のスイッチ回路を含み、
   前記制御回路は、前記記憶ユニットが前記識別情報を記憶した後、前記第１のスイッチ回路をオン状態に変更することを
   特徴とする請求項１記載の半導体装置。
3. 前記制御ユニットは、前記複数の第３の端子と前記記憶ユニットの間の第２のスイッチ回路を含み、
   前記制御回路は、前記記憶ユニットが前記識別情報を記憶した後、前記第２のスイッチ回路をオフ状態に変更することを
   特徴とする請求項２記載の半導体装置。
4. 識別情報書き込み時においては、前記複数の第３の端子に前記識別情報を供給し、
   データ転送時において、前記複数の第３の端子にデータを供給する複数の第４の端子が備えられていることを
   特徴とする請求項１記載の半導体装置。
5. それぞれが、前記第１の端子、前記第２の端子、前記複数の第３の端子、前記複数の第４の端子、前記記憶ユニット、前記制御ユニットを搭載する複数の半導体チップを含み、
   前記複数の半導体チップのそれぞれは、前記第２の端子と前記複数の第４の端子が、それぞれ別のチップの前記第１の端子と前記複数の第３の端子に接続されることを
   特徴とする請求項４記載の半導体装置。
6. それぞれの前記複数の半導体チップの前記制御ユニットは、制御回路と、前記第１の端子と前記第２の端子の間に第１のスイッチ回路を含み、
   前記制御回路は、前記記憶ユニットに前記識別情報を記憶した後、前記第１のスイッチ回路をオン状態に変更することを
   特徴とする請求項５記載の半導体装置。
7. それぞれの前記複数の半導体チップの前記制御ユニットは、前記複数の第３の端子と前記記憶ユニットの間の第２のスイッチ回路を含み、
   前記制御回路は、前記記憶ユニットが前記識別情報を記憶した後、前記第２のスイッチ回路をオフ状態に変更することを
   特徴とする請求項６記載の半導体装置。
8. 前記複数の半導体チップのそれぞれに独自の識別情報を与え、前記記憶ユニットに保持することを
   特徴とする請求項５記載の半導体装置。
9. 前記識別情報は、前記複数の半導体チップに供給する前記クロック信号に同期して、一つ一つの前記複数の半導体チップの前記記憶ユニットに対応するよう記憶情報を変更することによって、
   前記複数の半導体チップのそれぞれに独自の識別情報として割り当てられることを特徴とする請求項５記載の半導体装置。
10. 前記第１の端子、前記第２の端子、前記複数の第３の端子、前記複数の第４の端子は、
    識別情報設定時においては、前記クロック信号および前記識別情報の、供給または伝送に使用され、
    通常動作時においては、通常動作における制御信号およびデータの、供給または転送に使用されることを
    特徴とする請求項５記載の半導体装置。
11. 前記第１の端子、前記第２の端子、前記複数の第３の端子、前記複数の第４の端子は、
    識別情報設定時においては、前記クロック信号および前記識別情報の、供給または伝送に使用され、
    通常動作時においては、通常動作における制御信号およびアドレス信号の、供給または転送に使用されることを
    特徴とする請求項５記載の半導体装置。

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