KR20180011433A - 인터포저를 포함하는 메모리 장치 및 그것을 포함하는 시스템 인 패키지 - Google Patents

인터포저를 포함하는 메모리 장치 및 그것을 포함하는 시스템 인 패키지 Download PDF

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KR20180011433A
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KR
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memory die
physical layer
memory
interposer
paths
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윤원주
강석용
유혜승
이현의
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삼성전자주식회사
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Abstract

본 발명은 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 메모리 장치는 인터포저, 제 1 메모리 다이, 및 제 2 메모리 다이를 포함할 수 있다. 인터포저는 제 1 복수의 경로들 및 제 2 복수의 경로들을 포함할 수 있다. 제 1 메모리 다이는 상기 제 1 복수의 경로들과 연결된 제 1 피지컬 레이어를 포함할 수 있다. 상기 제 1 피지컬 레이어가 인터포저의 제 1 면에 부착될 수 있다. 제 2 메모리 다이는 상기 제 2 복수의 경로들과 연결된 제 2 피지컬 레이어를 포함할 수 있다. 상기 제 2 피지컬 레이어가 인터포저의 제 2 면에 부착될 수 있다. 평면적 관점에서 상기 제 1 피지컬 레이어와 상기 제 2 피지컬 레이어는 서로 간섭하지 않는다. 본 발명의 실시 예에 따른 메모리 장치는 인터포저의 윗면 또는 아랫면에 메모리 다이들을 부착하여 메모리 용량을 증가시킬 수 있다.

Description

인터포저를 포함하는 메모리 장치 및 그것을 포함하는 시스템 인 패키지{MEMORY DEVICE INCLUDING INTERPOSER AND SYSTEM IN PACKAGE INCLUDING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 좀 더 상세하게는 인터포저에 부착된 메모리 다이를 포함하는 메모리 장치, 및 이를 포함하는 시스템 인 패키지에 관한 것이다.
종래 컴퓨터 시스템(Computer system)에서는, 프로세서(Processor)와 메모리 각각은 별도의 패키지(Package)로 제작되어 PCB(Printed circuit board)에 부착되었다. 일반적으로 프로세서의 속도에 비해 메모리의 속도는 느리다. 따라서, 메모리와 프로세서 사이에 배치되는 데이터 전송 통로들의 개수가 증가되면 메모리의 속도는 개선될 수 있다. 다만 PCB 상에서, 데이터 전송 라인들의 개수를 증가시키는데 공간적인 제약이 있었다.
데이터 전송 라인들의 개수를 증가시키기 위해, 인터포저(Interposer)가 컴퓨터 시스템에 사용될 수 있다. 인터포저는 프로세서와 메모리 사이에 수백 또는 수천 개의 데이터 전송 라인들을 제공할 수 있다. 또한 프로세서와 메모리 사이의 거리를 줄이기 위해, 프로세서와 메모리는 하나의 패키지 안에 같이 배치될 수 있다. 상술한 패키지를 시스템 인 패키지(System in package, SIP)라 할 수 있다.
전자기기의 급격한 성능 향상과 용도 확장으로 인하여, 시스템 인 패키지는 복수의 메모리들을 포함할 수 있다. 복수의 메모리들의 개수가 증가될수록, 시스템 인 패키지의 성능은 향상될 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 인터포저를 포함하는 메모리 장치 및 그것을 포함하는 시스템 인 패키지를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 인터포저, 제 1 메모리 다이, 및 제 2 메모리 다이를 포함할 수 있다. 인터포저는 제 1 복수의 경로들 및 제 2 복수의 경로들을 포함할 수 있다. 제 1 메모리 다이는 상기 제 1 복수의 경로들과 연결된 제 1 피지컬 레이어를 포함할 수 있다. 상기 제 1 피지컬 레이어가 인터포저의 제 1 면에 부착될 수 있다. 제 2 메모리 다이는 상기 제 2 복수의 경로들과 연결된 제 2 피지컬 레이어를 포함할 수 있다. 상기 제 2 피지컬 레이어가 인터포저의 제 2 면에 부착될 수 있다. 평면적 관점에서 상기 제 1 피지컬 레이어와 상기 제 2 피지컬 레이어는 서로 간섭하지 않는다.
본 발명의 실시 예에 따른 시스템 인 패키지는, 프로세서, 인터포저, 제 1 메모리 다이, 및 제 2 메모리 다이를 포함할 수 있다. 인터포저는 상기 프로세서와 연결될 수 있다. 제 1 메모리 다이는 상기 프로세서와 데이터 입출력을 수행하는 제 1 피지컬 레이어를 포함할 수 있다. 상기 제 1 피지컬 레이어는 인터포저의 제 1 면에 부착될 수 있다. 제 2 메모리 다이는 상기 프로세서와 데이터 입출력을 수행하는 제 2 피지컬 레이어를 포함할 수 있다. 상기 제 2 피지컬 레이어는 인터포저의 제 2 면에 부착될 수 있다. 평면적 관점에서 상기 제 1 피지컬 레이어와 상기 제 2 피지컬 레이어는 서로 간섭하지 않는다.
본 발명의 실시 예에 따른 메모리 장치는 인터포저의 윗면 또는 아랫면에 메모리 다이들을 부착하여 메모리 용량을 증가시킬 수 있다. 본 발명의 실시 예에 따른 시스템 인 패키지는 인터포저의 윗면 또는 아랫면에 메모리 다이들을 부착하여 메모리 용량을 증가시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에서 도시된 제 1 메모리 다이의 아랫면과 도 1에서 도시된 제 2 메모리 다이의 아랫면을 예시적으로 보여주는 도면이다.
도 3은 도 1의 A-A'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 6은 도 5에서 도시된 제 1 메모리 다이의 아랫면과 도 5에서 도시된 제 2 메모리 다이의 아랫면을 예시적으로 보여주는 도면이다.
도 7은 도 5의 B-B'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 9는 도 8의 C-C'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다.
도 10은 도 8의 D-D'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 시스템 인 패키지를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 시스템 인 패키지를 예시적으로 보여주는 도면이다.
도 13은 도 12의 E-E'에 따른 시스템 인 패키지의 단면을 예시적으로 보여주는 도면이다.
도 14는 도 12의 F-F'에 따른 시스템 인 패키지의 단면을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 시스템 인 패키지를 예시적으로 보여주는 도면이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 인터포저(110), 제 1 메모리 다이(Memory die, 120), 또는 제 2 메모리 다이(130)를 포함할 수 있다.
인터포저(110)는 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)을 포함할 수 있다. 제 1 복수의 경로들(111)을 통해, 제 1 메모리 다이(120)에 데이터가 쓰여지거나 또는 제 1 메모리 다이(120)로부터 데이터가 읽혀질 수 있다. 제 2 복수의 경로들(112)을 통해, 제 2 메모리 다이(130)에 데이터가 쓰여지거나 또는 제 2 메모리 다이(130)로부터 데이터가 읽혀질 수 있다. 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112) 각각은 금속으로 구현될 수 있다. 예를 들면, 금속은 구리일 수 있다. 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112) 각각의 개수는 도 1에 도시된 것에 한정되지 않는다.
도 1을 참조하면, 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)는 서로 간섭(Interfere)하지 않는다. 여기서, 간섭이란 평면적 관점에서 복수의 경로들이 서로 겹치지 않는 것을 의미할 수 있다. 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)의 위치를 고려하여, 제 1 메모리 다이(120)의 제 1 피지컬 레이어(Physical layer, PHY, 121) 및 제 2 메모리 다이(130)의 제 2 피지컬 레이어(131)의 위치가 설정될 수 있다.
인터포저(110)는 절연 물질을 포함할 수 있다. 예를 들어, 절연 물질은 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 세라믹 등일 수 있다. 도 1을 참조하면, 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112) 각각은 절연 물질로 덮일 수 있다.
도시되진 않았지만, 인터포저(110)는 제 1 메모리 다이(120) 및 제 2 메모리 다이(130)에 전력을 전달하는 경로들을 더 포함할 수 있다. 또한 인터포저(110)는 제 1 메모리 다이(120) 및 제 2 메모리 다이(130)를 테스트하기 위한 경로들을 더 포함할 수 있다. 인터포저(110)는 제 1 메모리 다이(120) 및 제 2 메모리 다이(130)를 PCB(Printed circuit board, 미도시)와 연결시킬 수 있다.
제 1 메모리 다이(120)는 인터포저(110)의 윗면(제 1 면)에 부착될 수 있다. 제 1 메모리 다이(120)는 제 1 피지컬 레이어(121)를 포함할 수 있다. 제 1 피지컬 레이어(121)는 제 1 복수의 입출력 패드들(122)이 배치된 영역을 의미한다. 제 1 피지컬 레이어(121)는 제 1 복수의 경로들(111)과 연결될 수 있다.
제 2 메모리 다이(130)는 인터포저(110)의 아랫면(제 2 면)에 부착될 수 있다. 제 2 메모리 다이(130)는 제 1 메모리 다이(120)와 별도로 제작될 수 있다. 다만 생산성을 높이기 위해, 제 2 메모리 다이(130)는 제 1 메모리 다이(120)와 동일할 수 있다. 이 경우, 인터포저(110)의 윗면에는 제 1 메모리 다이(120)가 부착될 수 있고, 인터포저(110)의 아랫면에는 제 1 메모리 다이(120)가 뒤집혀서 부착될 수 있다.
제 2 메모리 다이(130)는 제 2 피지컬 레이어(131)를 포함할 수 있다. 제 2 피지컬 레이어(131)는 제 2 복수의 입출력 패드들(132)이 배치된 영역을 의미한다. 제 2 피지컬 레이어(131)는 제 2 복수의 경로들(112)과 연결될 수 있다.
평면적 관점에서(즉, Z축 방향에서 보면), 제 1 피지컬 레이어(121)와 제 2 피지컬 레이어(131)는 서로 간섭하지 않는다. 좀 더 구체적으로, 제 1 복수의 입출력 패드들(122)과 제 2 복수의 입출력 패드들(132)은 서로 간섭하지 않는다. 따라서, 인터포저(110)의 윗면과 아랫면 모두에 복수의 메모리 다이들(120, 130)이 부착되어도 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)의 총 개수는 증가될 필요가 없다. 동시에, 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)도 서로 간섭하지 않는다.
일반적으로 제 1 복수의 경로들(111)과 제 2 복수의 경로들(112)의 합은 규약 또는 스펙(Specification)에 의해 결정될 수 있다. 예를 들면, 인터포저(110) 내 복수의 경로들의 개수는 1024개일 수 있다. 종래의 메모리 장치의 경우, 인터포저(110)의 일면에만 메모리 다이가 부착되었다. 이에 상술한 메모리 다이 내 복수의 입출력 패드들의 개수는 1024개일 수 있다. 상술한 메모리 다이를 인터포저(110)의 윗면 및 아랫면 모두에 부착하는 경우, 복수의 경로들의 개수는 2048개로 증가되어야 한다.
본 발명의 실시 예에 따른 메모리 장치(100)에서는, 제 1 피지컬 레이어(121) 및 제 2 피지컬 레이어(131)가 서로 간섭하지 않는다. 예를 들어, 제 1 피지컬 레이어(121)의 제 1 복수의 입출력 패드들(122)의 개수는 512개일 수 있다. 제 2 피지컬 레이어(131)의 제 2 복수의 입출력 패드들(132)의 개수는 512개일 수 있다. 따라서 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)의 총 개수는 1024개로 증가될 필요가 없다.
도시되진 않았지만, 제 1 메모리 다이(120)는 제 1 메모리 셀 어레이(Memory cell array)를 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM(Dynamic random access memory), SRAM(Static random access memory), NAND 플래시 메모리(NAND flash memory), NOR 플래시 메모리(NOR flash memory), FRAM(Ferroelectric random access memory), PRAM(Phase change random access memory), TRAM(Thyristor random access memory) 또는 MRAM(Magnetic random access memory) 중 어느 하나를 포함할 수 있다.
도시되진 않았지만, 제 1 메모리 다이(120)는 제 1 메모리 셀 어레이를 테스트하기 위한 제 1 테스트 회로, 제 1 메모리 셀 어레이에 전원을 공급하기 위한 제 1 전원 회로, 또는 제 1 메모리 셀 어레이에 데이터를 쓰거나 제 1 메모리 셀로부터 데이터를 읽는 제 1 입출력 회로를 포함할 수 있다. 즉, 제 1 메모리 다이(120)는 코어 다이(Core die) 및 버퍼 다이(Buffer die) 의 기능을 동시에 수행할 수 있다. 여기서, 코어 다이란 메모리 셀 어레이를 포함한 다이를 의미할 수 있다. 버퍼 다이란 코어 다이의 메모리 셀 어레이에 접근하기 위한 읽기 회로 및 쓰기 회로들을 포함한 다이를 의미할 수 있다. 상술한 설명은 제 2 메모리 다이(130)에도 동일하게 적용될 수 있다. 즉 제 2 메모리 다이(130)도 제 2 메모리 셀 어레이를 포함할 수 있다. 제 2 메모리 다이(130)는 제 2 메모리 셀 어레이를 테스트하기 위한 제 2 테스트 회로, 제 2 메모리 셀 어레이에 전원을 공급하기 위한 제 2 전원 회로, 또는 제 2 메모리 셀 어레이에 데이터를 쓰거나 제 2 메모리 셀로부터 데이터를 읽는 제 2 입출력 회로를 포함할 수 있다.
도 2는 도 1에서 도시된 제 1 메모리 다이의 아랫면과 도 1에서 도시된 제 2 메모리 다이의 아랫면을 예시적으로 보여주는 도면이다. 도 2는 도 1을 참조하여 설명될 것이다. 도 2를 참조하면, 제 1 메모리 다이(120)의 아랫면에는 제 1 피지컬 레이어(121), 제 1 전원 레이어(123), 및 제 1 테스트 레이어(124)가 배치될 수 있다. 제 2 메모리 다이(130)의 아랫면에는 제 2 피지컬 레이어(131), 제 2 전원 레이어(133), 및 제 2 테스트 레이어(134)가 배치될 수 있다. 전술한대로, 제 2 메모리 다이(130)는 제 1 메모리 다이(120)와 동일할 수 있다. 따라서 제 1 메모리 다이(120)의 아랫면은 제 2 메모리 다이(130)의 아랫면이 될 수도 있다.
제 1 피지컬 레이어(121)는 제 1 복수의 입출력 패드들(122)을 포함할 수 있다. 제 1 복수의 입출력 패드들(122)은 제 1 메모리 다이(120) 내 메모리 셀 어레이에 데이터를 쓰거나 또는 메모리 셀 어레이로부터 데이터를 읽기 위해 사용될 수 있다. 제 1 메모리 다이(120)는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들의 데이터를 한꺼번에 처리하기 위해 제 1 복수의 입출력 패드들(122)을 포함할 수 있다. 제 1 복수의 입출력 패드들(122)의 개수는 도 2에 도시된 것에 한정되지 않는다. 제 2 피지컬 레이어(131)는 제 1 피지컬 레이어(121)와 구성 및 동작이 유사하다. 제 2 피지컬 레이어(131)에 대한 상세한 설명은 생략하기로 한다.
도 2를 참조하면, 제 1 피지컬 레이어(121)는 제 1 메모리 다이(120)의 센터(Center)를 기준으로 한쪽 면에 배치될 수 있다. 마찬가지로 제 2 피지컬 레이어(131)도 제 2 메모리 다이(130)의 센터를 기준으로 한쪽 면에 배치될 수 있다. 예를 들어, 도 2에서는 메모리 다이의 센터 기준으로 제 1 피지컬 레이어(121) 및 제 2 피지컬 레이어(131)는 우측에 배치된 것으로 도시되어 있다. 그러나 제 1 피지컬 레이어(121)의 배치(레이아웃) 및 제 2 피지컬 레이어(131)의 배치(레이아웃)는 도 2에서 도시된 것에 한정되지 않는다.
도 1과 같이 제 1 메모리 다이(120)와 제 2 메모리 다이(130)가 인터포저(110)에 부착되는 경우, 메모리 장치(100)를 평면에서 바라보면 제 1 피지컬 레이어(121)와 제 2 피지컬 레이어(131)는 서로 간섭하지 않는다.
제 1 전원 레이어(123)는 복수의 전원 패드들을 포함할 수 있다. 복수의 전원 패드들을 통해 제 1 메모리 다이(120)에 전원이 공급될 수 있다. 복수의 전원 패드들의 개수는 도 2에 도시된 것에 한정되지 않는다. 제 2 전원 레이어(133)는 제 1 전원 레이어(123)와 구성 및 동작이 유사하다. 따라서 제 2 전원 레이어(133)에 대한 상세한 설명은 생략하기로 한다.
제 1 테스트 레이어(124)는 복수의 테스트 패드들을 포함할 수 있다. 복수의 테스트 패드들을 통해 제 1 메모리 다이(120)에 대한 테스트가 수행될 수 있다. 복수의 테스트 패드들의 개수는 도 2에 도시된 것에 한정되지 않는다. 제 2 테스트 레이어(134)는 제 1 테스트 레이어(124)와 구성 및 동작이 유사하다. 따라서 제 2 테스트 레이어(134)에 대한 상세한 설명은 생략하기로 한다.
도 2에 도시된 바와 달리, 제 1 전원 레이어(123) 및 제 1 테스트 레이어(124)의 위치는 서로 바뀔 수 있다. 제 2 전원 레이어(133) 및 제 2 테스트 레이어(134)의 위치도 서로 바뀔 수 있다.
도 3은 도 1의 A-A'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다. 도 3은 도 1 및 도 2를 참조하며 설명될 것이다.
도 3을 참조하면, 메모리 장치(100)는 인터포저(110), 제 1 메모리 다이(120), 제 2 메모리 다이(130), 제 1 복수의 마이크로범프들(140), 및 제 2 복수의 마이크로범프들(150)을 포함할 수 있다. 인터포저(110), 제 1 메모리 다이(120), 제 2 메모리 다이(130)는 도 1에서 설명된 것과 동일하다.
제 1 복수의 마이크로범프들(140)는 인터포저(110)와 제 1 메모리 다이(120) 사이에 배치될 수 있다. 구체적으로 제 1 복수의 마이크로범프들(140)은 인터포저(110)의 제 1 복수의 경로(111)와 연결될 수 있다. 제 1 복수의 마이크로범프들(140)은 제 1 메모리 다이(120)의 제 1 피지컬 레이어(121)와 연결될 수 있다. 제 1 복수의 마이크로범프들(140) 각각은 반구 또는 볼록한 형상으로 형성될 수 있다. 제 1 복수의 마이크로범프들(140) 각각은 Ni, Au, Cu, 또는 주석-납(Sn-Pb) 합금을 포함할 수 있다. 제 1 복수의 마이크로범프들(140) 각각의 크기는 수 마이크로(micro) 미터 또는 수십 마이크로 미터일 수 있다.
제 2 복수의 마이크로범프들(150)는 인터포저(110)와 제 2 메모리 다이(130) 사이에 배치될 수 있다. 구체적으로 제 2 복수의 마이크로범프들(150)은 인터포저(110)의 제 2 복수의 경로(112)와 연결될 수 있다. 제 2 복수의 마이크로범프들(150)은 제 2 메모리 다이(130)의 제 2 피지컬 레이어(131)와 연결될 수 있다. 배치 위치를 제외하면, 제 2 복수의 마이크로범프들(150)은 제 1 복수의 마이크로범프들(140)과 구성 및 배치가 유사하다. 따라서 제 2 복수의 마이크로범프들(150)에 대한 상세한 설명은 생략하기로 한다.
인터포저(110)는 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)을 포함할 수 있다. 제 1 복수의 경로들(111)은 인터포저(110)의 윗면과 연결될 수 있다. 제 2 복수의 경로들(112)은 인터포저(110)의 아랫면과 연결될 수 있다. 제 1 메모리 다이(120)는 제 1 피지컬 레이어(121)를 포함할 수 있다. 제 2 메모리 다이(130)는 제 2 피지컬 레이어(131)를 포함할 수 있다. 제 1 복수의 마이크로범프들(140)은 제 1 피지컬 레이어(121)와 제 1 복수의 경로들(111) 사이에 배치될 수 있다. 제 2 복수의 마이크로범프들(150)은 제 2 피지컬 레이어(131)와 제 2 복수의 경로들(112) 사이에 배치될 수 있다.
도 3을 참조하면, 메모리 장치(100)를 평면에서 바라보는 경우에, 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)은 서로 간섭하지 않는다. 제 1 피지컬 레이어(121) 및 제 2 피지컬 레이어(131)도 서로 간섭하지 않는다. 제 1 복수의 마이크로범프들(140)과 제 2 복수의 마이크로범프들(150)도 서로 간섭하지 않는다. 추가로, 제 1 피지컬 레이어(121)와 제 2 피지컬 레이어(131)는 서로 동일한 평면상에 위치하지 않는다. 제 1 복수의 마이크로범프들(140)과 제 2 복수의 마이크로범프들(150)도 서로 동일한 평면상에 위치하지 않는다.
도 4는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 메모리 장치(200)는 인터포저(210), 제 1 메모리 다이(220), 또는 제 2 메모리 다이(230)를 포함할 수 있다. 제 1 메모리 다이(220) 및 제 2 메모리 다이(230)는 도 1에서 설명된 것과 대체로 동일하다.
도 1과 달리, 도 4에서 인터포저(210)는 유연성을 가질 수 있다. 이를 위해, 인터포저(210)는 유연성을 갖는 절연 물질로 제작될 수 있다. 예를 들어, 인터포저(210)는 폴리에스테르(Polyester) 또는 폴리이미드(Polyimide)와 같은 플라스틱 필름을 사용하여 형성될 수 있다. 이 경우 인터포저(210)는 필름 인터포저(Film interposer)일 수 있다. 인터포저(210)는 상술한 유연성을 갖는 절연 물질이 모든 영역에 사용되어 구현될 수 있다. 또는 도 4를 참조하면, 인터포저(210)는 구부러진 부분에만 상술한 유연성을 갖는 절연 물질이 사용되어 구현될 수도 있다.
인터포저(210)는 제 1 복수의 경로들(211) 및 제 2 복수의 경로들(212)을 포함할 수 있다. 인터포저(210)가 구부러지는 부분에 대응하여, 제 1 복수의 경로들(211) 및 제 2 복수의 경로들(212)도 구부러질 수 있다.
유연한 인터포저(Flexible interposer, 210)를 통해, 메모리 장치(200)는 높이와 관계없이 외부와 연결될 수 있다. 여기서 외부는 프로세서(Application processor, AP), 기판(Substrate), PCB, 또는 다른 메모리 장치일 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 5는 도 1을 참조하여 설명될 것이다. 도 5를 참조하면, 메모리 장치(300)는 인터포저(310), 제 1 메모리 다이(320), 또는 제 2 메모리 다이(330)를 포함할 수 있다. 인터포저(310), 제 1 메모리 다이(320), 및 제 2 메모리 다이(330)는 도 1에서 설명된 것과 대체로 동일하다.
도 1에서 도시된 제 1 복수의 경로들(111) 및 제 2 복수의 경로들(112)과 비교하면, 제 1 복수의 경로들(311) 및 제 2 복수의 경로들(312)은 배치에 차이점이 있다. 도 5를 참조하면, 제 1 복수의 경로들(311)과 제 2 복수의 경로들(312)은 평면적 관점에서 각각 서로 번갈아 가면서 배치될 수 있다. 상술한 바와 같이 배치되어도, 제 1 복수의 경로들(311) 및 제 2 복수의 경로들(312)은 서로 간섭하지 않는다.
제 1 복수의 경로들(311) 및 제 2 복수의 경로들(312)의 배치를 고려하여, 제 1 피지컬 레이어(321) 및 제 2 피지컬 레이어(331)가 배치될 수 있다. 도 5를 참조하면, 메모리 장치(300)를 평면에서 바라보면, 제 1 피지컬 레이어(321)와 제 2 피지컬 레이어(331)은 서로 겹쳐서 보일 수 있다. 그럼에도 불구하고, 제 1 피지컬 레이어(321)와 제 2 피지컬 레이어(331)는 서로 간섭하지 않는다.
구체적으로, 제 1 피지컬 레이어(321)는 제 1 복수의 입출력 패드들(322)이 배치된 영역을 의미한다. 제 2 피지컬 레이어(331)는 제 2 복수의 입출력 패드들(332)이 배치된 영역을 의미한다. 제 1 복수의 입출력 패드들(322) 각각은 제 2 복수의 입출력 패드들(332) 각각과 서로 번갈아 가면서 배치될 수 있다. 따라서, 제 1 피지컬 레이어(321)와 제 2 피지컬 레이어(331)는 서로 간섭하지 않는다.
도 6은 도 5에서 도시된 제 1 메모리 다이의 아랫면과 도 5에서 도시된 제 2 메모리 다이의 아랫면을 예시적으로 보여주는 도면이다. 도 6은 도 5를 참조하여 설명될 것이다. 도 6을 참조하면, 제 1 메모리 다이(320)의 아랫면에는 제 1 피지컬 레이어(321), 제 1 전원 레이어(323), 및 제 1 테스트 레이어(324)가 배치될 수 있다. 제 2 메모리 다이(330)의 아랫면에는 제 2 피지컬 레이어(331), 제 2 전원 레이어(333), 및 제 2 테스트 레이어(334)가 배치될 수 있다. 제 1 피지컬 레이어(321), 제 1 전원 레이어(323), 제 1 테스트 레이어(324), 제 2 피지컬 레이어(331), 제 2 전원 레이어(333), 및 제 2 테스트 레이어(334)는 도 2에서 설명된 것과 대체로 동일하다.
제 1 피지컬 레이어(321)는 제 1 복수의 입출력 패드들(322)을 포함할 수 있다. 도 6을 참조하면, 제 1 피지컬 레이어(321) 내에서 제 1 복수의 입출력 패드들(322)은 서로 일정한 간격(d)을 두고 이격되어 배치될 수 있다. 마찬가지로, 제 2 피지컬 레이어(331) 내에서 제 2 복수의 입출력 패드들(332)은 서로 일정한 간격(d)을 두고 이격되어 배치될 수 있다. 제 1 메모리 다이(320)와 제 2 메모리 다이(330)가 인터포저(310)에 부착되는 경우, 제 1 복수의 입출력 패드들(322) 사이에 제 2 복수의 입출력 패드들(332)이 배치될 수 있다. 즉, 제 1 피지컬 레이어(321)와 제 2 피지컬 레이어(331)는 서로 간섭하지 않는다.
도 7은 도 5의 B-B'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다. 도 7은 도 5 및 도 6을 참조하며 설명될 것이다.
도 7을 참조하면, 메모리 장치(300)는 인터포저(310), 제 1 메모리 다이(320), 제 2 메모리 다이(330), 제 1 복수의 마이크로범프들(340), 및 제 2 복수의 마이크로범프들(350)을 포함할 수 있다. 인터포저(310), 제 1 메모리 다이(320), 제 2 메모리 다이(330), 제 1 복수의 마이크로범프들(340), 및 제 2 복수의 마이크로범프들(350)은 도 3에서 설명된 것과 대체로 동일하다.
도 7을 참조하면, 메모리 장치(300)를 평면에서 바라보는 경우에, 제 1 복수의 경로들(311) 및 제 2 복수의 경로들(312)은 서로 간섭하지 않는다. 제 1 피지컬 레이어(321)) 및 제 2 피지컬 레이어(331)도 서로 간섭하지 않는다. 제 1 복수의 마이크로범프들(340)과 제 2 복수의 마이크로범프들(350)도 서로 간섭하지 않는다.
제 1 복수의 경로들(311)은 제 1 피지컬 레이어(321)와 연결될 수 있다. 제 2 복수의 경로들(312)는 제 2 피지컬 레이어(331)와 연결될 수 있다. 도 7을 참조하면, 제 1 복수의 경로들(311)과 제 2 복수의 경로들(312)은 평면적 관점에서 하나씩 번갈아 가며 배치되어 있다. 도 7에 도시된 것에 한정되지 않고, 제 1 복수의 경로들(311)과 제 2 복수의 경로들(312)은 평면적 관점에서 하나 이상으로 번갈아 가면서 배치될 수도 있다.
도 8은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 메모리 장치(400)는 인터포저(410), 제 1 메모리 다이(420), 제 2 메모리 다이(430), 제 3 메모리 다이(460), 및 제 4 메모리 다이(470)을 포함할 수 있다. 인터포저(410), 제 1 메모리 다이(420), 및 제 2 메모리 다이(430)는 도 1에서 설명된 것과 대체로 동일하다.
설명의 간략화를 위해, 도 8에서는 도 1에서 도시된 제 1 피지컬 레이어(122) 및 제 2 피지컬 레이어(132)는 생략되었다. 도시되진 않았지만, 제 1 메모리 다이(420)는 제 1 피지컬 레이어를 포함할 수 있고, 제 2 메모리 다이(430)는 제 2 피지컬 레이어를 포함할 수 있다.
도 8을 참조하면, 제 3 메모리 다이(460)는 제 1 메모리 다이(410)에 적층될 수 있다. 제 4 메모리 다이(470)는 제 2 메모리 다이(420)에 적층될 수 있다. 복수의 메모리 다이들이 적층될수록, 메모리 장치(400)의 총 용량은 증가될 수 있다. 적층되는 메모리 다이들의 개수는 도 8에 도시된 것에 한정되지 않는다.
도 9는 도 8의 C-C'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다. 도 10은 도 8의 D-D'에 따른 메모리 장치의 단면을 예시적으로 보여주는 도면이다. 도 9는 도 8을 참조하여 설명될 것이다.
도 9 및 도 10을 참조하면, 메모리 장치(400)는 인터포저(410), 제 1 메모리 다이(420), 제 2 메모리 다이(430), 제 1 복수의 마이크로 범프들(440), 제 2 복수의 마이크로 범프들(450), 제 3 메모리 다이(460), 제 4 메모리 다이(470), 제 3 복수의 마이크로 범프들(480), 및 제 4 복수의 마이크로 범프들(490)을 포함할 수 있다. 인터포저(410), 제 1 메모리 다이(420), 및 제 2 메모리 다이(430)는 도 1에서 설명된 것과 대체로 동일하다. 제 1 복수의 마이크로 범프들(440) 및 제 2 복수의 마이크로 범프들(450)은 도 3에서 설명된 것과 대체로 동일하다.
전술한대로, 제 1 피지컬 레이어(421) 및 제 2 피지컬 레이어(431)는 평면적 관점에서 서로 간섭하지 않는다. 이를 위해, 제 1 피지컬 레이어(421) 및 제 2 피지컬 레이어(431)는 메모리 다이의 센터를 기준으로 한쪽 면에 배치될 수 있다. 따라서, C-C'에 따른 메모리 장치(400)의 단면(도 9)에서는 제 2 피지컬 레이어(431)에 연결된 제 2 복수의 마이크로 범프들(450)이 도시되지 않는다. 마찬가지로, D-D'에 따른 메모리 장치(400)의 단면(도 10)에서는 제 1 피지컬 레이어(421)에 연결된 제 1 복수의 마이크로 범프들(440)이 도시되지 않는다.
제 1 메모리 다이(420)는 제 1 복수의 TSV(Through silicon via, 425)들을 포함할 수 있다. 제 1 복수의 TSV들(425)을 통해, 제 3 메모리 다이(460)는 제 1 메모리 다이(420)에 적층될 수 있다. 제 1 메모리 다이(420)는 제 1 복수의 TSV들(425)을 통해 제 3 메모리 다이(460)와 전기적으로 연결될 수 있다. 적층을 통해, 메모리 장치(400)의 전체 용량은 증가될 수 있다. 제 1 메모리 다이(420)와 제 3 메모리 다이(460) 사이에는 제 3 복수의 마이크로 범프들(480)이 배치될 수 있다. 제 3 복수의 마이크로 범프들(480)은 제 1 복수의 마이크로 범프들(440)과 구성이 유사하다.
제 2 메모리 다이(430)는 제 2 복수의 TSV들(435)을 포함할 수 있다. 제 2 복수의 TSV들(435)을 통해, 제 4 메모리 다이(470)는 제 2 메모리 다이(430)에 적층될 수 있다. 제 2 메모리 다이(430)는 제 2 복수의 TSV들(435)을 통해 제 4 메모리 다이(470)와 전기적으로 연결될 수 있다. 적층을 통해, 메모리 장치(400)의 전체 용량은 증가될 수 있다. 제 2 메모리 다이(430)와 제 4 메모리 다이(470) 사이에는 제 4 복수의 마이크로 범프들(490)이 배치될 수 있다. 제 4 복수의 마이크로 범프들(490)은 제 3 복수의 마이크로 범프들(480)과 구성이 유사하다.
도시되진 않았지만, 제 3 메모리 다이(460)에 복수의 메모리 다이들이 더 적층될 수 있다. 마찬가지로 제 4 메모리 다이(470)에도 복수의 메모리 다이들이 더 적층될 수 있다. 이를 위해, 제 3 메모리 다이(460)는 제 3 복수의 TSV들(465)을 포함할 수 있다. 제 4 메모리 다이(470)도 제 4 복수의 TSV들(475)을 포함할 수 있다.
본 발명의 실시 예에 있어서, 제 1 메모리 다이(420), 제 2 메모리 다이(430), 제 3 메모리 다이(460), 및 제 4 메모리 다이(470)는 모두 동일하게 구현될 수 있다.
본 발명의 다른 실시 예에 있어서, 제 1 메모리 다이(420) 및 제 2 메모리 다이(430)는 서로 동일하게 구현될 수 있다. 제 3 메모리 다이(460) 및 제 4 메모리 다이(470)는 서로 동일하게 구현될 수 있다. 전술한대로, 제 1 메모리 다이(420) 및 제 2 메모리 다이(430) 각각은 메모리 셀 어레이를 테스트하기 위한 테스트 회로, 메모리 셀 어레이에 전원을 공급하기 위한 전원 회로, 또는 메모리 셀 어레이에 데이터를 쓰거나 메모리 셀 어레이로부터 데이터를 읽는 입출력 회로를 포함할 수 있다. 제 1 메모리 다이(420) 및 제 2 메모리 다이(430)는 코어 다이 및 버퍼 다이의 기능을 동시에 수행할 수 있다.
제 1 메모리 다이(420) 및 제 2 메모리 다이(430)와 달리, 제 3 메모리 다이(460) 및 제 4 메모리 다이(470) 각각은 메모리 셀 어레이를 포함하여 코어 다이의 기능만을 수행할 수 있다. 이 경우, 제 3 메모리 다이(460) 및 제 4 메모리 다이(470)의 면적은 제 1 메모리 다이(420) 및 제 2 메모리 다이(430)의 면적보다 작을 수 있다.
제 3 메모리 다이(460) 및 제 4 메모리 다이(470)가 코어 다이로 동작하는 경우, 제 1 메모리 다이(420) 및 제 2 메모리 다이(430)의 테스트 회로가 제 3 메모리 다이(460) 및 제 4 메모리 다이(470)의 메모리 셀 어레이를 테스트할 수 있다. 또한 제 1 메모리 다이(420) 및 제 2 메모리 다이(430)의 입출력 회로를 통해 제 3 메모리 다이(460) 및 제 4 메모리 다이(470)의 메모리 셀 어레이에 접근할 수 있다.
도 11은 본 발명의 실시 예에 따른 시스템 인 패키지를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 시스템 인 패키지(1000)는 인터포저(1100), 제 1 메모리 다이(1200), 제 2 메모리 다이(1300), 및 프로세서(Processor, 1400)를 포함할 수 있다. 인터포저(1100)는 제 1 복수의 경로들(1110) 및 제 2 복수의 경로들(1120)을 포함할 수 있다. 제 1 메모리 다이(1200)는 제 1 피지컬 레이어(1210)를 포함할 수 있다. 제 2 메모리 다이(1300)는 제 2 피지컬 레이어(1310)를 포함할 수 있다. 인터포저(1100), 제 1 메모리 다이(1200), 제 2 메모리 다이(1300), 제 1 복수의 경로들(1110), 제 2 복수의 경로들(1120), 제 1 피지컬 레이어(1210), 및 제 2 피지컬 레이어(1310)는 도 1에서 설명된 것과 대체로 동일하다.
프로세서(1400)는 인터포저(1100)를 통해 제 1 메모리 다이(1200) 및 제 2 메모리 다이(1300)와 연결될 수 있다. 본 발명의 실시 예에 있어서, 프로세서(1400)는 CPU(Central processing unit), GPU(Graphics processing unit), 또는 SoC(System on chip) 중 어느 하나일 수 있다. 프로세서(1400)는 호스트(Host) 역할을 수행할 수 있다. 프로세서(1400)는 인터포저(1100)의 제 1 복수의 경로들(1110) 및 제 2 복수의 경로들(1120)을 통해 제 1 메모리 다이(1200) 및 제 2 메모리 다이(1300)와 고속으로 데이터를 주고받을 수 있다.
도 11와 같이, 인터포저(1100)에 복수의 메모리 다이들(1200, 1300)과 프로세서(1400)가 적층된 구조를 2.5D 스태킹(Stacking) 구조라 한다. 도시되진 않았지만, 인터포저(1100) 없이 프로세서(1400) 위로 복수의 메모리 다이들(1200, 1300)이 적층되는 경우, 상술한 적층 구조는 3D 스태킹 구조일 수 있다. 3D 스태킹 구조에 비해, 2.5D 스태킹 구조에서는 프로세서(1400)에 복수의 메모리 다이들(1200, 1300)과의 연결을 위한 TSV들이 배치될 필요가 없다. 또한, 프로세서(1400)에서 발생된 열이 곧바로 복수의 메모리 다이들(1200, 1300)로 전달되지 않는다.
본 발명의 실시 예에 따른 시스템 인 패키지(1000)에서는 인터포저(1100)의 윗면 및 아랫면 모두에 복수의 메모리 다이들(1200, 1300)이 부착되어 있다. 이를 통해 시스템 인 패키지(1000)의 용량이 증가될 수 있다. 또한 제 1 피지컬 레이어(1210) 및 제 2 피지컬 레이어(1220)는 서로 간섭하지 않는다. 인터포저(1100)의 윗면 및 아랫면 모두에 복수의 메모리 다이들(1200, 1300)이 부착되어도, 인터포저(1100)의 복수의 경로들(1110, 1120)의 개수는 증가되지 않을 수 있다.
도 12는 본 발명의 실시 예에 따른 시스템 인 패키지를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 시스템 인 패키지(2000)는 인터포저(2100), 제 1 메모리 다이(2200), 제 2 메모리 다이(2300), 및 프로세서(2400)를 포함할 수 있다. 인터포저(2100)는 제 1 복수의 경로들(2110) 및 제 2 복수의 경로들(2120)을 포함할 수 있다. 제 1 메모리 다이(2200)는 제 1 피지컬 레이어(2210)를 포함할 수 있다. 제 2 메모리 다이(2300)는 제 2 피지컬 레이어(2310)를 포함할 수 있다.
인터포저(2100), 제 1 메모리 다이(2200), 제 2 메모리 다이(2300), 제 1 복수의 경로들(2110), 제 2 복수의 경로들(2120), 제 1 피지컬 레이어(2210), 제 2 피지컬 레이어(2310), 및 프로세서(2400)는 도 11에서 설명된 것과 대체로 동일하다. 다만 도 11와 달리, 도 12에서 인터포저(2100)는 유연성을 가질 수 있다. 인터포저(2100)의 유연성에 대해서는 도 4에서 설명된 것과 동일하다.
도 13은 도 12의 E-E'에 따른 시스템 인 패키지의 단면을 예시적으로 보여주는 도면이다. 도 14는 도 12의 F-F'에 따른 시스템 인 패키지의 단면을 예시적으로 보여주는 도면이다. 도 13 및 도 14는 도 12를 참조하여 설명될 것이다. 도 13에 도시된 단면은 도 12에 도시된 시스템 인 패키지(2000)의 단면을 Y축 방향으로(즉, E-E' 일점쇄선) 자른 단면이다. 도 14에 도시된 단면은 도 12에 도시된 시스템 인 패키지(2000)의 단면을 Y축 방향으로(즉, F-F' 일점쇄선) 자른 단면이다.
도 13 및 도 14를 참조하면, 시스템 인 패키지(2000)는 인터포저(2100), 제 1 메모리 다이(2200), 제 2 메모리 다이(2300), 제 1 내지 제 2 복수의 마이크로 범프들(2810~2820), 및 프로세서(2900)를 포함할 수 있다. 인터포저(2100)는 제 1 복수의 경로들(2110) 및 제 2 복수의 경로들(2120)을 포함할 수 있다. 제 1 메모리 다이(2200)는 제 1 피지컬 레이어(2210)를 포함할 수 있다. 제 2 메모리 다이(2300)는 제 2 피지컬 레이어(2310)를 포함할 수 있다.
인터포저(2100), 제 1 메모리 다이(2200), 제 2 메모리 다이(2300), 제 1 내지 제 2 복수의 마이크로 범프들(2810~2820), 및 프로세서(2900)는 도 8 내지 도 11에서 설명된 것과 대체로 동일하다.
도 13을 참조하면, 인터포저(2100)는 유연한 인터포저일 수 있다. 유연한 인터포저(2100)를 통해, 제 2 메모리 다이(2300)의 일면과 인터포저의 일면(2130)은 동일한 평면상에 놓일 수 있다. 그러나 유연한 인터포저(2100)가 구부러지는 정도는 도 13에서 도시된 것에 한정되지 않는다.
도 15는 본 발명의 실시 예에 따른 시스템 인 패키지를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 시스템 인 패키지(3000)는 복수의 인터포저들(3100_1~3100_4), 복수의 메모리 다이들(3200_1~3200_4, 3300_1~3300_4), 및 프로세서(3400)를 포함할 수 있다. 복수의 인터포저들(3100_1~3100_4), 복수의 메모리 다이들(3200_1~3200_4, 3300_1~3300_4), 및 프로세서(3400)는 도 11 내지 도 14에서 설명된 것과 대체로 동일하다. 도 15를 참조하면, 프로세서(4400)는 동서 방향으로 복수의 인터포저들(4100_1~4100_4)과 결합될 수 있다. 다만 도 15에 도시된 것에 한정되지 않고, 프로세서(3400)는 남북 방향으로도 복수의 인터포저들과 결합될 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100, 200, 300, 400: 메모리 장치
110, 210, 310, 410, 1100, 2100, 3100_1~3100_4: 인터포저
120, 220, 320, 420, 1200, 2200, 3200_1~3200_4: 제 1 메모리 다이
130, 230, 330, 430, 1300, 2300, 3300_1~3300_4: 제 2 메모리 다이
140, 340, 440, 2810: 제 1 복수의 마이크로 범프들
150, 350, 450, 2820: 제 2 복수의 마이크로 범프들

Claims (10)

  1. 제 1 복수의 경로들 및 제 2 복수의 경로들을 포함하는 인터포저;
    상기 제 1 복수의 경로들과 연결된 제 1 피지컬 레이어(Physical layer, PHY)를 포함하고, 상기 제 1 피지컬 레이어가 상기 인터포저의 제 1 면에 부착되는 제 1 메모리 다이(Memory die); 및
    상기 제 2 복수의 경로들과 연결된 제 2 피지컬 레이어를 포함하고, 상기 제 2 피지컬 레이어가 상기 인터포저의 제 2 면에 부착되는 제 2 메모리 다이를 포함하되,
    평면적 관점에서 상기 제 1 피지컬 레이어와 상기 제 2 피지컬 레이어는 서로 간섭하지 않는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 다이에서 상기 제 1 피지컬 레이어의 레이아웃(Layout)과 상기 제 2 메모리 다이에서 상기 제 2 피지컬 레이어의 레이아웃은 동일한 메모리 장치.
  3. 제 1 항에 있어서,
    평면적 관점에서 상기 제 1 복수의 경로들과 상기 제 2 복수의 경로들은 서로 간섭하지 않는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 피지컬 레이어와 상기 제 2 피지컬 레이어는 서로 동일한 평면상에 위치하지 않는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 복수의 경로들과 상기 제 1 피지컬 레이어 사이에 배치되는 제 1 복수의 마이크로범프들(Microbumps); 및
    상기 제 2 복수의 경로들과 상기 제 2 피지컬 레이어 사이에 배치되는 제 2 복수의 마이크로범프들을 더 포함하고,
    상기 제 1 복수의 마이크로범프들과 상기 제 2 복수의 마이크로범프들은 평면적 관점에서 서로 간섭하지 않는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 복수의 마이크로범프들과 상기 제 2 복수의 마이크로범프들은 서로 동일한 평면상에 위치하지 않는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 메모리 다이는:
    제 1 메모리 셀 어레이(Memory cell array); 및
    상기 제 1 메모리 셀 어레이를 테스트하는 제 1 테스트 회로를 더 포함하고,
    상기 제 2 메모리 다이는:
    제 2 메모리 셀 어레이; 및
    상기 제 2 메모리 셀 어레이를 테스트하는 제 2 테스트 회로를 더 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 다이는 제 1 복수의 TSV(Through silicon via)들을 더 포함하고,
    상기 제 2 메모리 다이는 제 2 복수의 TSV들을 더 포함하되,
    상기 제 1 복수의 TSV들과 전기적으로 연결된 제 3 메모리 다이, 및 상기 제 2 복수의 TSV들과 전기적으로 연결된 제 4 메모리 다이를 더 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 3 메모리 다이는 제 3 메모리 셀 어레이를 포함하고,
    상기 제 4 메모리 다이는 제 4 메모리 셀 어레이를 포함하고,
    상기 제 1 테스트 회로는 상기 제 1 메모리 셀 어레이 또는 상기 제 3 메모리 셀 어레이를 테스트하고,
    상기 제 2 테스트 회로는 상기 제 2 메모리 셀 어레이 또는 상기 제 4 메모리 셀 어레이를 테스트하는 메모리 장치.
  10. 프로세서(Processor);
    상기 프로세서와 연결된 인터포저(Interposer);
    상기 프로세서와 데이터 입출력을 수행하는 제 1 피지컬 레이어(Physical layer, PHY)를 포함하고, 상기 제 1 피지컬 레이어는 상기 인터포저의 제 1 면에 부착되는 제 1 메모리 다이(Die); 및
    상기 프로세서와 데이터 입출력을 수행하는 제 2 피지컬 레이어를 포함하고, 상기 제 2 피지컬 레이어는 상기 인터포저의 제 2 면에 부착되는 제 2 메모리 다이를 포함하고,
    평면적 관점에서 상기 제 1 피지컬 레이어와 상기 제 2 피지컬 레이어는 서로 간섭하지 않는 시스템 인 패키지(System in package).
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