CN101199023A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种矫正由因为在存储器单元阵列内的位置差异所产生的布线长度的差异而引起的施加到可变电阻元件上的有效电压的不均匀，能够抑制存储器单元间的可变电阻元件的电阻变化特性的偏差的半导体存储装置。本发明的半导体存储装置(1)具有存储器单元阵列(100)，所述存储器单元阵列(100)将同一行的存储器单元与共通的字线连接，将同一列的存储器单元与共通的位线连接，构成具有可变电阻元件的存储器单元，上述半导体存储装置(1)在规定的存储器工作时，基于选择存储器单元的存储器单元阵列(100)内的配置点，调整施加到选择字线和选择位线的至少某一方的端部上的电压脉冲的电压幅值，使得施加到成为写入或消去对象的选择存储器单元的可变电阻元件上的电压脉冲的有效电压幅值与存储器单元阵列(100)内的配置点无关，收束在一定范围内。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别是涉及使用了非易失性的可变电阻元件的非易失性半导体存储装置。
背景技术
当前，正在推进各种各样的非易失性存储器(非易失性半导体存储装置)的研究开发，其中，以将电阻值的差异作为数据进行读取的类型的MRAM(Magneto-resistance Random Access Memory)、OUM(Ovonic UniversalMemory)等为代表的PRAM(Phase-change Random Access Memory)和RRAM(Resistance Random Access Memory)具有关于定标没有统计物理学的界限的优点。
一般地，PRAM和RRAM的结构具有一施加某阈值以上的电压脉冲电阻值就变化的非易失性的可变电阻元件，都不利用所谓晶体管和二极管的选择元件，而用由可变电阻元件构成的存储器单元来构成存储器单元阵列。在此，图2是示出存储器单元阵列的一个结构例的模式图，存储器单元阵列100在行方向和列方向上排列多个由可变电阻元件103构成的存储器单元，将排列在同一行上的各可变电阻元件103的一端与字线102连接，将排列在同一列上的可变电阻元件103的一端与位线101连接。位线101与字线102的电位差一超过某阈值VTII，可变电阻元件103的电阻值就变化。
图13示出了不使用选择元件而构成的存储器单元阵列200的一例。该存储器单元阵列200是在下部电极201上层叠了与下部电极201正交的可变电阻体202和上部电极203的交叉点型存储器。能够缩小不使用选择元件的部分所占存储器单元的面积，能够实现更大容量的存储器。另外，这样的交叉点型存储器由于结构简单，因此容易多层化，能够实现集成度更高的存储器。
专利文献1：美国专利第6204139B1号说明书
专利文献2：日本特开2003-338607号公报
发明内容
发明所要解决的问题
存储器单元内的可变电阻元件根据施加的电压，其特性变化较大。关于上述的RRAM而言，施加到可变电阻元件上的有效电压越高，电阻值的变化就越大，电阻变化速度(脉冲响应)也提高。
在此，在图2中示出的存储器单元阵列中，由于从电源等到各存储器单元的布线长度根据在存储器单元阵列内的位置而不同，因此布线电阻中有差异。因此，在写入工作和消去工作(清除(reset)工作)中，在各存储器单元间，施加到可变电阻元件上的电压脉冲的值不同，有可能各可变电阻元件的电阻变化中产生偏差。特别是如图13所示，在没有选择元件的情况下，布线电阻所占的比例变大，由布线长度的不同所产生的布线电阻的差对电阻变化所产生的影响在存储器单元间变大。另外，在PRAM和RRAM中，因为写入工作中处于已溶解的状态下等原因，可变电阻元件的电阻值降低到数十～数百Ω，下降到大致与布线电阻相同的等级，布线电阻的差异对电阻变化的影响特别大。
图14示出了交叉点型存储器的概略结构。在各位线B0～B7与各字线W0～W7的各个交点上存在可变电阻元件，构成了存储器单元。在此，假设存储器单元内的可变电阻元件的电阻值为R，从选择字线和选择位线的各端部到选择存储器单元的布线电阻的电阻值的总和为RLINE，则施加到位线·字线间的电压VBW中的施加到可变电阻元件上的有效电压VR就用以下的数学式1表示。
[数学式1]
VR＝R/(R+RLINE)×VBW
在此，假设布线长度为L，为了简便，假设对布线的每单位长度的电阻值与位线、字线一起都为ρ，则RLINE＝ρL。然后，布线长度L在图14的A点成为L＝(位线)+(字线)＝(la+lb)+(2la+lb)＝3la+2lb，在B点成为L＝(6la+lb)+(4la+lb)＝10la+2lb。从而可知布线长的B点中的施加到可变电阻元件上的有效电压明显变低。再有，在图14中，假设ρ＝0.6Ω/μm、la＝1.5μm、lb＝15μm，电源电压VDD＝4V、R＝100Ω，则根据数学式1，A点中的施加到可变电阻元件上的有效电压VRA是3.31V，B点中的有效电压VRB是3.15V。
施加到可变电阻元件上的有效电压的差异特别对电阻变化速度(脉冲响应)产生很大影响。图15是示出可变电阻元件的电阻值与施加电压脉冲的脉冲宽度的关系的图表。从图表可知，可变电阻元件中存在电阻值的峰值，施加电压脉冲中有使电阻变化为最大的最佳脉冲宽度。认为该脉冲宽度越短，可变电阻元件的电阻变化越快，作为元件的脉冲响应就越快。
图16是示出可变电阻元件的电阻值为峰值时的施加电压的脉冲宽度与施加到可变电阻元件上的有效电压的关系的图表。根据图16，在A点中的有效电压VRA＝3.31V，B点中的有效电压VRB＝3.15V的情况下，电阻峰值时的脉冲宽度分别为154ns、253ns。能够理解到很少的电压差能对脉冲响应产生很大影响。
图14中示出的存储器单元阵列为了说明而是小规模的，可以说由布线长度的差异所产生的施加到可变电阻元件上的有效电压的差比较小。但是，例如在一般的16K位的存储器单元阵列的情况下，根据数学式1，使用上述的各参数进行计算，则有效电压最大3.34V，最小115V。其结果，可变电阻元件的电阻值为峰值时的施加电压脉冲的脉冲宽度分别为144ns、4.46ms，有产生3万倍以上的差的问题。
本发明鉴于上述问题，其目的在于提供一种矫正由因为在存储器单元阵列内的位置差异所产生的布线长度的差异而引起的施加到可变电阻元件上的有效电压的不均匀，能够抑制存储器单元间的可变电阻元件的电阻变化特性的偏差的半导体存储装置。
用于解决问题的手段
用于达到上述目的的本发明涉及的半导体存储装置具有存储器单元阵列，所述存储器单元阵列在行方向和列方向的至少任一个方向上排列多个具有可变电阻元件的存储器单元，所述可变电阻元件的电阻根据电压脉冲的施加而变化，可根据该电阻变化存储信息，所述存储器单元阵列将同一行的上述存储器单元内的一个端子与共通的字线连接，将同一列的上述存储器单元内的其它端子与共通的位线连接，上述半导体存储装置的第一特征在于，基于选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的与上述选择存储器单元连接的选择字线和上述位线内的与上述选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的电压幅值或者脉冲宽度的至少某一方，使得根据施加到上述存储器单元阵列内的上述存储器单元、即成为写入或消去对象的上述选择存储器单元的上述可变电阻元件上的电压脉冲的有效电压幅值或脉冲宽度，写入或消去后的上述可变电阻元件的电阻变化与上述存储器单元阵列内的配置点无关，收束在一定范围内。
用于达到上述目的的本发明涉及的半导体存储装置具有存储器单元阵列，所述存储器单元阵列在行方向和列方向的至少任一个方向上排列多个具有可变电阻元件的存储器单元，所述可变电阻元件的电阻根据电压脉冲的施加而变化，可根据该电阻变化存储信息，所述存储器单元阵列将同一行的上述存储器单元内的一个端子与共通的字线连接，将同一列的上述存储器单元内的其它端子与共通的位线连接，上述半导体存储装置的第二特征在于，基于选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的与上述选择存储器单元连接的选择字线和上述位线内的与上述选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的电压幅值，使得施加到上述存储器单元阵列内的上述存储器单元、即成为写入、消去或读出对象的上述选择存储器单元的上述可变电阻元件上的电压脉冲的有效电压幅值与上述存储器单元阵列内的配置点无关，收束在一定范围内。
上述任一特征的本发明涉及的半导体存储装置的第三特征在于，进一步在上述存储器工作时，基于上述选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的不与上述选择存储器单元连接的非选择字线的端部上的电压和上述位线内的不与上述选择存储器单元连接的非选择位线上的电压的至少某一方。
此外，上述任一特征的本发明涉及的半导体存储装置的第四特征在于，在假设上述选择字线与上述选择位线的各端部间的电压差为VBW，施加到上述选择存储器单元的上述可变电阻元件上的上述有效电压幅值为VR，上述可变电阻元件的电阻值为R，从上述选择字线和上述选择位线的各端部到上述选择存储器单元的布线电阻的总和为RLINE的情况下，调整上述电压差VBW，使得用数学式VR＝R/(R+RLINE)×VBW给予的上述有效电压幅值VR恒定。
上述特征的本发明涉及的半导体存储装置的第五特征在于，在进一步假设电源电压为VDD，对于上述存储器单元阵列内的全部的上述存储器单元共通的常数为X的情况下，与(R+RLINE)成比例地调整上述电压差VBW，使得满足数学式VBW＝X×(R+RLINE)×VDD。
上述第四特征的本发明涉及的半导体存储装置的第六特征在于，进一步具有用于调整施加到上述选择字线和上述选择位线的至少某一方的端部上的电压脉冲的电压幅值的电压调整电路，上述电压调整电路具有小于等于上述存储器单元阵列内的上述存储器单元的总数的多个开关电路，利用选择上述选择字线和上述选择位线的至少某一方的译码信号来通断控制上述多个开关电路。
上述第五特征的本发明涉及的半导体存储装置的第七特征在于，具有用于调整施加到上述选择字线和上述选择位线的至少某一方的端部上的电压脉冲的电压幅值的电压调整电路，上述电压调整电路具有小于等于上述存储器单元阵列内的上述存储器单元的总数的多个开关电路和放大器，利用选择上述选择字线和上述选择位线的至少某一方的译码信号来通断控制上述多个开关电路，设Y为规定的常数，调整已被控制为导通状态的上述开关电路的输出电压V1，使得满足数学式V1＝Y×(R+RLINE)×VDD，上述放大器放大上述输出电压V1，得到上述电压差VBW。
用于达到上述目的的本发明涉及的半导体存储装置具有存储器单元阵列，所述存储器单元阵列在行方向和列方向的至少任一个方向上排列多个具有可变电阻元件的存储器单元，所述可变电阻元件的电阻根据电压脉冲的施加而变化，可根据该电阻变化存储信息，所述存储器单元阵列将同一行的上述存储器单元内的一个端子与共通的字线连接，将同一列的上述存储器单元内的其它端子与共通的位线连接，上述半导体存储装置的第八特征在于，基于上述选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的与上述选择存储器单元连接的选择字线和上述位线内的与上述选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的脉冲宽度，使得根据施加到上述存储器单元阵列内的上述存储器单元、即成为写入或消去对象的选择存储器单元的上述可变电阻元件上的电压脉冲的有效脉冲宽度，写入或消去后的上述可变电阻元件的电阻变化与上述存储器单元阵列内的配置点无关，收束在一定范围内。
上述特征的本发明涉及的半导体存储装置的第九特征在于，利用离散地施加到上述选择字线和上述选择位线的至少某一方的端部上的电压脉冲的脉冲数，来调整上述脉冲宽度。
上述任一特征的本发明涉及的半导体存储装置的第十特征在于，上述存储器单元阵列进一步在行方向和列方向上分别排列多个上述存储器单元，将同一行的上述存储器单元内的一个端子即上述可变电阻元件的一端与共通的上述字线连接，将同一列的上述存储器单元内的其它端子即上述可变电阻元件的另一端与共通的上述位线连接。
发明效果
由于上述第一或第二特征的本发明涉及的半导体存储装置构成为基于选择存储器单元的存储单元阵列内的配置点来调整施加的电压脉冲的电压幅值，因此，能够将施加到各存储器单元的可变电阻元件上的有效电压收束在一定范围内，能够实现在各存储器单元间可变电阻元件的特性的偏差少的存储器单元阵列。这样，能够实现在各存储器单元间特性的偏差少的半导体存储装置。
另外，根据本发明，由于能够将施加到各存储器单元的可变电阻元件上的有效电压收束在一定范围内，因此，在各存储器单元中，能够降低电阻值为峰值的电压脉冲的脉冲宽度的偏差。此外，根据本发明，由于能够将施加到各存储器单元的可变电阻元件上的有效电压收束在一定范围内，因此，能够降低各存储器单元的高电阻状态和低电阻状态中的电阻值的偏差。
由于上述第一或第八特征的本发明涉及的半导体存储装置为了调整写入或消去时的有效电压的差异，构成为基于选择存储器单元的存储器单元阵列内的配置点来调整施加的电压脉冲的脉冲宽度，因此，能够将由施加到各存储器单元的可变电阻元件上的有效电压的差异所产生的写入或消去后的电阻值的差异收束在一定范围内，能够实现在各存储器单元间可变电阻元件的特性的偏差少的存储器单元阵列。这样，能够实现在各存储器单元间特性的偏差少的半导体存储装置。
附图说明
图1是示出本发明涉及的半导体存储装置的第一实施方式的概略结构的方框图。
图2是示出本发明涉及的半导体存储装置的存储器单元阵列的概略概要的说明图。
图3是示出本发明涉及的半导体存储装置的第一实施方式中的写入工作时的存储器单元阵列内的各位线和各字线的电位的关系的概略电路图。
图4是示出本发明涉及的半导体存储装置的第一实施方式中的清除工作时的存储器单元阵列内的各位线和各字线的电位的关系的概略电路图。
图5是示出本发明涉及的半导体存储装置的读出工作中的存储器单元阵列内的各位线和各字线的电位的关系的概略电路图。
图6是示出本发明涉及的半导体存储装置的其他的概略结构例的方框图。
图7是示出现有技术涉及的半导体存储装置的可变电阻元件的电阻值与施加电压的脉冲宽度的关系的图表。
图8是示出本发明涉及的半导体存储装置的可变电阻元件的电阻值与施加电压的脉冲宽度的关系的图表。
图9是示出本发明涉及的半导体存储装置和现有技术涉及的半导体存储装置中的、能够分离高电阻状态和低电阻状态的上限的位数与施加电压的脉冲宽度的关系的图表。
图10是示出本发明涉及的半导体存储装置的第二实施方式的概略结构的方框图。
图11是示出本发明涉及的半导体存储装置的第二实施方式中的写入工作时的存储器单元阵列内的各位线和各字线的电位的关系的概略电路图。
图12是示出本发明涉及的半导体存储装置的第二实施方式中的清除工作时的存储器单元阵列内的各位线和各字线的电位的关系的概略电路图。
图13是示出现有技术涉及的交叉点结构的存储器单元阵列的结构的概略方框图。
图14是示出现有技术涉及的交叉点结构的存储器单元阵列的结构的概略说明图。
图15是示出可变电阻元件的电阻值与施加电压的脉冲宽度的关系的图表。
图16是示出可变电阻元件的电阻值为峰值时的施加电压的脉冲宽度与施加到可变电阻元件上的有效电压的关系的图表。
图17是示出本发明涉及的半导体存储装置的第三实施方式的概略结构的方框图。
图18是在本发明涉及的半导体存储装置的第三实施方式中生成的电压脉冲的波形图。
图19是示出本发明涉及的半导体存储装置的第四实施方式的概略结构的方框图。
图20是在本发明涉及的半导体存储装置的第四实施方式中生成的电压脉冲的波形图。
附图标记的注释
1：本发明涉及的半导体存储装置
100：存储器单元阵列
101：位线
102：字线
103：可变电阻元件
200：存储器单元阵列
201：下部电极
202：可变电阻体
203：上部电极
601：开关电路群
602：地址译码器
603：放大电路
604：放大器
605：列译码器
606：行译码器
607：放大器
608：行地址译码器
609：放大器
610：脉冲宽度调整电路
611：计数器电路
612：脉冲生成电路
613：变换器电路
614：NAND电路
610：脉冲宽度调整电路
620：脉冲数调整电路
701：选择存储器单元
702：选择位线
703：选择字线
901：放大电路
1001：选择存储器单元
1002：选择位线
1003：选择字线
1201：选择存储器单元
1202：选择位线
1203：选择字线
1204：读出放大器
具体实施方式
以下，基于附图说明本发明涉及的半导体存储装置(以下适当简称为“本发明装置”)的实施方式。
<第一实施方式>
基于图1～图5说明本发明装置的第一实施方式。在此，图1是示出本发明装置的结构的概略方框图。如图1所示，本发明装置1的结构具有存储器单元阵列100、开关电路群601、重写信号用的地址译码器602、列译码器605、行译码器606和行地址译码器608。
存储器单元阵列100是与现有技术相同的电路结构，如图2所示，在行方向和列方向的至少一个方向上排列多个具有可变电阻元件103的存储器单元，所述可变电阻元件103的电阻根据电压脉冲的施加而变化，可根据其电阻的变化存储信息，将同一行的存储器单元内的一个端子与共通的字线102连接，将同一列的存储器单元内的其它端子与共通的位线101连接。更详细的情况如图2所示，存储器单元阵列100的结构在于，在行方向和列方向上分别排列多个存储器单元，将同一行的存储器单元内的一个端子即可变电阻元件103的一端与共通的字线102连接，将同一列的存储器单元内的其它端子即可变电阻元件103另一端与共通的位线101连接。再有，在此，位线101与字线102的电位差一超过某阈值VTH，该可变电阻元件103的电阻值就变化。
开关电路群601与作为放大器的放大电路603同时具有电压调整电路的功能，所述电压调整电路的功能用于调整对选择字线和选择位线的至少某一方的端部施加的电压脉冲的电压幅值，开关电路群601的结构具有少于等于存储器单元阵列100的存储器单元数的开关电路SW。此外，利用选择选择字线和选择位线的至少某一方的译码信号来通断控制多个开关电路SW。在本实施方式中，由来自地址译码器602的信号选择的开关电路SW成为ON(导通)。利用放大电路603放大开关电路SW的输出电压V1，得到与选择存储器单元连接的选择字线和选择位线的各端部间的电压差VBW。
以下，基于图3～图5说明本发明装置1中的电压脉冲的调整。本发明装置1构成为，在规定的存储器工作时，基于选择存储器单元在存储器单元阵列100内的配置点，调整施加到字线102内的与选择存储器单元连接的选择字线和位线101内的与选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的电压幅值，使得施加到存储器单元阵列100内的存储器单元、即成为写入或消去对象的选择存储器单元的可变电阻元件103上的电压脉冲的有效电压幅值与存储器单元阵列100内的配置点无关，收束在一定范围内。本实施方式的本发明装置1进一步构成为，在存储器工作时，基于选择存储器单元在存储器单元阵列100内的配置点，调整施加到字线102内的不与选择存储器单元连接的非选择字线端部上的电压和施加到位线101内的不与选择存储器单元连接的非选择位线上的电压的至少某一方。
再有，在此的规定的存储器工作是放大或减小可变电阻元件103的电阻的写入工作、使可变电阻元件103的电阻变化为写入工作前的状态的清除工作、根据可变电阻元件103的电阻的状态读出存储信息的读出工作的至少某一个工作。
首先，基于图3和图4说明写入工作和清除工作中的电压调整。
根据数学式1可知，与不同的布线长度L无关，为了使施加到选择存储器单元的可变电阻元件103上的有效电压VR在一定范围内，最好根据布线长度L变更电压差VBW。即，关于电压差VBW、从选择字线和选择位线的各端部到选择存储器单元的布线电阻的合计RLINE和可变电阻元件103的电阻R，最好VBW∝(R+Rline)的关系成立。在此，假设对全部的存储器单元导入取共通值的加权因子X，设电源电压为VDD，则电压差VBW用以下的数学式2表示。
[数学式2]
VBW＝X(R+RLINE)×VDD
根据数学式1和数学式2，通过适当地调整加权因子X，能够将有效电压VR调整为期望的值。再有，作为加权因子X，例如也可以使用布线电阻的平均值RAVG，设定满足X＝Y/(R+RAVG)的Y。
从而，根据数学式2调整本实施方式的开关电路SW的输出V1成为V1＝X′(R+RLINE)×VDD，用放大电路603放大为VBW。本实施方式的放大电路603构成为电压放大开关电路SW的输出V1成为VBW＝2V1，X′＝X/2。另外，向放大器604输入放大电路603的输出VBW。从放大器604输出VBW，通过列译码器605或行译码器606向选择位线或选择字线的一方输入。此外，向放大器607输入来自开关电路群601的输出V1。从放大器607输出VBW/2(＝V1)，通过列译码器605和行译码器606向非选择位线和非选择字线输入。再有，在本实施方式中，在写入工作时和清除工作时，读出工作用的放大器609是非激活状态，其输出成为悬浮状态。
在此，图3示出了写入工作时的存储器单元内的各位线和各字线的电位的关系。在此，通过列译码器605向选择位线702输入放大器604的输出，选择位线702的电位成为VBW。此外，由于选择字线703的电位为0V，因此选择存储器单元701的电位差为电压差VBW。再有，若VBW＞VTH，可变电阻元件103的电阻值就变化。
另外，通过列译码器605和行译码器606，向非选择位线和非选择字线施加放大器607的输出，与选择位线702连接的非选择存储器单元的电压差成为VBW/2＝V1。再有，在此，调整V1使得V1＜VTH，使得除了与选择位线702连接的选择存储器单元701以外的非选择存储器单元的可变电阻元件103的电阻值不变化。此外，关于其他的非选择存储器单元，由于非选择位线和非选择字线的电位相同，施加电压等于0，因此可变电阻元件103的电阻值不变化。
图4示出了清除工作时(消去工作时)的存储器单元内的各位线和各字线的电位的关系。如图4所示，最好使清除工作时的各位线和各字线的电位与写入工作时选择位线702的电位和选择字线703的电位相反。这时，向选择存储器单元701施加与写入工作时反极性的电压。再有，关于与选择位线702和选择字线703连接的非选择存储器单元也施加反极性的电压，但与写入工作时同样地，若V1＜VTH，可变电阻元件103的电阻值就不变化。关于其他的非选择存储器单元，由于非选择位线和非选择字线的电位相同，与写入工作时同样地，施加到各非选择存储器单元上的电压等于0，因此可变电阻元件103的电阻值不变化。
从而，根据图3和图4可以说，若调整电压差VBW使得满足以下的数学式3，就能够防止存储器单元的干扰。
[数学式3]
VBW/2＜VTH＜VBW
接着，基于图5说明读出工作中的电压调整。
在读出工作中，利用来自读出用的行地址译码器608的信号来通断控制开关电路群601的多个开关电路SW。开关电路SW的输出电压VRead用以下的数学式4表示。
[数学式4]
VRead＝X″(R+RLINE)×VDD
在此，X″是加权因子。通过读出用的放大器609，向行译码器606输入开关电路SW的输出电压VRead。再有，在本实施方式中，读出工作时、写入工作和清除工作用的放大器604和放大器607是非激活状态，其输出成为悬浮状态。
图5示出了读出工作时的存储器单元阵列100内的各位线和字线的电位的关系。在此，与选择存储器单元1201连接的选择字线1203的电位为VRead，除此以外的非选择字线的电位是0。此外，也包括与选择存储器单元1201连接的选择位线1202，将全部位线的电位设定为0。由于流过选择位线1202的电流根据选择存储器单元1201的可变电阻元件103的电阻值而增减，因此，就利用与选择位线1202连接的读出放大器1204放大电流，读出数据。
在此，若设定数学式4的加权因子X″，使得VRead＜VTH，或者设定VDD为读出工作专用，就可以对于存储器单元非破坏读出，不需要读出后的重新写入。
再有，设想在读出工作时，由在存储器单元阵列100内的位置所产生的布线电阻的差异不给予像在重写工作时和清除工作时那样大的影响。该情况下，例如如图6所示，也可以构成为设定行地址译码器608的输出为恒定值VRead，不通过开关电路群601而直接向放大器609输入。
在此，图7和图8示出了具有8条位线和8条字线，在位线与字线的交点上形成着存储器单元的64位的存储器单元阵列100中的、可变电阻元件103的电阻值与施加电压的脉冲宽度的关系。在现有技术中，如图7所示，在存储器单元间看到可变电阻元件103的电阻值为峰值时的脉冲宽度中有偏差。对此，在本发明装置1中，如图8所示，可以说能够抑制在存储器单元间可变电阻元件103的电阻值为峰值时的脉冲宽度的偏差。
此外，图9示出了具有8条位线和4条字线，在位线与字线的交点上形成着存储器单元的32位的存储器单元阵列100中的、能够分离高电阻状态和低电阻状态的上限的位数与施加电压的脉冲宽度的关系。如图9所示，在现有技术中充其量数百位左右，在施加脉冲宽度3μs的电压脉冲中，不足以在存储器单元的可变电阻元件103中引起电阻变化。对此，在本发明装置1中，用脉冲宽度3μs改善为接近5000位。另外，在脉冲宽度10μs的情况下，改善为超过1T位。从而，适用本发明能够降低各存储器单元的高电阻状态和低电阻状态中的电阻值的偏差，这就示出了能够实现具有大规模存储器单元阵列100的半导体存储装置。
<第二实施方式>
基于图10～图12说明本发明装置1的第二实施方式。在本实施方式中，关于本发明装置1的写入工作和清除工作涉及的结构与上述第一实施方式不同的情况进行说明。再有，关于读出工作，由于与上述第一实施方式相同，故在本实施方式中省略说明。
在此，图10是示出本实施方式的本发明装置1的概略结构的方框图。在本实施方式中，加之上述第一实施方式的结构，还具有放大电路901。更详细地说，本实施方式开关电路SW和放大电路603构成为VBW＝3V1。本实施方式的放大器607的输出分支为2个，一个被V1原样输入到列译码器605和行译码器606中，另一个被输入到放大电路901中。放大电路901将从放大器607输出的V1放大为2V1，向列译码器605和行译码器606输出。再有，在本实施方式中，在写入工作时和清除工作时，读出工作用的放大器609是非激活状态，其输出成为悬浮状态。在读出工作时，写入工作和清除工作用的放大器604和放大器607是非激活状态，其输出成为悬浮状态。
图11示出了写入工作时的存储器单元内的各位线和各字线的电位的关系。在此，通过列译码器605向选择位线1002施加来自放大器604的输出VBW，选择位线1002的电位是电压差VBW，选择字线1003的电位是0V，选择存储器单元1001的电位差与第一实施方式同样地成为VBW。再有，若VBW＞VTH，可变电阻元件103的电阻值就变化。
另外，向非选择位线输入放大器607的输出，非选择位线的电位成为VBW/3，向非选择字线输入放大电路901的输出，非选择字线的电位成为2VBW/3。其结果，选择存储器单元1001以外的非选择存储器单元的电位差成为VBW/3＝V1。再有，若V1＜VTH，可变电阻元件103的电阻值就不变化。
图12示出了清除工作时的存储器单元内的各位线和各字线的电位的关系，设定为选择位线和选择位线的电位与写入工作时相反，非选择位线和非选择字线的电位与写入工作时相反。因此，向选择存储器单元施加与写入工作时反极性的电压。关于其他的非选择存储器单元，施加与写入工作时反极性的电压，但其电压的大小相同，是VBW/3＝V1。
根据以上可以说，在本实施方式中，若调整电压差VBW使得满足以下的数学式5，就能够防止存储器单元的干扰。
[数学式5]
VBW/3＜VTH＜VBW
接着，数学式5与第一实施方式的数学式3相比，用于防止存储器单元的干扰的条件变缓，可以说数学式5是比数学式3容易满足的条件。因此，本实施方式的本发明装置1在电压条件的制约严格的情况下有用。
<第三实施方式>
基于图17和图18说明本发明装置的第三实施方式。在此，图17是示出本发明装置的结构的概略方框图。如图17所示，本实施方式的本发明装置1的结构具有存储器单元阵列100、脉冲宽度调整电路610、重写信号用的地址译码器602、列译码器605、行译码器606和行地址译码器608。再有，存储器单元阵列100的结构与上述各实施方式相同，故在本实施方式中省略其说明。
脉冲宽度调整电路610具有调整施加到选择字线和选择位线的至少某一方的端部上的电压脉冲的脉冲宽度的功能，其结构具有串联了规定数量的变换器的延迟电路、小于等于存储器单元阵列100的存储器单元数的开关电路SW、NAND电路614和变换器电路613。在此的延迟电路由一对变换器电路构成。此外，与上述各实施方式同样地，利用选择选择字线和选择位线的至少某一方的译码信号来通断控制多个开关电路SW。在本实施方式中，利用来自地址译码器602的信号选择的开关电路SW成为ON。利用开关电路群601的延迟电路的段数来调整施加到选择存储器单元上的电压脉冲WritePW的脉冲宽度。
在此，图18示出了本实施方式的开关电路群610的输入波形和输出波形。如图18所示，电压脉冲WritePW构造成根据信号CE的上升沿而上升，根据信号CE#D的下降沿而下降，通过根据选择存储器单元的配置选择具有适当的脉冲宽度的信号CE#D，来调整电压脉冲WritePW的脉冲宽度。
以下，基于图3和图4，关于本实施方式的本发明装置1中的电压脉冲的脉冲宽度的调整进行说明。本发明装置1在规定的存储器工作时，即使施加到存储器单元阵列100内的存储器单元即成为写入或消去对象的选择存储器单元的可变电阻元件103上的电压脉冲的有效电压幅值不同，也根据存储器单元阵列100内的配置点来调整电压脉冲的脉冲宽度，使得写入后的电阻值在规定的范围内。本实施方式的本发明装置1构成为基于选择存储器单元的存储器单元阵列100内的配置点，调整施加到与字线102内的选择存储器单元连接的选择字线和与位线101内的选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的脉冲宽度。
首先，基于图3和图4，关于写入工作和清除工作中的脉冲宽度调整进行说明。
在本实施方式中，由于电压差VBW恒定，因此，根据数学式1，实际施加到存储器单元上的有效电压VR根据布线长度L的不同和存储器单元的地方而不同。为了即使施加到选择存储器单元的可变电阻元件103上的有效电压VR同，也使写入或消去后的电阻值在一定范围内，根据图16可知，最好按照有效电压VR的值(布线长度L)来改变写入脉冲宽度。即，基于图16的关系，最好利用有效电压VR的值阶段性地选择脉冲宽度。
接着，使用图3说明本实施方式的写入工作时的存储器单元内的各位线和各字线的电位的关系。在此，利用从变换器电路613输出的电压脉冲WritePW，通过列译码器605选择选择位线702，在电压脉冲WritePW的脉冲宽度的时间中向选择位线702输入写入电压VBW。此外，由于选择字线703的电位为0V，因此，选择存储器单元701的电位差为电压差VBW。再有，与上述第一实施方式同样地，若VBW＞VTH，可变电阻元件103的电阻值就变化。
另外，通过列译码器605和行译码器606，向非选择位线和非选择字线施加电压VBW/2，与选择位线702连接的非选择存储器单元的电压差成为VBW/2＝V1。再有，在此，调整V1使得V1＜VTH，使得除了与选择位线702连接的选择存储器单元701以外的非选择存储器单元的可变电阻元件103的电阻值不变化。此外，关于其他的非选择存储器单元，由于非选择位线和非选择字线的电位相同，施加电压等于0，因此可变电阻元件103的电阻值不变化。
接着，使用图4说明本实施方式的清除工作时(消去工作时)的存储器单元内的各位线和各字线的电位的关系。如图4所示，最好使清除工作时的各位线和各字线的电位与写入工作时选择位线702的电位和选择字线703的电位相反。这时，在电压脉冲WritePW的脉冲宽度的时间中，向选择存储器单元701施加与写入工作时反极性的电压。再有，与上述第一实施方式同样地，关于与选择位线702和选择字线703连接的非选择存储器单元也施加反极性的电压，但与写入工作时同样地，若V1＜VTH，可变电阻元件103的电阻值就不变化。关于其他的非选择存储器单元，由于非选择位线和非选择字线的电位相同，与写入工作时同样地，施加到各非选择存储器单元上的电压等于0，因此可变电阻元件103的电阻值不变化。
从而，与第一实施方式同样地，根据图3和图4可以说，若调整电压差VBW使得满足数学式3，就能够防止存储器单元的干扰。
<第四实施方式>
基于图19和图20，关于本发明装置1的第四实施方式进行说明。在本实施方式中，关于本发明装置1的写入工作和清除工作所涉及的结构与上述第三实施方式不同的情况进行说明。
具体地说，在上述第三实施方式中，用脉冲宽度调整了由因为布线长度的差异所产生的写入时的有效电压的不同而引起的写入后的电阻值的偏差，但在本实施方式中，通过改变具有恒定的脉冲宽度的电压脉冲的脉冲数来调整脉冲宽度。
在此，图19是示出本实施方式的本发明装置1的结构的概略方框图。如图19所示，本发明装置1的结构具有存储器单元阵列100、脉冲数调整电路620、重写信号用的地址译码器602、列译码器605、行译码器606和行地址译码器608。再有，存储器单元阵列100的结构与上述各实施方式相同，故在本实施方式中省略其说明。
脉冲数调整电路620如图19所示，具有调整施加到选择字线和选择位线的至少某一方的端部上的电压脉冲的脉冲数的功能，其结构具有小于等于存储器单元阵列100的存储器单元数的开关电路SW、计数器电路611和脉冲生成电路612。再有，在图19中，为了简单说明，仅搭载了7种选择电路。此外，与上述各实施方式同样地，利用选择选择字线和选择位线的至少某一方的译码信号来通断控制多个开关电路SW。在本实施方式中，利用来自地址译码器602的信号选择的开关电路SW成为ON。利用计数器电路611和脉冲生成电路612来调整施加到选择存储器单元上的电压脉冲RPulsc的脉冲数。
在此，图20示出了本实施方式的开关电路群610的输入波形和输出波形。更具体地说，示出了向开关电路群610输入的信号CL、来自计数器电路611的信号Q1～Q3、从开关电路群610输出的信号RPulse，通过根据选择存储器单元的配置而选择具有适当的脉冲数的信号RPulse，来调整施加到选择存储器单元上的电压脉冲的脉冲宽度。
以下，基于图3和图4，关于本实施方式的本发明装置1中的电压脉冲的脉冲数的调整进行说明。本发明装置1在规定的存储器工作时，即使施加到存储器单元阵列100内的存储器单元即成为写入或消去对象的选择存储器单元的可变电阻元件103上的电压脉冲的有效电压幅值不同，也根据存储器单元阵列100内的配置点来调整电压脉冲的脉冲数，使得写入后的电阻值在规定的范围内。本实施方式的本发明装置1构成为基于选择存储器单元的存储器单元阵列100内的配置点，调整施加到与字线102内的选择存储器单元连接的选择字线和与位线101内的选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的脉冲数。
在本实施方式中，与上述第三实施方式同样地，由于电压差VBW恒定，因此，根据数学式1，实际施加到存储器单元上的有效电压VR根据布线长度L的不同和存储器单元的地方而不同。为了即使施加到选择存储器单元的可变电阻元件103上的有效电压VR不同，也使写入或消去后的电阻值在恒定范围内，根据图16可知，最好按照有效电压VR的值(布线长度L)来改变合计的写入脉冲宽度。基于图16的关系，最好利用有效电压VR的值阶段性地选择脉冲宽度。在本实施方式中，通过按照有效电压VR的值选择具有恒定的脉冲宽度的电压脉冲的脉冲数，来调整脉冲宽度。
<另外的实施方式>
<1>在上述各实施方式中，关于具有交叉点结构的存储器单元阵列的情况进行了说明，但对于例如具有由串联了晶体管和二极管等选择元件和可变电阻元件的存储器单元所构成的存储器单元阵列的半导体存储装置，也能够适用本发明。该情况下，根据在存储器单元阵列内的位置，位线或源极线的寄生电阻不同，认为可变电阻元件上的电压受到影响，因此，通过适用本发明，能够实现在各存储器单元间可变电阻元件的特性的偏差少的存储器单元阵列。
<2>在上述各实施方式中，按照选择存储器单元的配置调整了电压幅值或脉冲宽度的某一方，但也可以构成为调整电压幅值和脉冲宽度两者。

Claims (10)

1.一种半导体存储装置，具有存储器单元阵列，所述存储器单元阵列在行方向和列方向的至少任一个方向上排列多个具有可变电阻元件的存储器单元，所述可变电阻元件的电阻根据电压脉冲的施加而变化，可根据该电阻变化而存储信息，所述存储器单元阵列将同一行的上述存储器单元内的一个端子与共通的字线连接，将同一列的上述存储器单元内的其它端子与共通的位线连接，上述半导体存储装置的特征在于，
基于选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的与上述选择存储器单元连接的选择字线和上述位线内的与上述选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的电压幅值或者脉冲宽度的至少某一方，使得根据施加到上述存储器单元阵列内的上述存储器单元、即成为写入或消去对象的上述选择存储器单元的上述可变电阻元件上的电压脉冲的有效电压幅值或脉冲宽度，写入或消去后的上述可变电阻元件的电阻变化与上述存储器单元阵列内的配置点无关，收束在一定范围内。
2.一种半导体存储装置，具有存储器单元阵列，所述存储器单元阵列在行方向和列方向的至少任一个方向上排列多个具有可变电阻元件的存储器单元，所述可变电阻元件的电阻根据电压脉冲的施加而变化，可根据该电阻变化存储信息，所述存储器单元阵列将同一行的上述存储器单元内的一个端子与共通的字线连接，将同一列的上述存储器单元内的其它端子与共通的位线连接，上述半导体存储装置的特征在于，
基于选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的与上述选择存储器单元连接的选择字线和上述位线内的与上述选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的电压幅值，使得施加到上述存储器单元阵列内的上述存储器单元、即成为写入、消去或读出对象的上述选择存储器单元的上述可变电阻元件上的电压脉冲的有效电压幅值与上述存储器单元阵列内的配置点无关，收束在一定范围内。
3.如权利要求1或2所述的半导体存储装置，其特征在于，
在上述存储器工作时，基于上述选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的不与上述选择存储器单元连接的非选择字线的端部上的电压和上述位线内的不与上述选择存储器单元连接的非选择位线上的电压的至少某一方。
4.如权利要求1或2所述的半导体存储装置，其特征在于，
在假设上述选择字线与上述选择位线的各端部间的电压差为VBW，施加到上述选择存储器单元的上述可变电阻元件上的上述有效电压幅值为VR，上述可变电阻元件的电阻值为R，从上述选择字线和上述选择位线的各端部到上述选择存储器单元的布线电阻的总和为RLINE的情况下，调整上述电压差VBW，使得用数学式
VR＝R/(R+RLINE)×VBW
给予的上述有效电压幅值VR恒定。
5.如权利要求4所述的半导体存储装置，其特征在于，
在进一步假设电源电压为VDD，对于上述存储器单元阵列内的全部的上述存储器单元共通的常数为X的情况下，与(R+RLINE)成比例地调整上述电压差VBW，使得满足数学式
VBW＝X×(R+RLINE)×VDD。
6.如权利要求4所述的半导体存储装置，其特征在于，
具有用于调整施加到上述选择字线和上述选择位线的至少某一方的端部上的电压脉冲的电压幅值的电压调整电路，
上述电压调整电路具有小于等于上述存储器单元阵列内的上述存储器单元的总数的多个开关电路，
利用选择上述选择字线和上述选择位线的至少某一方的译码信号来通断控制上述多个开关电路。
7.如权利要求5所述的半导体存储装置，其特征在于，
具有用于调整施加到上述选择字线和上述选择位线的至少某一方的端部上的电压脉冲的电压幅值的电压调整电路，
上述电压调整电路具有小于等于上述存储器单元阵列内的上述存储器单元的总数的多个开关电路和放大器，
利用选择上述选择字线和上述选择位线的至少某一方的译码信号来通断控制上述多个开关电路，
设Y为规定的常数，调整已被控制为导通状态的上述开关电路的输出电压V1，使得满足数学式
V1＝Y×(R+RLINE)×VDD，
上述放大器电压放大上述输出电压V1，得到上述电压差VBW。
8.一种半导体存储装置，具有存储器单元阵列，所述存储器单元阵列在行方向和列方向的至少任一个方向上排列多个具有可变电阻元件的存储器单元，所述可变电阻元件的电阻根据电压脉冲的施加而变化，可根据该电阻变化存储信息，所述存储器单元阵列将同一行的上述存储器单元内的一个端子与共通的字线连接，将同一列的上述存储器单元内的其它端子与共通的位线连接，上述半导体存储装置的特征在于，
基于选择存储器单元的上述存储器单元阵列内的配置点，调整施加到上述字线内的与上述选择存储器单元连接的选择字线和上述位线内的与上述选择存储器单元连接的选择位线的至少某一方的端部上的电压脉冲的脉冲宽度，使得根据施加到上述存储器单元阵列内的上述存储器单元、即成为写入或消去对象的上述选择存储器单元的上述可变电阻元件上的电压脉冲的有效脉冲宽度，写入或消去后的上述可变电阻元件的电阻变化与上述存储器单元阵列内的配置点无关，收束在一定范围内。
9.如权利要求8所述的半导体存储装置，其特征在于，
利用离散地施加到上述选择字线和上述选择位线的至少某一方的端部上的电压脉冲的脉冲数，来调整上述脉冲宽度。
10.如权利要求1、2和8的任一项所述的半导体存储装置，其特征在于，
上述存储器单元阵列在行方向和列方向上分别排列多个上述存储器单元，将同一行的上述存储器单元内的一个端子即上述可变电阻元件的一端与共通的上述字线连接，将同一列的上述存储器单元内的其它端子即上述可变电阻元件的另一端与共通的上述位线连接。
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