TWI297946B - - Google Patents

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1297946 九、發明說明： 【發明所屬之技術領域】 本發明關於半導體裝置，特別關於使用非揮發性可變電 阻兀件之非揮發性半導體記憶裝置。 【先前技術】 現在’正在進行各種非揮發性記憶體（非揮發性半導體記 憶裝置）之研發，其中以將電阻值差異作為資料來讀取之型 式的 MRAM(Magent0-resistance Random Access Mem〇ry)、 OUM(〇v〇nic Universal Memory)等為代表的 pRAM (Phase_ change Random Access Mem〇ry)及 rram (Ruzana

Random Access Memory)具有比例調整（ScaHng)上沒有統計 物理學上之限制的優點。 一般而言，PRAM及RRAM乃以具有當施加某臨限值以上 之電壓時電阻值會變化的非揮發性可變電阻元件的方式構 成，完全不使用電晶體及二極體之類的選擇元件，而以可 變電阻元件所形成之記憶體晶格來構成記憶胞陣列。在 此，圖2係記憶格陣列之一構成例之模式圖，記憶格陣列1 在構造上，乃將由可變電阻元件1〇3所構成之記憶胞在列方 向及行方向上排列複數條，並將同一列之各可變電阻元件 1 03的一端連接於字元線丨02，同一行之可變電阻元件1 的 一端連接於位元線1〇卜可變電阻元件1〇3在位元線ι〇ι與字 元線102間之電位差超過臨限值Vth時，電阻值會發生變化。 圖13顯示未使用選擇元件構成之記憶胞陣列2〇〇之一 例。此記憶胞陣列200係下部電極2〇1上疊層有與下部電極 110914.doc 1297946 2〇1垂直之可變電阻202及上部電極203的交叉接點型記憶 體。由於未使用選擇元件，可縮小記憶胞的佔有面積，實 現更大谷量之記憶體。再者，此種交叉接點型記憶體，由 於構造簡單，因此，易於多層化，可實現積體度高的記憶 體。 [專利文獻1] 美國專利第6204 139B1號申請書 [專利文獻2] 特開2003-338607號公報 【發明内容】 圯憶胞内之可變電阻元件依被施加之電壓，其特性會有 很大的變大。以上述之RRAM而言，施加於可變電阻元件 之有效電壓愈高，電阻值之變化會愈大，電阻變化速度（脈 衝響應）亦會提升。 在此，在圖2所示之記憶胞陣列中，依記憶胞陣列内之位 置’由電源等至各記憶胞為止之佈線距離會不同，因而在 佈線電阻上會出現差異。因此，在寫入動作及刪除動作（重 设動作）中，各記憶胞間施加於可變電阻元件上之電壓脈衝 之值會不同，可能導致在各可變電阻元件之電阻變化產生 差異。特別如圖13所示，在無選擇元件的情況中，佈線電 阻所佔之比例變大，佈線長度差異所致之佈線電阻差異對 電阻變化所帶來的影響在記憶胞間會變大。更進一步地， 在PRAM及RRAM中，基於寫入動作中會處在熔解狀態等之 理由，可變電阻元件之電阻值會降低至數十至數百Q，降 110914.doc 1297946 低至幾乎與佈線電阻相同之等級，佈線電阻差異對電阻變 化帶來之影響特別大。 圖14係顯示交叉接點型記憶體之概略構造。各位元線B〇 至B7及各字元線貿〇至W7之交點上存在有可變電阻元件， 構成記憶胞。在此，如記憶胞内的可變電阻元件之電阻值 為R’由選擇字元線及選擇字元線之各端部至選擇記憶胞為 止之佈線電阻的電阻值合計為心1抓的話，位元線與字元線 間所施加之電壓VBW中施加於可變電阻元件上之有效電壓 Vr能以如下公式1表之： [公式1]

Vr=R/(R+Rline)xVbw 在此如使佈線長為L，並使佈線每單位長之電阻值簡化 成位元線及字元線均為p的話，則Rline=pL。並且，佈線 長L在圖14之A點時為l=(位元線）+(字元線 (21a lb) 31a+21b，在 B點時為 L=(61a+ib)+(41a+lb)= i〇ia+2ib。 從而，可知以佈線長之B點在可變電阻元件上所施加之有效 電壓會變低。此外，在圖14中，如ρ=〇6 Ω / μηι，la=15 μιη，lb=15 μπι，電源電壓 Vdd=4 v，R=1〇〇 Ω 的話，依公 式1，在Α點之可變電阻元件上所施加之有效電壓ν以為3·31 ν， 在Β點之有效電壓VRB為3.15 V。 可變電阻元件上所施加之有效電壓之差異會特別對電阻 k化速度（脈衝響應速度）帶來大的影響。圖15係顯示可變電 阻元件之電阻值與施加電壓脈衝之脈衝寬度之關係的圖 表。由圖表可知：可變電阻元件存在電阻值之峰值，施加 110914.doc 1297946 電壓脈衝存在可使電阻變化最大之最佳脈衝寬度。可知該 脈衝寬度愈短，可變電阻元件之電阻變化愈快，作為元件 的脈衝響應愈快。 圖1 6係顯示可變電阻元件之電阻值變成峰值時之施加電 壓之脈衝寬度與施加於可變電阻元件上之有效電壓之關係、 的圖表。依圖16，在A點之有效電壓VRA=3.31 V及B點之有 效電壓Vrb = 3 · 1 5 V的情況中，電阻峰值時之脈衝寬度各為 154 ns及253 ns。由此可知些微的電壓差異會對脈衝響靡帶 來大的影響。 圖14所示之記憶胞陣列基於說明上之方便而成小規模 者’因佈線長差異所造成之在可變電阻元件上施加有效電 壓之差異可以說比較小。然而，例如在一般的丨6 κ位元之 記憶胞陣列的情況中，依公式1，利用上述各參數來進行計 异的話’有效電壓最大為3·34 V，最小為1 · 1 5 V。依此結果， 可變電阻元件之電阻值成為峰值時之施加電壓之脈衝寬度 各為144 ns及4.46 ms，存在有產生3萬倍以上之差異之問 題。 本發明為有鑑於上述問題所完成者，其目的在於提供一 種半導體記憶裝置，其可矯正起因於記憶胞陣列内之位置 差異所致之饰、線長度差異造成之可變電阻元件上所施加之 有效電壓之不均勻，抑制記憶胞間之可變電阻元件之電阻 變化特性之差異。 為達成上述目的之本發明之半導體記憶裝置之第一特徵 為·其具有記憶胞陣列，該記憶胞陣列係將具有會隨電壓 110914.doc 1297946 脈衝之施加而變化電阻且可藉該電阻之變化來記憶資訊之 可變電阻兀件之記憶胞，在列方向及行方向中至少任何一 方向上排列複數個，並將同一列之上述記憶胞内之一端子 連接於共通之字元線，將同一行之上述記憶胞内之其他端 子連接於共通之位元線而成者，且以使依據上述記憶胞陣 列内之上述記憶胞且成為寫入或刪除對象之選擇記憶胞的 上述可變電p且元件上所施加之電壓脈衝的有效電壓振幅或 ♦脈衝寬度，寫入或刪除後之上述可變電阻元件之電阻變化 與上述記憶胞陣列内之配置位置無關地皆納入一定範圍内 之方式，將上述字元線中與上述選擇記憶胞連接之選擇字 元線及上述位元線中與上述選擇記憶胞連接之選擇位元線 中至少任何一方之端部上所施加之電壓脈衝之電壓振幅或 脈衝寬度中至少任何一方，依據上述選擇記憶胞之上述記 憶胞陣列中之配置位置進行調整。 、為達成上述目的之本發明之半導體記憶裝置之第二特徵 為/、/、有°己憶胞陣列，該記憶胞陣列係將具有會隨電壓 脈衝之施加而變化電阻且可藉該電阻之變化來記憶資訊之 可變電阻元件的記憶胞，在列方向及行方向中至少一方向 上排列複數個，並將同一列之上述記憶胞内之一端子連接 於共通之字兀線，將同一行之上述記憶胞内之其他端子連 接於共通之位π線而成者，且以使上述記憶胞陣列内之上 述β憶胞且成為窝入、刪除或讀取對象之選擇記憶胞的上 述可k電阻TL件上所施加之電壓脈衝的有效電壓振幅，與 上述記憶胞陣列内之配置位置無關而納入一定範圍内，將 110914.doc 1297946 施加於上述字开綠& 及上述位元選擇記憶胞連接之選擇字元線 小 /、上述選擇記憶胞連接之選擇位元線中至 =卜方之端部之電壓脈衝之電壓振幅依上 胞之上述記憶胞陣列中之配置位置進行調整。 心 «上述任何—個特徵之本發明之半導體記憶裝置尚具有的 第二特徵為：在上过〔士斤 述圯憶動作時，將上述字元線中未與上 己憶胞連接之非選擇字元線的端部上所施加之電壓 • &上述位元線中未與上述選擇記憶胞連接之非選擇位元線 上所施加之電壓中至少任何一方，依據上述選擇記憶胞之 上述圮憶胞陣列中之配置位置進行調整。 此外，上述任何一個特徵之本發明之半導體記憶裝置尚 具有的第四特徵為：纟設上述選擇字元線與上述選擇位元 、:各鳊°卩間的電壓差為VBW、上述選擇記憶胞之上述可變 電阻7L件上所施加之上述有效電壓振幅為、上述可變電 阻元件之電阻值為R、由上述選擇字元線及上述選擇位元線 _ <各端#至上述選擇記憶胞之佈線電阻的合計為RL⑽時， 、使VR R/(R+rune)xVbw之算式所得到之上述有效電壓振 幅Vr成為一定之方式，調整上述電壓差VBW。 上述特徵之本發明之半導體記憶裝置尚具有的第五特徵 為：在設電源電壓為Vdd、上述記憶胞陣列中之所有上述記 思月匕/、通之吊數為X時，以滿足VbW = xx(r+rline)xvdd之算式 式將上述電壓差Vb w以對（R+Rline)成比例地進行調整。 上述第四特徵之本發明之半導體記憶裝置尚具有之 第六特徵為：其具有用來調整上述選擇字元線及上述選 n09l4.doc 11 1297946 擇位元線中至少任何一方之端部上所施加之電壓脈衝之電 壓振幅的電壓調整電路，上述電壓調整電路以包含上述記 隐i陣列中之上述記憶胞總數以下之複數個開關電路而 成，依選擇上述選擇字元線及上述選擇位元線中至少任何 一方之解碼信號，對上述複數個開關電路進行開關控制。 上述第五特徵之本發明之半導體記憶裝置尚具有之第七 特彳政為·其具有用來調整上述選擇字元線及上述選擇位元 線中至 >、任何一方之端部上所施加之電壓脈衝之電壓振幅 的電壓調整電路，上述電壓調整電路以包含上述記憶胞陣 列中之上述記憶胞總數以下之複數個開關電路及放大器而 成，依據選擇上述選擇字元線及上述選擇位元線中至少任 何一方之解碼信號，對上述複數個開關電路進行開關控 制，而被控制成開狀態之上述開關電路之輸出電壓νι調整 成滿足以γ為特定常數而v卜Yx(R+R函)xVdd之算式，上 述電壓差VBW係上述放大器電壓放大上述輸出電壓…而得 到。 、為達成上述目的之本發明之半導體記憶裝置之第八特徵 為：其以包含記憶胞陣列方式而成，該記憶胞陣列係將具 有會Ik電壓脈衝之施加而變化電阻且可藉該電阻之變化來 記憶資訊之可變電阻元件之記憶胞，在列方向及行方向中 至少任何-方向上排列複數個，並將同一列之上述記憶胞 内之端子連接於共通之字元線，將同—行之上述記憶胞 内之”他^子連接於共通之位元線而成，且以使依據上述 σ己隱I陣歹j内之上述記憶胞且成為寫入或刪除對象之選擇 110914.doc 1297946 衝”，宜變電阻7"件上所施加之電塵脈衝的有效脈 見又，寫入或刪除後之上述可變電阻元件之電阻變化與 上述記，胞陣列内之配置位置無關地皆納入一定範圍内y 字上述字元線中與上述選擇記憶胞連接之選擇字元線及上 述位70線中與上述選擇記憶胞連接之選擇位元線中至少任 ^方之^ °卩上所施加之電壓脈衝之脈衝寬度，依據上述 4擇記憶胞之上述記憶胞陣列中之配置位置進行調整。 、·上述特徵之本發明之半導體記憶裝置之第九特徵為··上 述脈衝寬度係依據離散地施加於上述選擇字元線及上述選 擇位凡線中至少任何一方之端部的電慶脈衝之脈衝數進行 調整。 、上述任一特徵之本發明之半導體記憶裝置之第十特徵 為·上述記憶胞陣列將上記憶胞分別在列方向及行方向上 排列複數個，並將為同_列之上述記憶胞内之_端子之上 述可變電阻元件之-端連接於共通之上述字元線，將為同 行之上述記憶胞内之其他端子之上述可變電阻元件之另 一端連接於共通之上述位元線而成。 上述第一或第二特徵之本發明之半導體記憶裝置，因為 在構造上使施加之電壓脈衝之電壓振幅依據選擇記憶胞之 於記憶胞陣列内之配置位置而受調整，因此，可使各記憶 胞之可變電阻元件上所施加之有效電壓保持在固定範圍 内，實現在各記憶胞間可變電阻元件之特性差異少之記憶 胞陣列。從而，可實現各記憶胞間特性差異少之半導體記 憶裝置。 ° 110914.doc 13 1297946 更進一步地’依本發明，在各記憶胞之可變電阻元件上 所施加之有效電壓可保持在固定範圍内，因此，對於各記 /思胞，可減低電阻值會變成峰值的電壓脈衝之脈衝寬度之 差異。此外，依本發明’各記憶胞之可變電阻元件上所施 加之：效電壓可保持在固定範圍，，因此，可減低各記憶 月已之冋电阻狀態及低電阻狀態中之電阻值差異。 ▲上述第一或第八特徵之本發明之半導體記憶裝置，為了 調整寫人或刪除時之有效電壓之差異，在構造上將欲施加 之電壓脈衝之脈衝寬度依據選擇記憶胞之記憶胞陣列内之 配置位置來調整，因此，可使因各記憶胞之可變電阻元件 上施加之有效電麼之差異所造成之在寫入或刪除後之電阻 值差異保持在固定範圍内，實現各記憶胞間可變電阻元件 :特性差異少之記憶胞陣列。藉&’可實現各記憶胞間特 性差異少之半導體記憶裝置。 【實施方式】 Μ下，依圖式來說明本發明之半導體記憶裝置（以下 適當地簡稱為「本發明裝置」）之實施方式。 <第一實施方式> 關於本發明之第一實施方式， 日日。Λ將依圖1至圖5來加以說 月在此’圖1級顯示本發明裝罟夕接、生> 1 衣置之構造之概略區塊圖。如 0 1所不，本發明裝置〗在構造上 匕各· δ己fe胞陣列J 〇〇、聞 關電路群601、覆寫信號用 位址角千碼為6〇2、行解碼器 ll角f碼斋606及列位址解瑪器Gog。 記憶胞陣列1 〇〇具有盥先前姑 ,”无削技術相同之電路構造，如圖2 II0914.doc 14 1297946 厂、乃將具有會因電麼脈衝之施加而電阻發生變化並可 错由該電阻變化來記憶資訊之可變電阻元件103的記憶 胞，在列方向及行方向中至少任何一方上複數個排列，^ 使同一列之記憶胞内之一端子連接於共通之字元線1〇2，同 灯之C憶胞内之另一端子連接於共通之位元線1〇1。更詳 細而吕’在構造上如圖2所示，記憶胞陣列⑽乃使記憶胞 在列方向及行方向上分別排列複數個，並使同一列之記憶 胞内之一端子的可變電阻元件丨〇 3之一端連接於共通之字 元Λ 102上，同一行之記憶胞内之另一端子的可變電阻元件 ^03之另一端連接於共通之位元線1〇1上。此外，在此之可 變電阻元件103在位元線1〇1與字元線1〇2之電位差超過某 一 6¾限值VTH時，電阻值會變化。 開關電路群601在構造上連同作為放大器之放大電路 603 ’發揮作為為了調整選擇字元線及選擇位元線中至少任 何一方之端部上所施加之電壓脈衝之電壓振幅的電壓調整 電路之作用’具備§己憶胞陣列J 〇〇之記憶胞數以下之開關電 路SW。此外，依選擇選擇字元線及選擇位元線中至少任何 =方之解碼信號，複數個開關電路sw受到開關控制。在本 只知方式中，藉由位址解碼器602傳來之信號選擇之開關電 路曰夂成開（ON)。選擇記憶胞上連接之選擇字元線及選擇 位元線之各端部間之電壓差％ ’可藉由放大電路6〇3來電 壓放大開關電路s W之輸出電壓V!得到。 以下，對於本發明裝置1中之電壓脈衝調整，依圖3至圖5 進行說明。本發明裝置1在構造上於指定之記憶動作時，以 110914.doc 1297946 上述記憶胞陣列！ 00内之 選擇記憶胞的可變電阻二:、成為寫入或刪除對象之

效之電壓振幅，不拘於:：:：施加之電壓脈衝的有 會保掊"一憶胞陣列100内之配置位置而 連接、A乾圍内之方式，將字元線1〇2中與選擇記憶胞 =之㈣字,元線及位元線1〇1中與選擇記憶胞連接二 7〇秦中至夕一方之端部上所施加之電壓脈衝之電壓振 :，依賴格之上述記憶胞陣列1〇〇中之配置位置進行調 。本實施方式之本發明裝置】在構造上進一步於記憶動作 ^使字元線102内未與選擇記憶胞連接之非選擇字元線之 端：上施加之電壓、及位^線⑻内未與選擇記憶胞連接之 Μ擇位元線上施加之電壓中至少任何—方，依選擇記憶 胞之於記憶胞陣列100内之配置位置而受到調整。 此外，在此指定之記憶動作係使可變電阻元件1之電阻 增大或減少之寫入動作、將可變電阻元件103之電阻變化成 寫入動作前之狀態之重設動作、及依可變電阻元件103之電 阻值狀態來讀取記憶資訊之讀取動作中至少任何一者。 首先，依圖3及圖4來說明寫入動作及重設動作中之電壓 調整。 由公式1，可知為了不拘於相異之佈線長度L而可將選擇 記憶胞之可變電阻元件103上所施加之有效電壓％在固定 範圍内僅品使電塵差V b w依佈線長度L來加以變更即可。 亦即，電壓差VBW、由選擇字元線及選擇位元線之各端部 至I擇Z彳思胞為止之佈線電阻之合計RLINE、及可變電阻 元件103之電阻R能使‘，〇〇(7? + 7?//λ/")之關係成立即可。在此， 110914.doc -16- 1297946 如對所有之記憶胞導入共通值之加權係數χ，並使電源電壓 為VDD的話’電壓差vBW能以如下公式2表之： [公式2] ^bw==X(R+RLiNE)xVdd 藉由公式1及公式2，適當地調整加權係數χ，可將有效電 壓vR調整成所需的值。此外，作為加權係數χ，例如亦可 用佈線電阻之平均值RAVG，設定可滿足X=Y/(R+RaVg)之γ。

從而’本實施方式之開關電路SW的輸出Vl，依公式2， 破調整成\^=又〗（R+Rune)xVdd，並以放大電路6〇3放大成 vBW。本實施方式之放大電路603在構造上以Vbw=2 %之方 式來電壓方溪開關電路SW之輸出νΐ，χ1=χ/2。更進一步 地，放大電路603之輸出\/^你會被輸入放大器6〇4。由放大器 604會輸出VBW，介以行解碼器6〇5或列解碼器6〇6而被輸入 選擇位元線或選擇字元線之一方。此外’放大器6〇7中會有 來自開關電路群601之輸出Vl輸入。由放大器6〇7會輸出 vBW/2(=v丨）’介以行解碼器605及列解碼器6〇6，被輸入非 選擇位元線及非選擇字元線。此外，在本實施方式中，在 寫入動作時及重設動作時，讀取動作用之放大請9處在非 致能狀態，而其輸出處在浮動狀態。 在此，圖3顯示寫入動作時之記憶胞内之各位元線及各字 元線之電位關係。在此，放大器6〇4之輪出將會介以行解碼 ⑽5,被輸入至選擇位元線7〇2，而成為選擇位元線7〇3之 電位vBW。此外，選擇字元線7〇3之電位成為〇v,因此，選 擇記憶胞7〇1之電位差會成為電塵差

H W 110914.doc -17- 1297946 vTH的話，可變電阻元件1〇3之電阻值會變化。 更進一步地，放大器607之輸出介以行解碼器6〇5及列解 碼請6而施加於非選擇位元線及非選擇字元線，與選 兀線702連接之非選擇記憶胞之電壓差會為Vbw/2,。此 外’在此’以成為Vl< Vth之方式來調整％，使選擇位元 線702上連接之選擇記憶胞7G1以外之非選擇晶格之可變電 阻元件H)3之電阻值不發生變化。此外，對於其他_擇記 憶胞，非選擇位元線及非選擇字元線之電位相目，所施加 之電壓為G，因此，可變電阻元件1()3之電阻值不會變化。 圖4顯示重設動作時（刪除動作時）之記憶胞内之各位元 線及各字元線之電位關係。如圖4所示，重設動作時之各位 70線及各字元線之電位相較於寫入動作時，僅需使選擇位 元線702之電位及選擇字元線7〇3之電位反轉即可。此時， 選擇記憶胞701上會施加與寫入動作時相反極性之電壓。此 外，選擇位元線702及選擇字元線7〇3上連接之非選擇記憶 胞亦會被施加反極性之電壓，然而與寫入動作時同樣地， 只要V!< VTH的話，可變電阻元件1〇3之電阻值不會變化。 對於其他的非選擇記憶胞，非選擇位元線及非選擇字元線 之電位相同，與寫入動作時同樣地，各非選擇記憶胞上所 施加之電壓為〇，因此，可變電阻元件！ 〇3之電阻值不會變 化。 從而，依圖3及圖4，可以推論將電壓差vBW調整成滿足以 下之公式3的話，便可防止記憶胞之干擾。 [公式3] 110914.doc 1297946

Vbw/2 < Vth < VBw 接著，依圖5說明讀取動作中之電壓調整。 在讀取動作中，藉由讀取用之列位址解碼器6_來之信 號，開關電路群601之複數個開關電路sw會受到開關控 制。開關電路SW之輸出電壓VRead能以如下公式4表之： [公式4] 又

VRead=Xfl (R+RL1NE)xVDD • 在此，x”為加權係數。開關電路sw之輸出電壓VRead會介 以讀取用之放大器609而輸入列解碼器6〇6。 方式中，讀取動作、寫人動作及重設動作用之放卜大器本： 放大器607處在非致能狀態，且該輸出會處在浮動狀態。 圖5顯示讀取動作時之記憶胞陣列ι〇〇内之各位元線及字 元線之電位關係。在此，選擇記憶胞12〇1上連接之選擇字 元線1203之電位為^…，除此之外的非選擇字元線之電位 為〇。此外’包含選擇記憶胞12()1上連接之選擇位元線12〇2 • 的所有位元線之電位被設定成〇。選擇位元線12〇2上流過的 電流會對應於選擇記憶胞12〇1之可變電阻元件1〇3之電阻 值而增減，因此，電流會藉由選擇位元線12〇2上連接之感 測放大器1204放大，從而讀出資料。 ，在此，如以vRead < Vth之方式來設定公式4之加權係數 或將VDD σ又定成碩取動作專用的話，便可進行對記憶胞 之非破壞讀取，無需讀取後之重新寫入。 此外，在讀取動作中，記憶胞陣列100内之位置所致之佈 線電阻之差異預料不會造成如在覆寫動作及重設動作時般 110914.doc -19- 1297946 大的影響。在此情況中，例如，如W6所示，在構造上亦可 將列位址解碼器6〇8之輸出設定成固定值VRead，不介以開關 電路群601而直接輸入至放大器6〇9。 在此，圖7及圖8顯示具有8條位元線及8條字元線且位元 線與字元線之交又點上形成有記憶胞的64位元之記憶胞陣 歹J 1 00中可變電阻元件丨03之電阻值與施加電壓之脈衝寬度 之關係。在先前技術中，如圖7所示，以看出記憶胞間可： 電阻7L件103之電阻值達到峰值時之脈衝寬度有差異。相對 於此，本發明裝置1中，如圖8所示，可以說記憶胞間可變 電阻凡件103之電阻值達到峰值時之脈衝寬度差異受到 制。 此外，圖9顯示具有8條位元線及4條字元線且位元線與字 7L線之父叉點上形成有記憶胞的32位元之記憶胞陣列1㈣ 中可分離高電阻狀態及低電阻狀態之上限位元數與施加電 壓之脈衝寬度之關係。如圖9所示，先前技術最多數百位元 左右，以脈衝寬度3 之電壓脈衝施加，並不足以在記憶 胞之可變電阻元件103引起電阻變化。相對於此，本發明骏 置在脈衝寬度3 時改善近乎5〇〇〇位元。更進一步地，在 脈衝寬度10 Μ的情況中，改善至超過1Τ位元之程度。從 而，藉由本發明之應用，可減少各記憶胞之高電阻狀態及 低電阻狀態中之電阻值差異，這表示可實現具有大規袼之 記憶胞陣列100的半導體記憶裝置。 <第二實施方式> 依圖10至圖12來說明本發明裝置丨之第二實施方式。本實 110914.doc •20- 1297946 施方式中，將說明與上述第一實施方式相比，本發明裝置ι 在寫入動作及重設動作上相關構造不同之情況。此外，關 於讀取動作’由於與上述第—實施方式相同，因此在本實 施方式中省略其說明。 在此，圖ίο係本實施方式之本發明裝置^之概略構造之區 塊圖。在本實施方式中，在構造上除了上述第一實施方式 之構造，尚具有放大電路9〇1。更詳細而言，本實施方式開 關電路SW及放大電路603以vBW=3 Vi之方式構成。本實施 方式之放大器607之輸出分岐成2個，一方被直接以％輸入 行解碼器605及列解碼器606，另一方則被輸入放大電路 901。放大電路901將放大器6〇7所輸出之％放大成，輸 出至打解碼器605及列解碼器606。此外，在本實施方式中， 寫入動作時及重設動作時，讀取動作用之放大器6〇9為非致 能狀態，而其輸出為浮動狀態。讀取動作時，寫入動作及 重設動作用之放大器604及放大器607為非致能狀態，而其 輸出為浮動狀態。 圖11顯示寫人動作時之記憶胞内之各位元線及各字元線 之電位關係。在此’放大器604的輸出vBW介以行解碼器6〇5 而被施加於選擇位元線1002，選擇位元線1〇〇2之電位為電 壓差vBW，選擇字元線1003之電位為〇¥，而選擇記憶胞丨❹… 之電位差與第一實施方式同樣地成為Vbw。此外， 時’可變電阻元件103之電阻值會變化。

更進一步地，放大器607之輸出會被輸入至非選擇位元 ’非選擇位元線之電位成為Vbw/3 放大電路9〇1之輸出 110914.doc -21 - 1297946 會被輸人非選擇字元線，非選擇字元線之電位成為2W3。 依此結果’選擇記憶胞職以外之非選擇記憶胞之電位差成 為Vbw/31。此外，只要Vi<Vth，可變電阻元件1〇3之電 阻值不會變化。 圖12顯示重設動作時之記憶胞内之各位元線及各字元線 之電位關係’與寫入動作時相比，設定成選擇位元線及選 擇位元線之電位相反’且非選擇位元線及非選擇字元線之 電位相反。因此，選擇記憶胞上會被施加與寫人動作時為 反極性之電壓。關於其他的非選擇記憶胞，雖會被施加與 寫入動作時為反極性之電壓，然而，肖電壓之大小同樣為

Vb w/3 = V1。 、 由上述可知，在本實施方式中，如將電壓差V㈣調整成滿 足如下公式5的話，便可防止記憶胞之干擾。 [公式5]

Vbw/3 < VTH < VBW 此外，公式5與第一實施方式之公式3相比，為了防止記 憶胞之干擾的條件變得寬鬆，可知公式5與公式3相比為易 於滿足之條件°為此，本實施方式之本發明裝置1有用於電 壓條件限制較嚴袼之情況。 <第三實施方式> ;、對於本發明裝置之第三實施方式，㈣17及圖18來加以 。兒明。在此’圖17係顯示本發明裝置之構造之概略區塊圖。 士圖1 7所示，本貫施方式之本發明裝置1在構造上具有··吃 憶胞陣列100、脈衝寬度調整電路61〇、覆寫信號用之位址 110914.doc -22- 1297946 解碼器602、行解碼器6〇5、列解碼器6〇6及列位址解碼器 608。^外，記憶胞陣列100之構造與上述各實施方式相同^ 在本實施方式中將省略該說明。 脈衝寬度調整電路61〇以調整選擇字元線及選擇位元線 中至y任何一者之端部上所施加之電壓脈衝之脈衝寬度之 弋來作用，在構造上包含：指定數目之反相器串聯而成 之延遲電路、記憶胞陣列1〇〇之記憶胞數以下之開關電路 SW、NAND電路614及反相電路613。在此之延遲電路在構 造上包含一對的反相電路。此外，與上述實施方式同樣地， 藉由選擇選擇字元線及選擇位元線中至少任何一方之解碼 信號，複數個開關電路sw受到開關控制。在本實施方式 中，藉由位址解碼器602傳來之信號所選擇之開關電路 會ft:成ON。在選擇記憶胞上所施加之電壓脈衝之 脈衝寬度以開關電路群60丨之延遲電路之段數來調整。 在此，圖18顯示本實施方式之開關電路群61〇之輸入波形 及輸出波形。如圖18所示，電壓脈衝WritePW在構造上會對 應於信號CE之上升而上升，對應於信號CE#D之下降而下 降，並依選擇記憶胞之配置來選擇具有適當脈衝寬度之信 號CE#D ’藉此調整電壓脈衝writepw之脈衝寬度。 以下，依圖3及圖4來說明本實施方式之本發明裝置丨中之 電壓脈衝寬度之調整。本發明裝置丨在指定之記憶動作時， 記憶胞陣列1 00内之記憶胞中成為寫入或刪除對象之選擇 έ己憶胞之可變電阻元件1 03上所施加之電壓脈衝之有效電 壓振幅即便有差異，仍會對應於記憶胞陣列丨〇〇内之配置位 I I0914.doc -23- 1297946 置來將電壓脈衝之脈衝寬度調整成寫入後之電阻值會在指 定範圍内。本實施方式之本發明裝置1在構造上，使在字元 線102内之與選擇記憶胞連接之選擇字元線及位元線101内 之與選擇記憶胞連接之選擇位元線中至少任何一方之端部 上所施加之電壓脈衝之脈衝寬度，被依選擇記憶胞之記憶 胞陣列1 00内之配置位置來調整。 首先，依圖3及圖4來說明寫入動作及重設動作中之脈衝 寬度調整。 本實施方式中，因為電壓差Vbw為固定，因此，藉由公式 1，實際施加於記憶胞上之有效電壓Vr會依佈線長度L之差 異，依記憶胞之位置而有所差異。為了在選擇記憶胞之可 變電阻元件103上施加之有效電壓¥]1有差異時，仍將寫入或 刪除後之電阻值保持在固定範圍内，由圖16可知依有效電 壓VR之值（佈線長度L)來改變寫入脈衝寬度即可。亦即，依 圖1 6之關係，根據有效電壓Vr之值來階段性選擇脈衝寬度 即可。 接著，利用圖3來說明本實施方式之寫入動作時之記憶胞 内之各位元線及各字元線之電位關係。在此，藉由反相電 路613所輸出之電壓脈衝Writepw，介以行解碼器6〇5而使選 擇位兀線702受到選擇，並僅在電壓脈衝Wrhepw之脈衝寬 度之週期内使寫入電壓vBW輸入選擇位元線7〇2。此外，選 擇字元線703之電位會為0V，因此，選擇記憶胞7〇1之電位 差會為電壓差VBW。此外，與上述第_實施方式同樣地，如 vBW> vTH的話，可變電阻元件1〇3之電阻值會變化。 110914.doc -24- 1297946 更進-步地，介以行解碼器605及列解碼器6〇6，在非選 擇位元線及非選擇字元線上會被施加電壓W2，選擇位元 線702上連接之非選擇記憶胞之電位差為v_/2=Vi。此 外，在此’將v,調整用Vi<Vth，使選擇位元線7〇2上所連 接之選擇記憶胞7 〇丨以外之非選擇記憶 収電阻值不發生變化。此外，關於其他非選件 非選擇位元線及非選擇字元線之電位相同，所施加之電壓 為〇,因此，可變電阻元件之103之電阻值不會變化。 接著，利用圖4來說明本實施方式之重設動作時（刪除動 作時）之記憶胞内之各位元線及各字元線之電位關係。如圖 4所示，重設動作時之各位元線及各字元線之電位與寫入動 作時相比，僅需使選擇位元線7〇2之電位及選擇字元線7〇3 之電位反相即可。此時，選擇記憶胞7〇1上在電壓脈衝 WritePW之脈衝寬度之週期間會被施加與寫入動作時相反 極性之電壓。此外’與上述第一實施方式同樣地，選擇位 π線702及選擇字元線7〇3上連接之非選擇記憶胞亦會被施 加反極性之電壓，然而與寫入動作時同樣地，只要Vi〈Vth 的活，可變電阻元件1〇3之電阻值不會變化。對於其他的非 選擇記憶胞，則與非選擇位元線及非選擇字元線之電位相 同，與寫入動作時同樣地，各非選擇記憶胞上所施加之電 壓為0 ’因此，可變電阻元件103之電阻值不會變化。 從而’如同第一實施方式，依圖3及圖4，可知將電壓差 VBW調整成滿足公式3的話，便可防止記憶胞之干擾。 <第四實施方式> 110914.doc -25- 1297946 方 裝 接著依圖19及圖20來說明本發明裝置！之第四實施 式。本實施方式中’說明與上述第三實施方式在本發明 置1之寫人動作及重設動作上構造不同之情況。 具體而言，上述第三實施方式中，乃以脈衝寬度來調整 佈線長度差異所引起之京A主 炙冩入時之有效電屢差異所致之寫入 後電阻值差異’然巾’在本實施方式中，乃藉由改變具有 固定脈衝寬度之電壓脈衝之脈衝數來調整脈衝寬度。 在此，圖19係顯示本實施方式之本發明裝置】之概略構造 之區塊圖。如圖19所示，本發明裝置1在構造上包含··記情 胞陣列⑽、脈衝數調整電路620、覆寫信號用位址解碼器 602、行解碼器605、列解碼器606及列位址解碼器608。此 外’記憶胞陣列⑽之構造與上述各實施方式相同，從而本 實施方式中將省略該說明。 脈衝數調整電路62〇如圖19所示，發揮調整選擇字元線及 这擇位元線中至少任何一方之端部上所施加之電壓脈衝之 脈衝數之作用，在構造上包含記憶胞陣列1〇〇之記憶胞數以 下之開關電路sw、計數電路611、及脈衝產生電路612。此 外，圖1 9中，為了簡化說明，僅搭載了 7種選擇電路。此外， 如同上述各實施方式，依選擇選擇字元線及選擇位元線中 至少任何一方之解碼信號，複數個開關電路sw受到開關控 制。在本貫施方式中，藉由位址解碼器602傳來之信號選擇 之開關電路SW會變成開（0N)。選擇記憶胞上所施加之電壓 脈衝RPulse之脈衝數會藉由計數電路61丨及脈衝產生電路 6 1 2而受到調整。 H09H.doc -26- 1297946 在此，圖20顯示本實施方式之開關電路群61 〇之輸入波形 及輸出波形。更具體而言，該圖顯示輸入開關電路群6 1 〇之 信號CL、計數電路611傳出之信號Q1至Q3、及開關電路群 6 1 〇所輸出之信號RPulse，藉由依選擇記憶胞之配置來選擇 具有適當之脈衝數之信號RPulse，調整在選擇記憶胞上施 加之電壓脈衝之脈衝寬度。 以下，依圖3及圖4來說明本實施方式之本發明裝置丨中之

電壓脈衝之脈衝數調整。本發明裝置i在指定之記憶動作 犄，圮憶胞陣列1 〇〇内之記憶胞中成為寫入或删除對象之選 擇u己隐I之可變電阻元件1 0 3上所施加之電壓脈衝之有效 電壓振幅即便有差異，仍會以使寫入後之電阻值會在指定 範圍内之方式，對應於記憶胞陣列丨〇〇内之配置位置來調整 電壓2衝之脈衝數。本實施方式之本發明裝置丨在構造上， 使在字7L線1 02内之與選擇記憶胞連接之選擇字元線及在 位兀線101内之與選擇記憶胞連接之選擇位元線中至少任 可方之知°卩上所施加之電壓脈衝之脈衝數，被依選擇記 憶胞之記憶胞陣列1〇〇内之配置位置來調整。 ^ 、 方式中如同上述第三實施方式，因為電壓差vBw 為口疋因此，猎由公式i，實際施加於記憶胞上之有效電 W會依佈線長度L之差異，依記憶胞之位置而有所差異。 為了選擇記憶胞之可傲 一 ’交電阻元件1 〇 3上所施加之有效電愿 VR有差異時，仍使 x ^ ^ 更寫入或刪除後之電阻值保持在固定 内，由圖1 6可知依古4r 礼固 夕電壓VR之值（佈線長度l)來改變合計 之寫入脈衝寬度即可 ° 亦即，依圖16之關係，根據有效電 110914.doc -27· 1297946 i R之值來階段性選擇脈衝寬度即可。本實施方式中，乃 依有效電壓VR之值來選擇具有固定脈衝寬度之電壓脈衝 之脈衝數，藉此調整脈衝寬度。 <其他實施方式> <1>在上述貫施方式中’針對具有交叉接點構造之記憶胞 ' 13車列之情況進行了說明，然而，例如本發明亦適用於具有 由電晶體及二極體等之選擇元件及可變電阻元件串聯: • t記憶胞陣列的半導體記憶裝置。在此情況中，亦可推认 依記憶胞陣列内之位詈，# 一 # + ’ 位置位π線或源極線之寄生電阻合相 〃使付可變電阻％件上所施加之電壓受到影響，因此 藉由應用本發明，可實現各記憶胞間之可變電阻元： 性差異少之記憶胞陣列。 特 <2>在上述各實施方式中，將電壓振幅或脈衝寬 -方依選擇記憶胞之配置進行㈣，“，亦2 ^何 整電壓振幅及脈衝寬度雙方。 冓成為調 φ 【圖式簡單說明】 圖Η系本發明之半導體記憶裝置之第— 構造之區塊圖。 、&方式之概略 圖2係本發明之半導體記憶裝置之記憶胞 要之說明圖。 j之概略概 圖3係本發明之半導體記憶装置之第一 入動作時之記情妝卩鱼f 式中之寫 Μ胞陣列内各位元線及各字元 之概略電路圖。 電位闕係 圖4係本發明之半導 干—體S kU之$ #施方式中之 I I09l4.doc -28- 1297946 ά動作時之記憶胞陣列内各位元線及各字元線之電位關係 之概略電路圖。 圖5係本發明之半導體記憶裝置之讀取動作時之記憶胞 陣列内各位元線及各字元線之電位關係之概略電路圖。 圖6係本發明之半導體記憶裝置之其他概略構造例之區 塊圖。 圖7係先前技術之半導體記憶裝置的可變電阻元件之電 阻值與施加電壓之脈衝寬度之關係之圖表。 圖8係本發明之半導體記憶裝置的可變電阻元件之電阻 值與施加電壓之脈衝寬度之關係之圖表。 圖9係本發明之半導體裝置及先前技術之半導體記憶裝 置中可分離高電阻狀態及低電阻狀態的上限位元數與施加 電壓之脈衝寬度之關係之圖表。 圖1 〇係本發明之半導體記憶裝置之第二實施方式之概略 構造之區塊圖。 圖11係本發明之半導體記憶裝置之第二實施方式中寫入 動作時之記憶胞陣列内各位元線及各字元線之電位關係之 概略電路圖。 圖12係本發明之半導體記憶裝置之第二實施方式中重設 動作時之記憶胞陣列内各位元線及各字元線之電位關係之 概略電路圖。 圖1 3係先前技術相關之交又接點構造之記憶胞陣列之構 造之概略區塊圖。 圖14係先前技術相關之交叉接點構造之記憶胞陣列之構 1109l4.doc -29· 1297946 造之概略說明圖。 圖1 5係可變電阻元件之雷 t阻值與細加電壓之脈衝寬度之 關係之圖表。 圖16係在可變電阻元件 之有效電壓之關係之 电丨且值成為峰值時之施加電壓 之脈衝寬度與可變電阻元件上所施加 圖表。 圖1 7係本發明之半導髀 概略 ^ 千導體5己憶裝置之第三實施方式之 構造之區塊圖。 Φ 本發明之半導體記憶裝置之第三實施方式中產生 之電壓脈衝之時序圖。 展王 圖1 9係本發明之半導， 磁、“" 千¥體°己隱裝置之第四實施方式之概略 構造之區塊圖。 圖2 0係本發明之半導體記情雙 卞守砹衣置之第四實施方式中產生 之黾壓脈衝之時序圖。 【主要元件符號說明】 Φ 1 本發明之半導體記憶裳置 100 記憶胞陣列 101 位元線 102 字元線 103 可變電阻元件 200 記憶胞陣列 201 下部電極 202 可變電阻 203 上部電極 110914.doc -30- 1297946

601 開關電路群 602 位址解碼器 603 放大電路 604 放大器 605 行解碼器 606 列解碼器 607 放大器 608 列位址解碼器 609 放大器 610 脈衝寬度調整電路 611 計時電路 612 脈衝產生電路 613 反向電路 614 NAND電路 610 脈衝寬度調整電路 620 脈衝數調整電路 701 選擇記憶胞 702 選擇位元線 703 選擇字元線 901 放大電路 1001 選擇記憶胞 1002 選擇位元線 1003 選擇字元線 1201 選擇記憶胞 110914.doc -31 - 1297946 1202 選擇位元線 1203 選擇字元線 1204 感測放大器

110914.doc •32-

Claims (1)

1. ^297946 十、申請專利範圍： 種半導體記憶裝置，其特徵為： 其具有冗憶胞陣列，該記憶胞陣列係將具有會隨電壓 脈衝之施加而變化電阻且可藉該電阻之變化來記憶資訊 之可變電阻元件之記憶胞，在列方向及行方向中至少任 P方白上排列複數個，並將同一列之上述記憶胞内之 立而子連接於共通之字元線，將同一行之上述記憶胞内 之一他鳊子連接於共通之位元線而成者；且 /μ使依據上述記憶胞陣列内之上述記憶胞且成為寫入 或冊m對象之選擇記憶胞的上述可變電阻元件上所施加 之電壓脈衝的有效電壓振幅或脈衝寬度，寫入或刪除後 之上述可變電阻元件之變化電阻與上述記憶胞陣列内之 配置位置無關地皆納入一定範圍内之方式，將施加於上 述字元線中與上述選擇記憶胞連接之選擇字元線及上述 位元線中與上述選擇記憶胞連接之選擇位元線中至少任 何一方之端部上所施加之電壓脈衝之電壓振幅或脈衝寬 度中至少任何一方，依據上述選擇記憶胞之上述記憶胞 陣列中之配置位置進行調整。 2· 一種半導體記憶裝置，其特徵為： 其具有記憶胞陣列，該記憶胞陣列係將具有會隨電壓 脈衝之知加而變化電阻且可藉該電阻之變化來記憶資訊 之可’k電阻凡件的記憶胞，在列方向及行方向中至少任 何方向上排列複數個，並將同一列之上述記憶胞内之 &子連接於共通之字元線，將a —行之上述記憶胞内 110914.doc 1297946 之其他端子連接於共通之位元線而成者；且 以使上述記憶胞陣列内之上述記憶胞且成為寫入、刪 除或讀取對象之選擇記憶胞的上述可變電阻元件上所施 加之電壓脈衝的有效電壓振幅與上述記憶胞陣列内之配 置位置無關地皆納入一定範圍内之方式，將上述字元線 中與上述選擇記憶胞連接之選擇字元線及上述位元線中 與上述遥擇5己憶胞連接之選擇位元線中至少任何一方之 端部上所施加之電壓脈衝之電壓振幅，依據上述選擇記 憶胞之上述記憶胞陣列中之配置位置進行調整。 3·如請求項丨或2之半導體記憶裝置，其中在上述記憶動作 時，使上述字元線中未與上述選擇記憶胞連接之非選擇 字凡線的端部上所施加之電壓、及上述位元線中未與上 述選擇記憶胞連接之非選擇位元線上所施加之電壓中至 少任何一方，依據上述選擇記憶胞之上述記憶胞陣列中 之配置位置進行調整。 4·如請求項1或2之半導體記憶裝置，其中在設上述選擇字元 線與上述選擇位元線之各端部間的電壓差為V㈣、上述選 擇記憶胞之上述可變電阻元件上所施加之上述有效電壓 振幅為VR、上述可變電阻元件之電阻值為R、由上述選擇 子兀線及上述選擇位元線之各端部至上述選擇記憶胞之 佈線電阻的合計為RlineB，以使 Vr-R’(R+Rline)xVbw 之算式所得之上述有效電壓振幅％成為一定之方式，調 整上述電壓差VBW。 110914.doc 1297946 5·如請求項4之半導體記憶裝置，其中進一步在設電源電壓 為vdd、上述記憶胞陣列中之所有上述記憶胞共通之常數 為X時，以滿足 vbw=Xx(R+Rune)xVdd 之异式之方式，將上述電壓差VBW對（R+Rline)成比例地進 行調整。 6·如請求項4之半導體記憶裝置，其中 ^有用來調整上述選擇字元線及上述選擇位元線中至 少任何一方之端部上所施加之電壓脈衝之電壓振幅的電 壓調整電路； 上述電壓調整電路包含上述記憶胞陣列中之上述記憶 胞總數以下之複數個開關電路而成； 依據選擇上述選擇字元線及上述選擇位元線中至少任 何一方之解媽信號，對上述複數個開關電路進行開關控 7·如請求項5之半導體記憶裝置，其中 具有用來調整上述選擇字元線及上述選擇位元線中至 >、任何一方之端部上所施加之電壓脈衝之電壓振幅的電 壓調整電路； 上述電壓调整電路包含上述記憶胞陣列中之上述記憶 胞總數以下之複數個開關電路及放大器而成； 依據^擇上述選擇字元線及上述選擇位元線中至少任 何一方之解碼信號，對上述複數個開關電路進開關控制； 被控制成開狀態之上述開關電路之輸出電壓VI被調整 110914.doc 1297946 成滿足以Y為特定常數而 V1=Yx(R+Rline)xVdd 之算式； 上述電壓差VBW係上述放大器電壓放大上述輸出電壓 V1而得到。 A 8. —種半導體記憶裝置，其特徵為： 其包含記憶胞陣列，該記憶胞陣列係將具有會隨電應 脈衝之施加而變化電阻且可藉該電阻之變化來記憶資π 之可變電阻元件之記憶胞’在列方向及行方向t至少任 何：方向上排列複數個’並將同一列之上述記憶胞内之 而子連接於共通之字π線，將同一行之上述記憶胞内 之其他端子連接於共通之位元線而成；且 以使上述記憶胞陣㈣之上述記憶胞且成為寫入或刪 示對象之运擇記憶胞的上述可變電阻元件上所施加之電 屡脈衝的有效脈衝寬度’寫入或刪除後之上述可變電阻 =之變化電阻與上述記憶胞陣列内之配置位置無關地 定範圍内之方式，將上述字元線中與上述選擇 情;=接之選擇字元線及上述位元線中與上述選擇記 :術擇位元線中至少任何-方之端部上所施加 ::衝之脈衝寬度，依據上述選擇記憶胞 m胞陣列φ夕❿班，π 9, J甲之配置位置進行調整。 :;=::8之半導體記憶裝置’其中上述脈衝寬度係依據 :::也:加：上述選擇字元線及上述選擇位元線中至少 之鸲部之電壓脈衝之脈衝數來調整。 110914.doc 1297946 ίο 如請求項1、2、8中任一 記憶胞陣列將上記…別在丄體記憶f置，其中上述 數個，並將為同向及行方向上排列複 ▲ i之上述δ己憶胞内之一端子之上述可 又电阻兀件之一端連接於共通之上述字元線，將為同一 行之上述把憶胞内之其他端子之上述可變電阻元件之另 一鳊連接於共通之上述位元線而成。 110914.doc