JP2017126393A - 抵抗変化型ランダムアクセスメモリ装置 - Google Patents

抵抗変化型ランダムアクセスメモリ装置 Download PDF

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Abstract

【課題】本発明は、少なくとも１つの第１の抵抗変化型メモリセル、第１のビット線選択スイッチ、第１のソース線選択スイッチ、第１のプルダウンスイッチ、および、第２のプルダウンスイッチを含む抵抗変化型メモリ装置を提供する。【解決手段】第１のビット線選択スイッチ１１０は、ビット線ＢＬとセンスアンプＳＡとの間に結合されている。第１のソース線選択スイッチ１３０は、ソース線ＳＬとセンスアンプとの間に結合されている。第１のおよび第２のプルダウンスイッチ１２０、１４０は、それぞれ、ビット線およびソース線に結合されている。読み出し動作が行われる時、第１のビット線選択スイッチおよび第２のプルダウンスイッチのオンまたはオフの状態が同一であり、第１のソース線選択スイッチおよび第１のプルダウンスイッチのオンまたはオフの状態が同一であり、第１のおよび第２のプルダウンスイッチのオンまたはオフの状態が相補的である。【選択図】図１

Description

本発明は、抵抗変化型メモリ装置に関する。本発明は特に、両方向検出アーキテクチャ（reversible sensing architecture）を有する抵抗変化型メモリ装置に関する。
近年、不揮発性メモリ装置が電気製品において重要になっている。それに伴い、抵抗変化型ランダムアクセスメモリ（resistive random access memory；ＲＲＡＭ）装置が提供されている。
従来技術において、良好なセット電圧又はリセット電圧を選択すること、および、ＲＲＡＭセルの読み出しディスターブを克服することが大きな挑戦である。従来技術では、ＲＲＡＭセルに印加される非常に小さな読み出し電圧でさえも、読み出しディスターブ状況（read disturb condition）によってＲＲＡＭセルのセル状態を変化させ得る。ＲＲＡＭセルには、セット動作またはリセット動作と同じ電圧極性の読み出し動作中にドレインまたはソースに印加される読み出し電圧によってディスターブが生じる。このように、ＲＲＡＭセルには、連続的な読み出しによってデータディスターブがある。
本発明は、抵抗変化型メモリ装置に関し、両方向検出アーキテクチャによって抵抗変化型メモリのビットセルの読み出しディスターブ状況が最小化されることを示す。
本発明は、抵抗変化型メモリ装置を提供する。本抵抗変化型メモリ装置は、少なくとも１つの第１の抵抗変化型メモリセル、第１のビット線選択スイッチ、第１のソース線選択スイッチ、第１のプルダウンスイッチ、および、第２のプルダウンスイッチを含む。少なくとも１つの第１の抵抗変化型メモリセルは、第１の端部、第２の端部、および、制御端部を有し、第１の抵抗変化型メモリセルの第１の端部は第１のビット線に結合され、第１の抵抗変化型メモリセルの第２の端部は第１のソース線に結合され、第１の抵抗変化型メモリセルの制御端部はワード線に結合されている。第１のビット線選択スイッチは、第１のビット線に結合された第１の端部、および、センスアンプの第１の入力端部に結合された第２の端部を有する。第１のソース線選択スイッチは、第１のソース線に結合された第１の端部、および、センスアンプの第１の入力端部に結合された第２の端部を有する。第１のプルダウンスイッチは、第１の抵抗変化型メモリセルの第１の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第１の制御信号を受信する。第２のプルダウンスイッチは、第１の抵抗変化型メモリセルの第２の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第２の制御信号を受信する。読み出し動作が第１の抵抗変化型メモリセルにおいて行われる時、第１のビット線選択スイッチおよび第２のプルダウンスイッチのオンまたはオフの状態が同一であり、第１のソース線選択スイッチおよび第１のプルダウンスイッチのオンまたはオフの状態が同一であり、第１のプルダウンスイッチおよび第２のプルダウンスイッチのオンまたはオフの状態が相補的である。
上記記載によれば、本発明では、抵抗変化型メモリセルの順方向および逆方向の両極性から抵抗変化型メモリセルの読み出しが可能である。読み出しディスターブ状況を本発明の構造によって最小化することができる。さらに、本発明の抵抗変化型メモリセルでは、２つの異なるモードでの読み出しが可能であり、順方向の読み出しはセットベリファイ動作において使用されることができ、逆方向の読み出しはリセットベリファイ動作において使用されることができる。
本発明の上述の、および、他の特徴および利点を理解可能にするために、以下にいくつかの例示的実施形態を図と共に説明する。
添付の図面は、本発明のさらなる理解をもたらし、本明細書において援用され、かつ、本明細書の一部を成している。図面は、本明細書と共に本発明の実施形態を例示し、本発明の原理を説明するために使用される。
本発明の一実施形態に係わる抵抗変化型メモリ装置の概略図である。 本発明の他の実施形態に係わる抵抗変化型メモリ装置の概略図である。 本発明の他の実施形態に係わる抵抗変化型メモリ装置の概略図である。 本発明の他の実施形態に係わる抵抗変化型メモリ装置の概略図である。
図１を参照すると、図１は、本発明の一実施形態に係わる抵抗変化型メモリ装置の概略図を示す。抵抗変化型メモリ装置１００は、抵抗変化型メモリセルＲＭＣＥＬＬ１，ＲＭＣＥＬＬ２、ビット線選択スイッチ１１０、ソース線選択スイッチ１３０、プルダウンスイッチ１２０，１４０、セット／リセット書き込みドライバ１５０、リファレンスセル１６０、および、トランジスタＴ１，Ｔ２を含む。図１の実施形態では、抵抗変化型メモリセルＲＭＣＥＬＬ１の第１の端部はビット線ＢＬに結合され、抵抗変化型メモリセルＲＭＣＥＬＬ１の第２の端部はソース線ＳＬに結合され、抵抗変化型メモリセルＲＭＣＥＬＬ１の制御端部はワード線ＷＬ１に結合されている。抵抗変化型メモリセルＲＭＣＥＬＬ２の第１の端部はビット線ＢＬに結合され、抵抗変化型メモリセルＲＭＣＥＬＬ２の第２の端部はソース線ＳＬに結合され、抵抗変化型メモリセルＲＭＣＥＬＬ２の制御端部はワード線ＷＬ２に結合されている。図１の実施形態では、抵抗変化型メモリセルＲＭＣＥＬＬ１は、１Ｔ１Ｒ型の抵抗変化型メモリセルである。一例として、抵抗変化型メモリセルＲＭＣＥＬＬ１は、トランジスタＭＲおよびレジスタＲＲを含み、トランジスタＭＲおよびレジスタＲＲはソース線ＳＬとビット線ＢＬとの間に直列に結合されている。ビット線選択スイッチ１１０の第１の端部はビット線ＢＬに結合され、ビット線選択スイッチ１１０の第２の端部はセンスアンプＳＡの第１の入力端部Ｉ１に結合されている。ソース線選択スイッチ１３０の第１の端部はソース線ＳＬに結合され、ソース線選択スイッチ１３０の第２の端部はまた、センスアンプＳＡの第１の入力端部Ｉ１に結合されている。プルダウンスイッチ１２０および１４０は、それぞれ、ビット線ＢＬおよびソース線ＳＬに結合されている。プルダウンスイッチ１２０および１４０は、それぞれ、オンまたはオフにされてビット線ＢＬおよびソース線ＳＬをそれぞれリファレンスグランドＶＳＳまで引くために、制御信号ＢＬＹＳｂおよびＢＬＳＹによって制御される。
また、セット／リセット書き込みドライバ１５０は、センスアンプＳＡの第１の入力端部Ｉ１に結合され、また、抵抗変化型メモリセルＲＭＣＥＬＬ１またはＲＭＣＥＬＬ２をセットまたはリセットするためにビット線選択スイッチ１１０を通して書き込み信号をビット線ＢＬに供給し得る。リファレンスセル１６０は、センスアンプＳＡの第２の入力端部Ｉ２に結合されている。リファレンスセル１６０は、所定のリファレンス抵抗を有し、当該リファレンス抵抗に従ってセンスアンプＳＡの第２の入力端部Ｉ２にリファレンス信号を供給する。
トランジスタＴ２はリファレンスメモリセル１６０とセンスアンプＳＡの第２の入力端部Ｉ２との間に結合され、トランジスタＴ１はビット線選択スイッチ１１０の第２の端部とセンスアンプＳＡの第１の入力端部Ｉ１との間に結合されている。トランジスタＴ１およびＴ２の制御端部は、リファレンスバイアス電圧ＶＳＡＲＥＦを受信する。
図１の実施形態では、ビット線選択スイッチ１１０は、スイッチＳＷ１１およびＳＷ１２を含む。スイッチＳＷ１１およびＳＷ１２は、ビット線ＢＬとセンスアンプＳＡの第１の入力端部Ｉ１との間に直列に結合されている。スイッチＳＷ１１の制御端部は、反転制御信号ＢＬＹＳを受信し、スイッチＳＷ１１は、反転制御信号ＢＬＹＳに従ってオンまたはオフにされる。スイッチＳＷ１２の制御端部はビット線選択信号Ｂｌｓｅｌを受信し、スイッチＳＷ１２は、ビット線選択信号Ｂｌｓｅｌに従ってオンまたはオフにされる。反転制御信号ＢＬＹＳは、制御信号ＢＬＹＳｂに反転される。また、スイッチＳＷ１１およびＳＷ１２は、それぞれ、トランジスタＭ１１およびトランジスタＭ１２によって形成されている。
ソース線選択スイッチ１３０は、スイッチＳＷ２１およびＳＷ２２を含む。スイッチＳＷ２１およびＳＷ２２は、ソース線ＳＬとセンスアンプＳＡの第１の入力端部Ｉ１との間に直列に結合されている。スイッチＳＷ２１の制御端部は、反転制御信号ＳＬＹＳを受信し、スイッチＳＷ２１は、反転制御信号ＳＬＹＳに従ってオンまたはオフにされる。スイッチＳＷ２２の制御端部は、ソース線選択信号Ｓｌｓｅｌを受信し、スイッチＳＷ２２は、ソース線選択信号Ｓｌｓｅｌに従ってオンまたはオフにされる。反転制御信号ＳＬＹＳは、制御信号ＳＬＹＳｂに反転される。また、スイッチＳＷ２１およびＳＷ２２は、それぞれ、トランジスタＭ２１およびトランジスタＭ２２によって形成されている。
読み出し動作が抵抗変化型メモリセルＲＭＣＥＬＬ１において行われる時、ビット線選択スイッチ１１０およびプルダウンスイッチ１４０のオンまたはオフの状態が同一であり、ソース線選択スイッチ１３０およびプルダウンスイッチ１２０のオンまたはオフの状態が同一であり、プルダウンスイッチ１２０および１４０のオンまたはオフの状態が相補的である。
抵抗変化型メモリ装置１００の詳細な動作に関し、抵抗変化型メモリ装置１００において読み出し動作が行われる時、読み出し動作について２つのモードが選択され得る。第１のモードが順方向読み出しモードであり、もう一方のモード（第２のモード）が逆方向読み出しモードである。順方向読み出しモードが選択される場合、ソース線選択スイッチ１３０のスイッチＳＷ２１およびＳＷ２２の両方はオフにされ、プルダウンスイッチ１４０はオンにされる。さらに、ビット線選択スイッチ１１０のスイッチＳＷ１１およびＳＷ１２の両方はオンにされ、プルダウンスイッチ１２０はオフにされる。抵抗変化型メモリセルＲＭＣＥＬＬ１が読み出し動作のために選択され、抵抗変化型メモリセルＲＭＣＥＬＬ２が選択されない場合、ワード線ＷＬ２はグランド電圧に引き下げられ得、ワード線ＷＬ１はイネーブル電圧に駆動され得る。このように、読み出し動作中、プルダウンスイッチ１４０、抵抗変化型メモリセルＲＭＣＥＬＬ１、および、ビット線選択スイッチ１１０は、電気ループを形成し、抵抗変化型メモリセルＲＭＣＥＬＬ１の抵抗は電流または電圧の形式で表されることができ、センスアンプＳＡの第１の入力端部Ｉ１に送られることができる。この場合、センスアンプＳＡは、第１の入力端部Ｉ１および第２の入力端部Ｉ２における信号を比較し得、検出出力データを生成し得る。
対照的に、逆方向読み出しモードが選択される場合、ソース線選択スイッチ１３０のスイッチＳＷ２１およびＳＷ２２の両方はオンにされ、プルダウンスイッチ１４０はオフにされる。さらに、ビット線選択スイッチ１１０のスイッチＳＷ１１およびＳＷ１２の両方はオフにされ、プルダウンスイッチ１２０はオンにされる。抵抗変化型メモリセルＲＭＣＥＬＬ１が読み出し動作のために選択される場合、プルダウンスイッチ１２０、抵抗変化型メモリセルＲＭＣＥＬＬ１、および、ソース線選択スイッチ１３０は電気ループを形成し、抵抗変化型メモリセルＲＭＣＥＬＬ１の抵抗は電流または電圧の形式で表されることができ、センスアンプＳＡの第１の入力端部Ｉ１に送られることができる。この場合、センスアンプＳＡは、第１の入力端部Ｉ１および第２の入力端部Ｉ２における信号を比較し得、検出出力データを生成し得る。
なお、本明細書において、順方向読み出しモードは、セット電圧極性と同じ読み出し電圧極性を有する読み出し動作と定義され、逆方向読み出しモードは、リセット電圧極性と同じ読み出し電圧極性を有する読み出し動作と定義される。いくつかの実施形態では、順方向読み出しモードは、セットベリファイ動作のためにセット動作後に行われ得、逆方向読み出しモードは、リセットベリファイ動作のためにリセット動作後に行われ得る。
他方、抵抗変化型メモリ装置１００は、順方向読み出しモードまたは逆方向読み出しモードのいずれかで抵抗変化型メモリセルの読み出しを行い得、所定の読み出しモードはヒューズオプションビットによって選択され得る。一例を挙げると、ヒューズオプションビットによって、逆方向読み出しモードをベリファイ読み出し動作および通常の読み出し動作のすべてに適用することができる。逆方向読み出しモードでは、読み出しディスターブ電圧がより高い（約０．６Ｖ）からである。
さらに、リファレンスセル１６０は、回路が良好に整合するように抵抗変化型メモリセルＲＭＣＥＬＬ１と同じ順方向電圧極性または逆方向電圧極性を有する。
図２を参照すると、図２は、本発明の他の実施形態に係わる抵抗変化型メモリ装置の概略図を示す。抵抗変化型メモリ装置２００は、抵抗変化型メモリセルＲＭＣＥＬＬ１，ＲＭＣＥＬＬ２、ビット線選択スイッチ１１０、ソース線選択スイッチ１３０、プルダウンスイッチ１２０，１４０、セット／リセット書き込みドライバ１５０、リファレンスセル１６０、および、トランジスタＴ１，Ｔ２を含む。図２の実施形態では、抵抗変化型メモリセルＲＭＣＥＬＬ１は、メモリセルＲＭＣＥＬＬ１−１およびＲＭＣＥＬＬ１−２を含み、抵抗変化型メモリセルＲＭＣＥＬＬ２は、メモリセルＲＭＣＥＬＬ２−１およびＲＭＣＥＬＬ２−２を含む。メモリセルＲＭＣＥＬＬ１−１、ＲＭＣＥＬＬ１−２、ＲＭＣＥＬＬ２−１、および、ＲＭＣＥＬＬ２−２は同一のソース線ＳＬに結合され、また、同一のビット線ＢＬに結合されている。しかしながら、メモリセルＲＭＣＥＬＬ１−１およびＲＭＣＥＬＬ１−２は、それぞれ、２つの異なるワード線ＷＬおよびＷＬｎ＋１に結合され、また、メモリセルＲＭＣＥＬＬ２−１およびＲＭＣＥＬＬ２−２は、それぞれ、２つの異なるワード線ＷＬ２およびＷＬｎ＋２に結合されている。
図２の実施形態では、プルダウンスイッチ１２０および１４０は、それぞれ、トランジスタＭＤ１およびＭＤ２によって形成されている。
図３を参照すると、図３は、本発明の他の実施形態に係わる抵抗変化型メモリ装置の概略図を示す。抵抗変化型メモリ装置３００は、抵抗変化型メモリセルＲＭＣＥＬＬ１〜ＲＭＣＥＬＬ４、ビット線選択スイッチ３１０，３５０、ソース線選択スイッチ３３０，３７０、プルダウンスイッチ３２０，３４０，３６０，３８０、セット／リセット書き込みドライバ３０１，３０２、および、トランジスタＴ１，Ｔ２を含む。ビット線選択スイッチ３１０は、ビット線ＢＬｃとセンスアンプＳＡの第１の入力端部Ｉ１との間に結合され、プルダウンスイッチ３２０は、ビット線ＢＬｃとリファレンスグランドＶＳＳとの間に結合されている。ソース線選択スイッチ３３０は、ソース線ＳＬｃとセンスアンプＳＡの第１の入力端部Ｉ１との間に結合され、プルダウンスイッチ３４０は、ソース線ＳＬｃとリファレンスグランドＶＳＳとの間に結合されている。
ビット線選択スイッチ３５０は、ビット線ＢＬｔとセンスアンプＳＡの第２の入力端部Ｉ２との間に結合され、プルダウンスイッチ３６０は、ビット線ＢＬｔとリファレンスグランドＶＳＳとの間に結合されている。ソース線選択スイッチ３７０は、ソース線ＳＬｔとセンスアンプＳＡの第２の入力端部Ｉ２との間に結合され、プルダウンスイッチ３８０は、ソース線ＳＬｔとリファレンスグランドＶＳＳとの間に結合されている。
セット／リセット書き込みドライバ３０１および３０２は、それぞれ、センスアンプＳＡの第１の入力端部Ｉ１および第２の入力端部Ｉ２に結合されている。
順方向読み出しモードにおいて、抵抗変化型メモリセルＲＭＣＥＬＬ１およびＲＭＣＥＬＬ３が読み出し用に選択される。ビット線選択スイッチ３１０および３５０はオンにされ、プルダウンスイッチ３４０および３８０はオンにされ、ソース線選択スイッチ３３０および３７０はオフにされ、プルダウンスイッチ３２０および３６０はオフにされている。センスアンプＳＡは、ビット線ＢＬｔおよびＢＬｃからの信号を検出し、これらビット線ＢＬｔおよびＢＬｃからの信号を比較することによって、検出出力データを生成する。
逆方向読み出しモードにおいて、抵抗変化型メモリセルＲＭＣＥＬＬ１およびＲＭＣＥＬＬ３が読み出し用に選択される。ビット線選択スイッチ３１０および３５０はオフにされ、プルダウンスイッチ３４０および３８０はオフにされ、ソース線選択スイッチ３３０および３７０はオンにされ、プルダウンスイッチ３２０および３６０はオンにされている。センスアンプＳＡは、ソース線ＳＬｔおよびＳＬｃからの信号を検出し、これらソース線ＳＬｔおよびＳＬｃからの信号を比較することによって、検出出力データを生成する。
図４を参照すると、図４は、本発明の他の実施形態に係わる抵抗変化型メモリ装置の概略図を示す。抵抗変化型メモリ装置４００は、抵抗変化型メモリセルＲＭＣＥＬＬ１，ＲＭＣＥＬＬ２、ビット線選択スイッチ４１０，４５０、ソース線選択スイッチ４３０，４７０、プルダウンスイッチ４２０，４４０，４６０，４８０、セット／リセット書き込みドライバ４０１，４０２、および、トランジスタＴ１，Ｔ２を含む。図４の実施形態では、抵抗変化型メモリセルＲＭＣＥＬＬ１は、メモリセルＲＭＣＥＬＬ１−１およびＲＭＣＥＬＬ１−２を含み、抵抗変化型メモリセルＲＭＣＥＬＬ２は、メモリセルＲＭＣＥＬＬ２−１およびＲＭＣＥＬＬ２−２を含む。
メモリセルＲＭＣＥＬＬ１−１およびＲＭＣＥＬＬ１−２は、同じビット線ＢＬｔに結合され、また、同じソース線ＳＬｃに結合されているが、メモリセルＲＭＣＥＬＬ１−１およびＲＭＣＥＬＬ１−２はそれぞれ、異なるワード線ＷＬ１およびＷＬｎ＋２に結合されている。メモリセルＲＭＣＥＬＬ２−１およびＲＭＣＥＬＬ２−２は、同じビット線ＢＬｔに結合され、また、同じソース線ＳＬｔに結合されているが、メモリセルＲＭＣＥＬＬ２−１およびＲＭＣＥＬＬ２−２はそれぞれ、異なるワード線ＷＬ１およびＷＬｎ＋１に結合されている。図４の実施形態では、センスアンプＳＡによって得られた検出電流は増大され得、抵抗変化型メモリ装置４００のデータ読み出し精度は向上されることができる。
要約すると、本発明は両方向検出メモリアーキテクチャを提供し、順方向読み出し動作および逆方向読み出し動作の一方を選択することができ、読み出しディスターブ状況を最小化することができる。
当業者には、様々な修正形態および変形形態を、本発明の範囲または精神から逸脱することなく本発明の構造に加えることができることが明らかであろう。そのため、本発明の修正形態および変形形態が添付の特許請求の範囲内およびそれらと均等な範囲内にある限り、本発明がかかる修正形態および変形形態を包含することが意図されている。
本願は、抵抗変化型メモリセルの順方向および逆方向の両極性から読み出しが可能な抵抗変化型メモリセルを提供する。読み出しディスターブ状況を最小化することができ、かつ、抵抗変化型メモリセルの効率を向上させることができる。
１００，２００，３００，４００ 抵抗変化型メモリ装置
ＲＭＣＥＬＬ１〜ＲＭＣＥＬＬ４ 抵抗変化型メモリセル
１１０，３１０，３５０，４１０，４５０ ビット線選択スイッチ
１３０，３３０，３７０，４３０，４７０ ソース線選択スイッチ
１２０，１４０，３２０，３４０，３６０，３８０，４２０，４４０，４６０，４８０ プルダウンスイッチ
１６０ リファレンスセル
Ｔ１，Ｔ２，ＭＲ，ＲＲ，Ｍ１１，Ｍ１２，ＭＤ１，ＭＤ２ トランジスタ
ＳＬ，ＳＬｃ，ＳＬｔ ソース線
ＷＬ１，ＷＬ２，ＷＬｎ＋１，ＷＬｎ＋２ ワード線
ＢＬ，ＢＬｃ，ＢＬｔ ビット線
Ｉ１，Ｉ２ 入力端部
ＳＡ センスアンプ
ＢＬＹＳｂ，ＢＬＹＳ 制御信号
ＶＳＳ リファレンスグランド
１５０，３０１，３０２，４０１，４０２ セット／リセット書き込みドライバ
ＶＳＡＲＥＦ リファレンスバイアス電圧
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２ スイッチ
Ｂｌｓｅｌ ビット線選択信号
Ｓｌｓｅｌ ソース線選択信号
ＲＭＣＥＬＬ１−１，ＲＭＣＥＬＬ１−２，ＲＭＣＥＬＬ２−１，ＲＭＣＥＬＬ２−２ メモリセル
本発明は、抵抗変化型メモリ装置を提供する。本抵抗変化型メモリ装置は、少なくとも１つの第１の抵抗変化型メモリセル、第１のビット線選択スイッチ、第１のソース線選択スイッチ、第１のプルダウンスイッチ、および、第２のプルダウンスイッチを含む。少なくとも１つの第１の抵抗変化型メモリセルは、第１の端部、第２の端部、および、制御端部を有し、第１の抵抗変化型メモリセルの第１の端部は第１のビット線に結合され、第１の抵抗変化型メモリセルの第２の端部は第１のソース線に結合され、第１の抵抗変化型メモリセルの制御端部はワード線に結合されている。第１のビット線選択スイッチは、第１のビット線に結合された第１の端部、および、センスアンプの第１の入力端部に結合された第２の端部を有する。第１のソース線選択スイッチは、第１のソース線に結合された第１の端部、および、センスアンプの第１の入力端部に結合された第２の端部を有する。第１のプルダウンスイッチは、第１の抵抗変化型メモリセルの第１の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第１の制御信号を受信する。第２のプルダウンスイッチは、第１の抵抗変化型メモリセルの第２の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第２の制御信号を受信する。読み出し動作が第１の抵抗変化型メモリセルにおいて行われる時、第１のビット線選択スイッチおよび第２のプルダウンスイッチのオンまたはオフの状態が同一であり、第１のソース線選択スイッチおよび第１のプルダウンスイッチのオンまたはオフの状態が同一であり、第１のプルダウンスイッチおよび第２のプルダウンスイッチのオンまたはオフの状態が相補的である。また、本抵抗変化型メモリ装置は、少なくとも１つの第２の抵抗変化型メモリセル、第２のビット線選択スイッチ、第２のソース線選択スイッチ、第３のプルダウンスイッチ、および、第４のプルダウンスイッチを含む。少なくとも１つの第２の抵抗変化型メモリセルは、第１の端部、第２の端部、および、制御端部を有する少なくとも１つの第２の抵抗変化型メモリセルであって、第２の抵抗変化型メモリセルの第１の端部は第２のビット線に結合され、第２の抵抗変化型メモリセルの第２の端部は第２のソース線に結合され、第２の抵抗変化型メモリセルの制御端部はワード線に結合されている。第２のビット線選択スイッチは、第２のビット線に結合された第１の端部、および、センスアンプの第２の入力端部に結合された第２の端部を有する。第２のソース線選択スイッチは、第２のソース線に結合された第１の端部、および、センスアンプの第２の入力端部に結合された第２の端部を有する。第３のプルダウンスイッチは、第２の抵抗変化型メモリセルの第１の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第１の制御信号を受信する。第４のプルダウンスイッチは、第２の抵抗変化型メモリセルの第２の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第２の制御信号を受信する。読み出し動作が第２の抵抗変化型メモリセルにおいて行われる時、第２のビット線選択スイッチおよび第４のプルダウンスイッチのオンまたはオフの状態が同一であり、第２のソース線選択スイッチおよび第３のプルダウンスイッチのオンまたはオフの状態が同一であり、第３のプルダウンスイッチおよび第４のプルダウンスイッチのオンまたはオフの状態が相補的である。

Claims (11)

  1. 第１の端部、第２の端部、および、制御端部を有する少なくとも１つの第１の抵抗変化型メモリセルであって、前記第１の抵抗変化型メモリセルの前記第１の端部は第１のビット線に結合され、前記第１の抵抗変化型メモリセルの前記第２の端部は第１のソース線に結合され、前記第１の抵抗変化型メモリセルの前記制御端部はワード線に結合されている、少なくとも１つの第１の抵抗変化型メモリセルと；
    前記第１のビット線に結合された第１の端部、および、センスアンプの第１の入力端部に結合された第２の端部を有する第１のビット線選択スイッチと；
    前記第１のソース線に結合された第１の端部、および、前記センスアンプの前記第１の入力端部に結合された第２の端部を有する第１のソース線選択スイッチと；
    前記第１の抵抗変化型メモリセルの前記第１の端部とリファレンスグランドとの間に結合され、オンまたはオフにされるために第１の制御信号を受信する第１のプルダウンスイッチと；
    前記第１の抵抗変化型メモリセルの前記第２の端部と前記リファレンスグランドとの間に結合され、オンまたはオフにされるために第２の制御信号を受信する第２のプルダウンスイッチと、を備え、
    読み出し動作が前記第１の抵抗変化型メモリセルにおいて行われる時、前記第１のビット線選択スイッチおよび前記第２のプルダウンスイッチのオンまたはオフの状態が同一であり、前記第１のソース線選択スイッチおよび前記第１のプルダウンスイッチのオンまたはオフの状態が同一であり、前記第１のプルダウンスイッチおよび前記第２のプルダウンスイッチのオンまたはオフの状態が相補的である、抵抗変化型メモリ装置。
  2. 前記第１のビット線選択スイッチは、
    第１の端部、第２の端部、および、制御端部を有する第１のスイッチ部であって、前記第１のスイッチ部の前記第１の端部は前記第１のビット線に結合され、前記第１のスイッチ部の前記制御端部は反転された第１の制御信号を受信する、第１のスイッチ部と；
    第１の端部、第２の端部、および、制御端部を有する第２のスイッチ部であって、前記第２のスイッチ部の前記第１の端部は前記第１のスイッチ部の前記第２の端部に結合され、前記第２のスイッチ部の前記第２の端部は前記センスアンプの前記第１の入力端部に結合され、前記第２のスイッチ部の前記制御端部は第１のビット線選択信号を受信する、第２のスイッチ部と、を備える、請求項１に記載の抵抗変化型メモリ装置。
  3. 前記第１のソース線選択スイッチは、
    第１の端部、第２の端部、および、制御端部を有する第１のスイッチ部であって、前記第１のスイッチ部の前記第１の端部は前記第１のソース線に結合され、前記第１のスイッチ部の前記制御端部は反転された第２の制御信号を受信する、第１のスイッチ部と；
    第１の端部、第２の端部、および、制御端部を有する第２のスイッチ部であって、前記第２のスイッチ部の前記第１の端部は前記第１のスイッチ部の前記第２の端部に結合され、前記第２のスイッチ部の前記第２の端部は前記センスアンプの前記第１の入力端部に結合され、前記第２のスイッチ部の前記制御端部は第１のソース線選択信号を受信する、第２のスイッチ部と、を備える、請求項１に記載の抵抗変化型メモリ装置。
  4. 前記センスアンプの第２の入力端部に結合されたリファレンスセルをさらに備え、
    前記リファレンスセルはリファレンス抵抗を有し、前記リファレンス抵抗に従って前記センスアンプの前記第２の入力端部にリファレンス信号を供給する、請求項１に記載の抵抗変化型メモリ装置。
  5. 前記第１のビット線選択スイッチのおよび前記第１のソース線選択スイッチの前記第２の端部に結合された第１の端部、前記センスアンプの前記第１の入力端部に結合された第２の端部、ならびに、リファレンスバイアス電圧を受信する制御端部を有する第１のトランジスタと；
    前記リファレンス信号を受信する第１の端部、前記センスアンプの前記第２の入力端部に結合された第２の端部、および、前記リファレンスバイアス電圧を受信する制御端部を有する第２のトランジスタと、をさらに備える、請求項４に記載の抵抗変化型メモリ装置。
  6. 前記第１のビット線選択スイッチに結合され、前記第１の抵抗型メモリセルをセットまたはリセットするために前記第１のビット線選択スイッチを通して前記第１のビット線に書き込み信号を供給する、セット／リセット書き込みドライバをさらに備える、請求項１に記載の抵抗変化型メモリ装置。
  7. 第１の端部、第２の端部、および、制御端部を有する少なくとも１つの第２の抵抗変化型メモリセルであって、前記第２の抵抗変化型メモリセルの前記第１の端部は第２のビット線に結合され、前記第２の抵抗変化型メモリセルの前記第２の端部は第２のソース線に結合され、前記第２の抵抗変化型メモリセルの前記制御端部は前記ワード線に結合されている、少なくとも１つの第２の抵抗変化型メモリセルと；
    前記第２のビット線に結合された第１の端部、および、前記センスアンプの第２の入力端部に結合された第２の端部を有する第２のビット線選択スイッチと；
    前記第２のソース線に結合された第１の端部、および、前記センスアンプの前記第２の入力端部に結合された第２の端部を有する第２のソース線選択スイッチと；
    前記第２の抵抗変化型メモリセルの前記第１の端部と前記リファレンスグランドとの間に結合され、オンまたはオフにされるために前記第１の制御信号を受信する第３のプルダウンスイッチと；
    前記第２の抵抗変化型メモリセルの前記第２の端部と前記リファレンスグランドとの間に結合され、オンまたはオフにされるために前記第２の制御信号を受信する第４のプルダウンスイッチと、をさらに備え、
    前記読み出し動作が前記第２の抵抗変化型メモリセルにおいて行われる時、前記第２のビット線選択スイッチおよび前記第４のプルダウンスイッチのオンまたはオフの状態が同一であり、前記第２のソース線選択スイッチおよび前記第３のプルダウンスイッチのオンまたはオフの状態が同一であり、前記第３のプルダウンスイッチおよび前記第４のプルダウンスイッチのオンまたはオフの状態が相補的である、請求項１に記載の抵抗変化型メモリ装置。
  8. 前記第２のビット線選択スイッチは、
    第１の端部、第２の端部、および、制御端部を有する第１のスイッチ部であって、前記第１のスイッチ部の前記第１の端部は前記第２のビット線に結合され、前記第１のスイッチ部の前記制御端部は反転された第１の制御信号を受信する、第１のスイッチ部と；
    第１の端部、第２の端部、および、制御端部を有する第２のスイッチ部であって、前記第２のスイッチ部の前記第１の端部は前記第１のスイッチ部の前記第２の端部に結合され、前記第２のスイッチ部の前記第２の端部は前記センスアンプの前記第２の入力端部に結合され、前記第２のスイッチ部の前記制御端部は第１のビット線選択信号を受信する、第２のスイッチ部と、を備える、請求項７に記載の抵抗変化型メモリ装置。
  9. 前記第２のソース線選択スイッチは、
    第１の端部、第２の端部、および、制御端部を有する第１のスイッチ部であって、前記第１のスイッチ部の前記第１の端部は前記第２のソース線に結合され、前記第１のスイッチ部の前記制御端部は反転された第２の制御信号を受信する、第１のスイッチ部と；
    第１の端部、第２の端部、および、制御端部を有する第２のスイッチ部であって、前記第２のスイッチ部の前記第１の端部は前記第１のスイッチ部の前記第２の端部に結合され、前記第２のスイッチ部の前記第２の端部は前記センスアンプの前記第２の入力端部に結合され、前記第２のスイッチ部の前記制御端部は第１のソース線選択信号を受信する第２のスイッチ部と、を備える、請求項７に記載の抵抗変化型メモリ装置。
  10. 前記第１のビット線選択スイッチのおよび前記第１のソース線選択スイッチの前記第２の端部に結合された第１の端部、前記センスアンプの前記第１の入力端部に結合された第２の端部、ならびに、リファレンスバイアス電圧を受信する制御端部を有する第１のトランジスタと；
    前記第２のビット線選択スイッチおよび前記第２のソース線選択スイッチに結合された第１の端部、前記センスアンプの前記第２の入力端部に結合された第２の端部、および、前記リファレンスバイアス電圧を受信する制御端部を有する第２のトランジスタと、をさらに備える、請求項９に記載の抵抗変化型メモリ装置。
  11. 前記第２のソース線選択スイッチに結合され、前記第２の抵抗変化型メモリセルをセットまたはリセットするために前記第２のソース線選択スイッチを通して前記第２のソース線に書き込み信号を供給する、セット／リセット書き込みドライバをさらに備える、請求項７に記載の抵抗変化型メモリ装置。
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