KR101080202B1 - 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로 - Google Patents

센스 앰프를 제어하는 비휘발성 반도체 메모리 회로 Download PDF

Info

Publication number
KR101080202B1
KR101080202B1 KR1020090117245A KR20090117245A KR101080202B1 KR 101080202 B1 KR101080202 B1 KR 101080202B1 KR 1020090117245 A KR1020090117245 A KR 1020090117245A KR 20090117245 A KR20090117245 A KR 20090117245A KR 101080202 B1 KR101080202 B1 KR 101080202B1
Authority
KR
South Korea
Prior art keywords
voltage
sensing node
test mode
sense amplifier
mode signals
Prior art date
Application number
KR1020090117245A
Other languages
English (en)
Other versions
KR20110060616A (ko
Inventor
김규성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090117245A priority Critical patent/KR101080202B1/ko
Publication of KR20110060616A publication Critical patent/KR20110060616A/ko
Application granted granted Critical
Publication of KR101080202B1 publication Critical patent/KR101080202B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods

Abstract

본 발명의 비휘발성 반도체 메모리 회로는, 워드라인 및 상기 워드라인과 연결된 비트라인 사이에 연결된 가변 저항을 포함하는 메모리 셀 어레이, 해당 셀에 대응되는 상기 가변 저항에 따른 전류를 전압으로 변환하여 센싱 노드에 제공하는 커런트 센스 앰프 및 복수의 테스트 모드 신호에 응답하여, 상기 커런트 센스 앰프의 저항을 변화시켜 상기 센싱 노드 전압을 조정하는 전압 조정부를 포함한다.
상변화, 저항, 센스 앰프

Description

센스 앰프를 제어하는 비휘발성 반도체 메모리 회로{Non-volatile Semiconductor Memory Circuit For Controlling Sense Amplifier}
본 발명은 비휘발성 반도체 메모리 회로에 관한 것으로서, 보다 구체적으로는 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로에 관한 것이다.
일반적으로 상변화 메모리(이하PCRAM이라 함; Phase Change Random Access Memory)의 단위 셀은 워드라인에 연결된 하나의 스위칭 소자, 예컨대 다이오드(diode)와 비트라인에 연결된 하나의 가변 저항체(GST)로 구성된다. 이러한PCRAM은 전기적 펄스를 이용하여 PCRAM의 가변 저항체(GST)의 가역적인 상변화를 제어함으로써 메모리 셀 내에 데이터를 저장할 수 있다.
예를 들어, 펄스 전류를 소정 시간 동안 메모리 셀에 인가하면 가변 저항체(GST)의 상태를 비정질 상태(또는 RESET 상태)로 만들 수 있고, 펄스 전류를 소정 시간보다 더 긴 시간 동안 인가하면 결정 상태(또는 SET 상태)로 만들 수 있다.
이러한 PCRAM은 저항의 변화에 따라 전류의 양을 감지하여 데이터를 구분한다. 예컨대, 커런트 센스 앰프가 전류를 전압으로 변환한 센싱 전압과 기준 전압을 비교하여 데이터의 1과 0을 판별할 수 있다.
도 1은 일반적인 PCRAM의 센스 앰프별 센싱 노드 전압 관계를 나타낸 그래프이다.
도 1을 참조하면, 센스 앰프의 위치에 따라 센싱 노드의 전압의 변동이 큰 것을 알 수 있다.
PCRAM의 특성 상 센스 앰프에 많은 셀들이 공유된다. 그리하여, 센스 앰프의 위치에 따라 인접 셀들의 간섭 현상을 더욱 받을 수 있으므로 센싱 노드 전압에도 차이가 발생할 수 있다. 이 때문에 PCRAM의 센스 앰프 센싱 능력은 보다 중요하다. 즉, 셀 자체의 특성이 안정되었다 하더라도, 센스 앰프의 특성에 따라 센싱 마진이 좌우될 수 있다. 더욱이, PCRAM 의 디자인 룰이 점점 미세해지므로 센스 앰프에 의한 데이터의 판별이 더욱 어려워질 수 있다.
본 발명의 기술적 과제는 센싱 마진이 개선된 비휘발성 반도체 메모리 회로를 제공하는 것이다.
본 발명의 기술적 과제는 센싱 마진이 개선된 비휘발성 반도체 메모리 회로의 제어 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 일 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 워드라인 및 상기 워드라인과 연결된 비트라인 사이에 연결된 가변 저항을 포함하는 메모리 셀 어레이, 해당 셀에 대응되는 상기 가변 저항에 따른 전류를 전압으로 변환하여 센싱 노드에 제공하는 커런트 센스 앰프 및 복수의 테스트 모드 신호에 응답하여, 상기 커런트 센스 앰프의 저항을 변화시켜 상기 센싱 노드 전압을 조정하는 전압 조정부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 다른 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 워드라인 및 상기 워드라인과 연결된 비트라인 사이에 연결된 가변 저항을 포함하는 메모리 셀 어레이, 해당 셀에 대응되는 상기 가변 저항에 따른 전류를 전압으로 변환하여 센싱 노드에 제공하는 커런트 센스 앰프 및 복수의 테스트 모드 신호에 응답하여 상기 커런트 센스 앰프의 저항을 변화시킬 때, 상기 복수의 테스트 모드 신호 중 활성화된 테스트 모드 신호에 따라 전압 강하율이 서로 다르도록 제어함으로서 상기 센싱 노드 전압을 조정하는 전압 조정부 를 포함한다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로는 다양한 테스트 모드 신호들을 이용하여 센싱 노드의 전압을 가변시킬 수 있다. 따라서, 센싱 노드의 전압을 가변시킴으로써 메인 센스 앰프의 센싱 마진이 향상될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도이다.
도 2를 참조하면, 비휘발성 반도체 메모리 회로는 메모리 셀 어레이(10), 스위칭부(20), 커런트 센스 앰프(30), 메인 센스 앰프(40), 전압 조정부(100) 및 테스트부(200)를 포함한다.
메모리 셀 어레이(10)는 복수의 PCRAM 셀을 포함한다. 또한, 각각의 PCRAM 셀은 워드라인(미도시)에 연결된 스위칭 소자와 비트라인(BL)에 연결된 하나의 가변 저항체(GST; 미도시)로 구성된다. 그리하여, 커런트 센스 앰프(30)에 제어되어 해당 셀의 데이터(Data)가 억세스되기도 하고, 라이트 드라이버(미도시)에 제어되어 해당 셀에 데이터(Data)가 라이트될 수 있다.
스위칭부(20)는 제 1 및 제 2 스위칭 신호(GYP, GYN)에 응답하여 해당 비트라인(BL)을 선택한다.
스위칭부(20)는 전송 게이트(SW)를 포함한다. 제 1 및 제 2 스위칭 신호(GYP, GYN)가 모두 활성화되면, 메모리 셀 어레이(10)의 해당 비트라인(BL)이 선택되어 리드 또는 라이트 동작이 수행될 수 있다. 간략하게 도시된 스위칭부(20)는 실질적으로는 컬럼 선택 디코더로서 이해될 수 있다.
커런트 센스 앰프(30)는 리드시, 일정한 전류를 메모리 셀 어레이(10)로 인가하여(forcing) 해당 셀의 저항 상태에 따라 변화된 전압을 감지하여 센싱 노드(SAI)에 제공한다.
커런트 센스 앰프(30)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 선택된 비트 라인(BL)과 커플링되어 있는 센싱 노드(SAI)를 통해서 선택된 비트 라인(BL)에 일정한 전류를 공급한다. 구체적으로, 제 1 PMOS 트랜지스터(P1)는 고전압(VPPSA)과 센싱 노드(SAI) 사이에 커플링되어, 전류 구동 신호(SAILD)를 게이트에 인가받는다. 이러한 제 1 PMOS 트랜지스터(P1)는 전류 구동 트랜지스터로서 예시한다.
제 1 NMOS 트랜지스터(N1)는 센싱 노드(SAI)에 커플링되고, 선택된 비트 라인(BL)의 레벨을 일정 레벨, 예를 들어 상변화 물질의 임계 전압(Vth) 이하의 레벨로 클램핑시킨다. 예를 들어, 상변화 물질의 임계 전압이 약 1.2V 정도이면, 약 0.5 내지 1.0V 정도로 비트 라인을 클램핑한다. 구체적으로, 제 1 NMOS 트랜지스터(N1)는 선택된 비트 라인(BL)과 센싱 노드(SAI) 사이에 커플링되어, 클램핑 제어 신호(CLMBL)를 게이트로 인가받는다. 이러한 제 1 NMOS 트랜지스터(N1)는 클램핑 트랜지스터로서 예시한다.
메인 센스 앰프(40)는 기준 전압(VREF)과 센싱 노드(SAI)의 전압을 비교하여, 데이터가 1인지 0인지 판별한다. 즉, 메인 센스 앰프(40)는 센싱 노드(SAI)의 전압이 기준 전압(VREF)보다 높으면 1의 데이터, 센싱 노드(SAI)의 전압이 기준 전압(VREF)보다 낮으면 0의 데이터로서 판별할 수 있다.
한편, 본 발명의 일 실시예에 따른 전압 조정부(100)는 테스트 모드시, 센싱 노드(SAI)의 전압을 변조할 수 있다. 즉, 전압 조정부(100)는 테스트 모드 신호(TM<0:n>)에 응답하여, 센싱 노드(SAI)의 전압을 조정할 수 있다. 이에 대한 자세한 설명은 이후의 도면을 참조하여 상세히 하기로 한다.
본 발명의 일 실시예에 따른 모니터링부(200)는 테스트 모드 제어 신호(EN)에 응답하여 센싱 노드(SAI)의 전압을 모니터링할 수 있다. 보다 자세히 설명하면, 모니터링부(200)는 제 2 PMOS 트랜지스터(P2) 및 모니터링 패드(PAD)를 포함한다.
제 2 PMOS 트랜지스터(P2)의 게이트는 테스트 모드 제어 신호(EN)를 수신하고, 드레인은 서브 입출력 라인(SIO)에 연결되고, 소스는 모니터링 패드(PAD)에 연결된다.
활성화된 테스트 모드 제어 신호(EN)에 응답하여 제 2 PMOS 트랜지스터(P2)가 활성화되면, 모니터링 패드(PAD)를 통해 센싱 노드(SAI)의 전압을 모니터링할 수 있다.
여기서, 서브 입출력 라인(SIO)은 비트라인(BL)의 연장된 배선으로 이해할 수 있으며, 서브 입출력 라인(SIO)을 비트라인(BL)이라고 대체해도 무방하다. 중요 한 것은, 서브 입출력 라인(SIO)은 해당 셀에 연결된 비트라인(BL)의 신호가 전송되는 배선이면 가능하다.
이러한 비휘발성 반도체 메모리 장치의 동작에 대해 보다 자세히 설명하기로 한다.
테스트 모드시, 테스트 모드 제어 신호(EN)가 로우 레벨로서 활성화된다. 이 때, 클램핑 제어 신호(CLMBL)가 정전압으로서 제공되므로, 제 1 NMOS 트랜지스터(N1)는 턴온된다. 또한, 활성화된 전류 구동 신호(SAILD)에 의해 제 1 PMOS 트랜지스터(P1)도 턴온된다. 즉, 커런트 센스 앰프(30)에서는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)이 턴온됨으로써, 일정한 전류를 메모리 셀 어레이(10)에 공급하고, 해당 셀의 저항 상태에 따라 센싱 노드(SAI)의 전압이 결정될 수 있다.
이 때, 모니터링부(200)에서 센싱 노드(SAI)의 전압을 모니터링 후, 센싱 노드(SAI)의 전압 조정이 필요한 것을 감지할 수 있다. 예컨대, 센싱 노드(SAI)의 전압이 주변 회로 환경에 의해 지나치게 높아져 기준 전압(VREF)과의 차이가 나지 않는 경우일 수 있다. 그리하여, 모니터링 결과에 따라 전압 조정부(100)에 테스트 모드 신호(TM<0:n>)를 제공함으로써 센싱 노드(SAI)의 전압이 조정될 수 있다. 이로써, 센싱 노드(SAI)의 전위를 미세하게 조정하여, 메인 센스 앰프(40)에 제공할 수 있으므로, 메인 센스 앰프(40)의 센싱 마진을 개선시킬 수 있다.
도 3은 도 2에 따른 전압 조정부(100)의 상세한 회로도이다.
도 3을 참조하면, 전압 조정부(100)는 테스트 모드 신호(TM<0:n>)에 응답하 여 센싱 노드(SAI)의 전압을 조정할 수 있다.
이러한 전압 조정부(100)는 제 1 내지 제 4 NMOS 트랜지스터(NM1-NM4)를 포함한다. 제 1 NMOS 트랜지스터(NM1)는 활성화된 제 1 테스트 모드 신호(TM<00>)를 수신하여 턴온된다. 제2 NMOS 트랜지스터(NM2)는 활성화된 제 2 테스트 모드 신호(TM<02>)를 수신하여 턴온된다. 이하, 제 3 및 제 4 NMOS 트랜지스터(NM3, NM4)들도 유사한 원리로 동작된다. 여기서는, 각 트랜지스터들(NM1-NM4)이 서로 다른 저항값(R1-R4), 예를 들어, 순차적으로 커지는 저항을 갖는 것으로 예시한다.
예컨대, 제 1 테스트 모드 신호(TM<00>)가 활성화되어 제 1 NMOS 트랜지스터(NM1)가 턴온되고, 나머지 제 2 내지 제 4 NMOS 트랜지스터(NM2-NM4)가 턴오프되었다면, 센싱 노드(SAI)는 제 1 저항(R1)만큼 전압 강하될 수 있다. 만약, 제 2 테스트 모드 신호(TM<0:1>)가 활성화되어 제 2 NMOS 트랜지스터(NM2)가 턴온된다면, 상기의 경우보다 더 크게 전압이 강하되어 보다 낮은 센싱 노드(SAI) 전압을 제공할 수 있다.
설명의 편의상 4개의 트랜지스터(NM1-NM4)들과 4개의 테스트 모드 신호(TM<0:n>)로 도시하였으나, 어디까지나 이해를 돕기 위함이며 발명의 제한을 두는 것은 아니다. 센싱 노드(SAI)의 전압을 미세 조정하기 위해서는 다단의 트랜지스터와 다수의 테스트 모드 신호를 이용할 수도 있음은 물론이다.
또한, 동일한 저항값을 갖는 제 1 내지 제 4 트랜지스터(NM1-NM4)를 구비하고, 활성화되는 테스트 모드 신호(TM0:N>)의 수를 선택적으로 다르게 제어할 수도 있음은 물론이다. 이러한 것은, 당업자라면 용이하게 실시할 수 있는 예이므로 자 세한 설명을 하지 않아도 당업자가 이해할 수 있음은 당연하다. 더 나아가, 센싱 노드(SAI)의 전압을 감소시키는 것만 예시하였으나, 회로 구성이나 목적에 따라 전압을 증가시킬 수 있도록 확장하는 것도 당연히 가능하다.
이와 같이, 본 발명의 일 실시예에 따르면, 메인 센스 앰프(도 2의 40 참조)의 센싱 마진을 향상시킬 수 있도록 센싱 노드(SAI) 전압을 조정할 수 있다.
한편, 지금까지는 센싱 노드(SAI)의 전압을 직접 조정하는 예를 설명하였으나, 센싱 노드(SAI)의 전압을 간접적으로 조정할 수 있는 예에 대해서는, 이하에서 설명하기로 한다. 즉, 센싱 노드(SAI)에 영향을 줄 수 있는 클램핑 트랜지스터인 제 1 NMOS 트랜지스터(N1)의 저항을 조정하는 방법 및 전류 구동 트랜지스터인 제 1 PMOS 트랜지스터(P1)의 저항을 조정하는 방법에 대해 각각 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 전압 조정부(300)의 회로도이다.
도 4에서는, 도 3과 다른 부분에 대해서만 자세히 설명하여, 중복되는 설명을 피하기로 한다.
도 4를 참조하면, 다수의 NMOS 트랜지스터들을 구비하는 것은 도 3의 전압 조정부(100)와 동일하다. 도 4의 테스트 모드 신호(TM<000>-TM<111>)은 설명의 편의상, 도 3의 테스트 모드 신호(TM<00>-TM<11>)과 구분하기 위해 예시한 것이지, 반드시 3비트의 신호가 필요한 것은 아니다. 다른 실시예에 따른 전압 조정부(300)는 다만, 테스트 모드 신호(TM<000>-TM<111>)를 이용하여, 전류 구동 신호(SAILD)의 전압 레벨을 조정할 수 있다. 즉, 전류 구동 신호(SAILD)의 전압 레벨이 조정된다면, 제 1 PMOS 트랜지스터(P1)를 통해 흐르는 전류의 양 뿐 아니라, 실질적으로 는 센싱 노드(SAI)의 전압이 조정될 수 있다. 따라서, 테스트 모드시, 제 1 PMOS 트랜지스터(P1)를 구동시키는 전류 구동 신호(SAILD)의 전압 레벨을 변조해 가면서, 센싱 노드(SAI)의 전압을 변화시킬 수 있다. 이를 모니터부(도 2의 200 참조)에서 모니터링하면서, 센싱 노드(SAI)의 전압을 측정하고, 이후에도 이를 계속 적용할지 여부를 설계자가 판단할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 전압 조정부(400)의 회로도이다.
도 5에서는, 도 4와 다른 부분에 대해서만 간단히 설명하기로 한다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 전압 조정부(400)는 테스트 모드 신호(TM<0000>-TM<1111>)를 수신하는 다수의 NMOS 트랜지스터들을 구비한다. 마찬가지로, 테스트 모드 신호(TM<0000>-TM<1111>)는 설명의 편의상, 이전에 설명된 테스트 모드 신호와 구분하기 위해 예시한 것이지, 반드시 4비트의 신호가 필요한 것은 아니다. 본 발명의 또 다른 실시예에 따른 전압 조정부(400)는 테스트 모드 신호(TM<0000>-TM<1111>)를 이용하여, 클램핑 제어 신호(CLMBL)의 전압 레벨을 조정한다. 즉, 테스트 모드시, 제 1 NMOS 트랜지스터(N1)를 구동시키는 클램핑 제어 신호(CLMBL)의 전압 레벨을 변조해 가면서, 센싱 노드(SAI)의 전압을 변화시킬 수 있다. 이를 모니터부(도 2의 200 참조)에서 모니터링하면서, 센싱 노드(SAI)의 전압을 측정하고 변경 여부를 판정할 수 있다.
이와 같이, 본 발명의 실시예들에 따르면, 센싱 마진을 향상시키도록 커런트 센스 앰프(30)의 각 소자들의 저항을 변화시키거나, 직접 센싱 노드(SAI)의 저항을 변화시켜, 센싱 노드(SAI)의 전압을 조정할 수 있다.
즉, 커런트 센스 앰프(30)내 클램프 트랜지스터, 전류 구동 트랜지스터 및 센싱 노드(SAI)의 전압을 다양한 테스트 모드 신호들을 이용한다면, 저항값을 다르게 조정하여 각각의 레벨들을 변화시킬 수 있다.
설계자의 의도에 따라, 어느 하나의 전압 조정부만 이용할 수도 있고, 다수개의 전압 조정부를 동시에 이용할 수도 있음은 물론이다.
이로써, 센싱 노드의 전압을 조정함으로써 센싱 마진이 향상된 비휘발성 반도체 메모리 회로를 제공할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 비휘발성 반도체 메모리 회로의 센스 앰프에 따른 센싱 노드 전압의 변화를 나타낸 그래프,
도 2는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도,
도 3은 도 2에 따른 전압 조정부의 회로도,
도 4는 본 발명의 다른 실시예에 따른 전압 조정부의 회로도, 및
도 5는 본 발명의 또 다른 실시예에 따른 전압 조정부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 메모리 셀 어레이 20: 스위칭부
30: 커런트 센스 앰프 40: 메인 센스 앰프
100: 전압 조정부 200: 모니터링부

Claims (13)

  1. 워드라인 및 상기 워드라인과 연결된 비트라인 사이에 커플링된 가변 저항을 포함하는 메모리 셀 어레이;
    해당 셀에 대응되는 상기 가변 저항에 따른 전류를 전압으로 변환하여 센싱 노드에 제공하는 커런트 센스 앰프;
    복수의 테스트 모드 신호에 응답하여, 상기 커런트 센스 앰프의 저항을 가변시켜 상기 센싱 노드 전압을 조정하는 전압 조정부; 및
    테스트 모드에서 상기 센싱 노드의 전압을 패드로 전달하는 모니터링부;
    를 포함하는 비휘발성 반도체 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 커런트 센스 앰프는,
    고전압과 상기 센싱 노드 사이에 연결되어, 상기 해당 셀에 전류를 공급하는 전류 구동 트랜지스터; 및
    상기 비트라인과 상기 센싱 노드 사이에 연결되어, 상기 비트라인을 소정 레벨로 클램프시키는 클램핑 트랜지스터를 포함하는 비휘발성 반도체 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호에 응답하여 상기 센싱 노드의 저항을 가변시켜 전압을 조정함에 있어서, 상기 복수의 테스트 모드 신호의 제어에 따라 선택적으로 활성화 되는 복수의 저항소자;로 구성되는 비휘발성 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호에 응답하여 상기 전류 구동 트랜지스터의 저항을 가변시켜 상기 센싱 노드의 전압을 조정하는 비휘발성 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호에 응답하여 상기 클램핑 트랜지스터의 저항을 가변시켜 상기 센싱 노드의 전압을 조정하는 비휘발성 반도체 메모리 장치.
  6. 워드라인 및 상기 워드라인과 연결된 비트라인 사이에 커플링된 가변 저항을 포함하는 메모리 셀 어레이;
    해당 셀에 대응되는 상기 가변 저항에 따른 전류를 전압으로 변환하여 센싱 노드에 제공하는 커런트 센스 앰프;
    복수의 테스트 모드 신호에 응답하여 상기 커런트 센스 앰프의 저항을 변화시킬 때, 상기 복수의 테스트 모드 신호 중 활성화된 테스트 모드 신호에 따라 전압 강하율이 서로 다르도록 제어함으로서 상기 센싱 노드 전압을 조정하는 전압 조정부; 및
    테스트 모드에서 상기 센싱 노드의 전압을 패드로 전달하는 모니터링부;
    를 포함하는 비휘발성 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 커런트 센스 앰프는,
    고전압과 상기 센싱 노드 사이에 연결되어, 상기 해당 셀에 전류를 공급하는 전류 구동 트랜지스터; 및
    상기 비트라인과 상기 센싱 노드 사이에 연결되어, 상기 비트라인을 소정 레벨로 클램프시키는 클램핑 트랜지스터를 포함하는 비휘발성 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호에 응답하여 상기 센싱 노드의 저항을 가변시켜 전압을 조정하는 비휘발성 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호를 각각 인가받는 복수의 트랜지스터를 구비하고,
    활성화된 상기 테스트 모드 신호에 응답하여 상기 복수의 트랜지스터의 각각의 턴온 여부를 제어함으로써 상기 센싱 노드의 전압을 다르게 제어하는 비휘발성 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호에 응답하여 상기 전류 구동 트랜지스터의 저항을 가변시켜 상기 센싱 노드의 전압을 조정하는 비휘발성 반도체 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호를 각각 인가받는 복수의 트랜지스터를 구비하고,
    활성화된 상기 테스트 모드 신호에 응답하여 상기 복수의 트랜지스터의 각각의 턴온 여부를 제어함으로써 상기 센싱 노드의 전압을 다르게 제어하는 비휘발성 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 전압 조정부는,
    상기 복수의 테스트 모드 신호에 응답하여 상기 클램핑 트랜지스터의 저항을 가변시켜 상기 센싱 노드의 전압을 조정하는 비휘발성 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 복수의 테스트 모드 신호를 각각 인가받는 복수의 트랜지스터를 구비하고,
    활성화된 상기 테스트 모드 신호에 응답하여 상기 복수의 트랜지스터의 각각의 턴온 여부를 제어함으로써 상기 센싱 노드의 전압을 다르게 제어하는 비휘발성 반도체 메모리 장치.
KR1020090117245A 2009-11-30 2009-11-30 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로 KR101080202B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090117245A KR101080202B1 (ko) 2009-11-30 2009-11-30 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090117245A KR101080202B1 (ko) 2009-11-30 2009-11-30 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로

Publications (2)

Publication Number Publication Date
KR20110060616A KR20110060616A (ko) 2011-06-08
KR101080202B1 true KR101080202B1 (ko) 2011-11-07

Family

ID=44395352

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090117245A KR101080202B1 (ko) 2009-11-30 2009-11-30 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로

Country Status (1)

Country Link
KR (1) KR101080202B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102024523B1 (ko) * 2012-12-26 2019-09-24 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
KR100900131B1 (ko) * 2007-12-21 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 테스트 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
KR100900131B1 (ko) * 2007-12-21 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 테스트 장치

Also Published As

Publication number Publication date
KR20110060616A (ko) 2011-06-08

Similar Documents

Publication Publication Date Title
US7606086B2 (en) Nonvolatile semiconductor memory device
KR100541816B1 (ko) 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
KR100759441B1 (ko) 스텝 셋 전류를 발생하는 상 변화 메모리 장치
KR101311499B1 (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
KR101047051B1 (ko) 비휘발성 반도체 메모리 회로
CN109841248B (zh) 存储装置及其操作方法
US20080117669A1 (en) Memory readout circuit and phase-change memory device
US8194473B2 (en) Non-volatile semiconductor memory circuit
KR20100035445A (ko) 비휘발성 메모리 장치 및 그 구동 방법
KR20140028481A (ko) 쓰기 전류를 측정할 수 있는 반도체 메모리 장치 및 쓰기 전류 측정 방법
US9312000B1 (en) Semiconductor apparatus
JP2017126393A (ja) 抵抗変化型ランダムアクセスメモリ装置
KR20120079739A (ko) 반도체 메모리 장치
JP2010067332A (ja) 相補型相変化メモリセル及びメモリ回路
US10706925B2 (en) Non-volatile memory device and method of controlling non-volatile memory device
KR101201858B1 (ko) 반도체 메모리 장치
JP5989611B2 (ja) 半導体記憶装置、及びそのデータ制御方法
WO2018212082A1 (ja) メモリ装置およびメモリ装置の制御方法
US8873322B2 (en) Nonvolatile memory apparatus
KR101080202B1 (ko) 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로
CN111128276A (zh) 记忆体操作方法
CN104145308B (zh) 非易失性半导体存储装置
KR102341230B1 (ko) 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
KR20130134609A (ko) 패드를 통해 전류를 인가하고 측정할 수 있는 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee