CN111128276A - 记忆体操作方法 - Google Patents

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Abstract

本案揭示一种包括以下操作的记忆体操作方法。第一信号被施加到记忆体元件中的记忆体单元，以调整记忆体单元的电阻值。在施加第一信号之后，将第二信号施加到除第一记忆体单元之外的记忆体单元，以进一步调整除第一记忆体单元之外的此些记忆体单元的电阻值。在施加第二信号之后，对应于第一预定电阻值及第二预定电阻值的数据分别储存在第一记忆体单元及第二记忆体单元中。第一信号用于控制记忆体单元中的第一记忆体单元，以具有第一预定电阻值。第二信号用于控制记忆体单元中的第二记忆体单元，以具有第二预定电阻值。

Description

记忆体操作方法
技术领域
本揭示内容是关于一种操作方法，特别是关于一种记忆体操作方法。
背景技术
通过向相应的字线及位元线施加合适的电压，可在写入操作及读取操作下操作记忆体元件。记忆体元件可具有各种电特性，因此记忆体元件可具有对应于各种电特性的各种参数。
发明内容
本揭示内容的一实施方式是关于一种包括以下操作的记忆体操作方法。第一信号被施加到记忆体元件中的记忆体单元，以调整记忆体单元的电阻值。在施加第一信号之后，将第二信号施加到除第一记忆体单元之外的记忆体单元，以进一步调整除第一记忆体单元之外的此些记忆体单元的电阻值。在施加第二信号之后，对应于第一预定电阻值及第二预定电阻值的数据分别储存在第一记忆体单元及第二记忆体单元中。第一信号用于控制记忆体单元中的第一记忆体单元，以具有第一预定电阻值。第二信号用于控制记忆体单元中的第二记忆体单元，以具有第二预定电阻值。
附图说明
本揭示案的态样在结合附图阅读时自以下详细说明中最佳地理解。应注意，依据行业中的标准实践，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1是依据一些实施例的记忆体元件的示意图；
图2是根据一些实施例的用于操作图1中所示的记忆体元件的方法的流程图；
图3A是根据一些实施例的图1中所示的记忆体元件的相对于图2的写入操作的示意图；
图3B是根据一些其他实施例的图1中所示的记忆体元件的相对于图2的写入操作的示意图；
图4是根据一些其他实施例的图1中所示的记忆体单元中的电阻元件的特性的示意图，及程序化信号的示意图。
【符号说明】
100 记忆体元件
110 记忆体阵列
115 记忆体单元
115a 电阻元件
115b 开关
120 写入电路
130 读取电路
140 行选择电路
150 列选择电路
160 脉冲计数电路
170 控制器电路
200 方法
S210 操作
S220 操作
S230 操作
S240 操作
S250 操作
S260 操作
S270 操作
S280 操作
CELL#1～CELL#10 记忆体单元
+R1、-R2、+R4、-R4、+R7、+R10 电阻差
具体实施方式
以下揭示案提供众多不同实施例或实例以用于实施本案提供标的的不同特征。下文描述元件及配置的特定实例以简化本揭示案。当然，此仅为实例，并且不意欲作为限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包括第一特征与第二特征直接接触而形成的实施例，及亦可包括第一特征与第二特征之间可形成额外特征，以使得第一特征与第二特征可不直接接触的实施例。此外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
本说明书中所用术语通常在每一术语所用的技术领域及特定上下文中具有其一般含义。本说明书中对实例的使用，包括本文论述的任何术语的实例皆仅为说明性的，且绝不限制本揭示案或任何示例性术语的范畴及含义。同样，本揭示案并非仅限于本说明书中给定的各个实施例。
尽管本文可能使用术语“第一”、“第二”等来描述各个元件，但此等元件不应限定于此等术语。此等术语用以区别一个元件与另一个元件。例如，第一元件可被称作第二元件；且类似地，在不背离此等实施例的范畴的情况下，第二元件亦可被称作第一元件。如本文所使用，术语“及/或”包括相关所列项目的一或更多者的任何及全部组合。
在本文档中，术语“耦接”亦可被称为“电耦接”，及术语“连接”可被称为“电连接”。“耦接”及“连接”亦可用来表示两个或两个以上元件相互协作或交互作用。
而且，为了便于描述，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等空间相对术语，以描述一个元件或特征与另一(或多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包括在使用或操作中的元件的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且本案所使用的空间相对描述词可由此进行同样理解。
现在参看图1。图1是根据本揭示案的一些实施例的记忆体元件100的示意图。在一些实施例中，记忆体元件100是具有高速、高容量及低能耗的非挥发性记忆体。在一些实施例中，记忆体元件100能够在操作状态之间切换，并且操作状态对应于储存在记忆体元件100中的数据，这将在下文详细论述。
如图1所示，记忆体元件100包括记忆体阵列110、写入电路120、读取电路130、行选择电路140、列选择电路150、脉冲计数电路160及控制器电路170。记忆体阵列110经由行选择电路140耦接至写入电路120。写入电路120用以向记忆体阵列110产生程序化信号。记忆体阵列110经由列选择电路150耦接至读取电路130。读取电路130用以读取储存在记忆体阵列110中的数据。脉冲计数电路160耦接至写入电路120及读取电路130，并且用以控制程序化信号。控制器电路170耦接至行选择电路140及列选择电路150，并且用以发送所选记忆体单元115的地址。
记忆体元件100的上述配置是为说明的目的而提供。各种配置都在本揭示案实施例的考量与范畴内。例如，在一些其他实施例中，写入电路120及读取电路130作为记忆体元件100中的单个元件被包括在写/读驱动器中。
在一些实施例中，记忆体阵列110包括排列成阵列的记忆体单元115。记忆体单元115用以储存数据。记忆体单元115分别耦接至位元线BL及字线WL，并且位于位元线BL及字线WL的相应交叉点。通过分别使用行选择电路140及列选择电路150适当选择相应的位元线BL及字线WL，记忆体单元115是可单独定址的。记忆体单元115进一步耦接至源极线SL，其中源极线SL大体上平行于位元线BL布置。在一些实施例中，源极线SL用以接收参考电压，包括例如接地。为了便于说明，图1示出了仅一个记忆体单元115、仅一条位元线BL、仅一条字线WL及仅一条源极线SL，但是本揭示案实施例不限于此。
在一些实施例中，写入电路120用以写入记忆体单元115，以便将数据储存到记忆体单元115中。为了写入记忆体单元115，写入电路120用以回应于待储存的数据，产生经由相应位元线BL传输到记忆体单元115的程序化信号。写入电路120包括以下部件(未示出)，例如放大器、比较器、电流/电压产生器或其组合，其用以将期望值写入所选记忆体单元115。在一些实施例中，程序化信号由至少一个脉冲实现。在一些进一步的实施例中，程序化信号随着电压增大而由脉冲排列。在一些实施例中，每个程序化信号的电压位准范围从约1V到约3V。例如，程序化信号具有2V的电压位准。在一些实施例中，程序化信号的术语“电压位准”在下文中亦被称为程序化信号的“脉冲高度”。
在一些实施例中，读取电路130用以通过感测流经记忆体单元115的电流位准来读取储存在记忆体单元115中的数据。读取电路130包括读取储存在所选记忆体单元115中的值所需的元件(未示出)，例如放大器、比较器、电流/电压产生器或其组合。在一些实施例中，基于所感测的电流位准，能够计算记忆体单元115的电阻，并且能够通过将电阻转换成数字值来读取记忆体单元115中储存的数据。
在一些实施例中，控制器电路170用以针对写入电路120及/或读取电路130定址记忆体单元115，以对所选记忆体单元115执行操作。控制器电路170将所选记忆体单元115的行地址及列地址分别发送到行选择电路140及列选择电路150，以便选择记忆体阵列110中的定址记忆体单元115。基于行地址及列地址，行选择电路140及列选择电路150为接下来的读取操作及/或写入操作选择记忆体单元115。因此，所选择的记忆体单元115可由写入电路120及/或读取电路130存取。
在一些其他实施例中，控制器电路170进一步耦接至写入电路120及读取电路130，用于与写入电路120及读取电路130通信要写入的数据及读取的数据。在一些实施例中，控制器电路170包括在处理器(未示出)中。
在一些实施例中，每个记忆体单元115包括电阻元件115a及开关115b。如图1中说明，记忆体阵列110的记忆体单元115中的电阻元件115a耦接在相应的位元线BL与开关115b之间。开关115b耦接在相应的源极线SL与电阻元件115a之间。开关115b进一步耦接至相应的字线WL，并由相应的字线WL控制。在一些实施例中，电阻元件115a由电阻器实现。在一些实施例中，开关115b由金属氧化物半导体(metal-oxide-semiconductor；MOS)晶体管实现。
记忆体单元115的上述配置是为了说明的目的而提供。各种配置都在本揭示案实施例的考量与范畴内。例如，在各种实施例中，取决于记忆体元件100的布局，记忆体单元115包括寄生电阻元件。又例如，在各种实施例中，开关115b由双极接面晶体管(bipolarjunction transistor；BJT)实施。
在一些实施例中，记忆体元件100是相变记忆体(phase-change memory；PCM)元件。如图所示，记忆体元件100中的记忆体单元115的电阻元件115a是由相变电阻元件实施。以不同的方式解释，电阻元件115a具有随着非晶态与晶态之间的相变而变化的电阻。有效地，电阻元件115a的电阻根据电阻元件115a的各种操作状态而改变，如下文将详细解释。在一些实施例中，相变通过控制温度变化及记忆体单元115被加热及冷却的时间来控制。在一些实施例中，记忆体单元115中的电阻元件115a包括结构相变材料，包括例如Ge2Sb2Te5(GST)。
在一些实施例中，电阻元件115a在晶态或非晶态下操作。在一些实施例中，非晶态亦被称为“重设”状态，晶态亦被称为“设定”状态。下文将参看图4进一步详细描述“设定”状态及“重设”状态。在一些其他实施例中，非晶态对应于储存在记忆体单元115中的数字数据“1”，及晶态对应于储存在记忆体单元115中的数字数据“0”。在一些实施例中，基于流经电阻元件115a的电流位准来决定电阻元件115a的晶态或非晶态。如图所示，当流经电阻元件115a的电流具有相对高的位准时，电阻元件115a在非晶态下操作；而当流经电阻元件115a的电流具有相对低的位准时，电阻元件115a在晶态下操作。
根据以上论述，当开关115b开启时，产生流经电阻元件115a的电流。在一些实施例中，开关115b被经由对应的字线WL传输的程序化信号控制以开启。换言之，开关115b的开启状态由经由对应的字线WL传输的程序化信号控制。随后，基于开关115b的开启状态来决定流经电阻元件115a的电流位准。另一方面，当电流流经电阻元件115a时，产生与电阻元件115a相关联的热量，从而改变电阻元件115a的状态。为说明起见，根据电阻元件115a上的焦耳效应产生与电阻元件115a相关联的热量，并且电阻元件115a的温度局部升高。随后，电阻元件115a在冷却条件下固化，从而获得如上所述的期望状态及电阻元件115a的对应电特性。
在一些实施例中，写入电路120用以通过在对应的字线WL上应用程序化信号来调整记忆体单元115的电阻，以便调整储存在记忆体单元115中的数据。
在一些实施例中，当记忆体单元115由不同的程序化信号写入时，写入电路120用以利用部分程序化信号写入记忆体单元115。换言之，写入电路120用以将程序化信号分成多个部分，并将程序化信号的此等部分写入记忆体单元115。例如，当存在将由第一程序化信号写入的第一记忆体单元115及将由第二程序化信号写入的第二记忆体单元115时，其中第一程序化信号是第二程序化信号的一部分，写入电路120能够将第一程序化信号写入第一记忆体单元115及第二记忆体单元115。接下来，写入电路120能够将第二程序化信号的一部分写入第二记忆体单元115，其中通过从原始第二程序化信号中减去第一程序化信号来获得第二程序化信号的此部分。
换言之，写入电路120用以从程序化信号中提取共用信号(例如，如上所述的实例中的第一程序化信号)，随后将共用信号写入记忆体单元115。接下来，在从程序化信号中提取共用信号之后，写入电路120用以从被提取的程序化信号中获得剩余信号(例如，减去第一程序化信号后的第二程序化信号)，并将剩余信号写入记忆体单元115。下文将参看图2、图3A、图3B及图4描述写入记忆体单元115的操作。
在一些实施例中，记忆体单元115可在待机操作、写入操作、第一读取操作及第二读取操作中操作。在一些实施例中，当记忆体单元115在待机操作下操作时，记忆体单元115不能被读取及写入。在待机操作中，行选择电路140用以通过关闭记忆体单元115的开关115b来关闭记忆体单元115。同时，列选择电路150用以浮置(或不施加电压至)位元线BL，以便将记忆体单元115与写入电路120及读取电路130隔离。因此，写入电路120及读取电路130不能存取记忆体单元115。提供上述待机操作是为了说明的目的。各种待机操作都在本揭示案实施例的考量与范畴内。例如，列选择电路150用以在位元线BL上施加待机电压，并且在一些实施例中，待机电压为电源电压的约一半。
在一些实施例中，在写入操作中，写入电路120用以通过在对应的位元线BL上施加电源电压，并在对应的字线WL上施加程序化信号，来写入被选择的记忆体单元115。换言之，在写入操作中，写入电路120用以输出对应于待储存的数据的程序化信号，以用电源电压写入记忆体单元115。程序设计电压施加至由行选择电路140选择的字线WL上。记忆体单元115因此能够储存正在写入的数据。在一些实施例中，电源电压为约2V(伏特)。下文将参看图4描述程序化信号。
在一些实施例中，在第一读取操作中，读取电路130用以通过感测流经记忆体单元115的电阻元件115a的电流来读取储存在记忆体单元115中的数据，此电流是通过在对应位元线BL上施加读取电压并在对应字线WL上施加第一控制电压来选择的。换言之，读取电路130用以经由由列选择电路150选择的对应位元线BL读取流经记忆体单元115的电流。在一些实施例中，读取电压为约0.2V，且第一控制电压为约1.1V。在一些实施例中，第一读取操作中的读取电压小于写入操作中的电源电压。
在一些其他实施例中，当记忆体单元115在第二读取操作下操作时，读取电路130用以区分记忆体单元115的临限电压。在第二读取操作中，读取电路130用以感测流经记忆体单元115的电阻元件115a的电流，以便区分临限电压，其中通过在对应位元线BL上施加读取电压，并在对应字线WL上施加第二控制电压，来选择记忆体单元115。第二读取操作中的读取电压大体上等于第一读取操作中的读取电压。第二读取操作中的第二控制电压大于第一读取操作中的第一控制电压。
在一些实施例中，上述程序化信号包括脉冲，并且脉冲由脉冲计数电路160控制。基于待写入的数据及记忆体单元115的电阻，脉冲计数电路160用以产生指示程序化信号的脉冲宽度及脉冲计数的计数器信号，并且脉冲计数电路160进一步用以将计数器信号传输到写入电路120，以便控制程序化信号的脉冲宽度及/或脉冲计数。基于计数器信号，写入电路120随后能够用具有受控脉冲宽度及受控脉冲计数的程序化信号来写入记忆体单元115。记忆体单元115的电阻因此经调整至期望的位准，并且记忆体单元115因此经写入期望的值。
脉冲计数电路160的上述操作是为了说明的目的而提供的。脉冲计数电路160的各种操作都在本揭示案实施例的预期范围内。例如，在一些其他实施例中，脉冲计数电路160用以产生前往写入电路120的程序化信号。程序化信号的脉冲宽度及脉冲计数由脉冲计数电路160控制。写入电路120接收由脉冲计数电路160产生的程序化信号，随后通过程序化信号写入记忆体单元115。
图1中所示的元件是为了说明的目的而提供的，但是本揭示案实施例不限于此。例如，在各种实施例中，记忆体元件100进一步包括输入/输出电路(未示出)。输入/输出电路用以从记忆体元件100向外输入数据，并且用以从记忆体阵列110输出读取的数据。输入/输出电路耦接至写入电路120、读取电路130及控制器电路170。
现在参看图2。图2是根据本揭示案的一些实施例的用于操作图1所示的记忆体元件100的方法200的流程图。为说明起见，方法200包括操作S210、S220、S230、S240、S250、S260、S270及S280。在一些实施例中，方法200是或包括记忆体元件100的写入操作。
在操作S210中，由记忆体阵列110中的行选择电路140及列选择电路150选择的记忆体单元115的电阻由读取电路130读取。读取电路130通过施加第一读取电压来感测流经所选记忆体单元115的电流位准。根据在操作S210中感测的电流位准，计算并获悉记忆体单元115的电阻。在一些实施例中，操作S210对应于如上所述的第一读取操作。
如上所述，当记忆体单元115储存对应的数据时，记忆体单元115具有特定电阻。换言之，储存在记忆体单元115中的对应数据被转换成记忆体单元115的对应电阻。在操作S220中，基于要写入的数据及记忆体单元115的电阻，计算对应于记忆体单元115的数据的电阻之间的电阻差，此将在下文参看图3B及图4进行示例性论述。
在操作S230中，验证记忆体单元115的临限电压。读取电路130通过施加第二控制电压来感测流经所选记忆体单元115的电流位准。根据在操作S230中感测的电流位准，获悉所选记忆体单元115的临限电压。在一些实施例中，操作S230对应于如上所述的第二读取操作。下文将参看图4描述临限电压验证的进一步说明。
在操作S240中，基于在操作S220中计算的电阻差，脉冲计数电路160产生计数器信号至写入电路120，以用于产生程序化信号，其中产生程序化信号以用于在以下操作中写入记忆体单元115。写入电路120接收指示程序化信号的脉冲宽度及脉冲计数的计数器信号，随后基于计数器信号产生程序化信号。换言之，写入电路120与脉冲计数电路160协作，以产生用于写入记忆体单元115的程序化信号。在一些实施例中，程序化信号具有范围从约10纳秒(ns)到约10微秒(μs)的脉冲宽度。例如，程序化信号具有100纳秒的脉冲宽度。
在操作S250中，写入电路120通过第一信号写入记忆体单元115，以将记忆体单元115中的至少一个第一记忆体单元115的电阻调整为第一预定电阻值。在一些实施例中，从程序化信号中提取第一信号，并且第一信号指示程序化信号中的共用部分。例如，第一信号的脉冲高度等于程序化信号的脉冲高度中的最短脉冲高度。若特定程序化信号与第一信号相同，则对应于第一预定电阻值的数据即为将写入对应于特定程序化信号的记忆体单元115的数据。
在操作S260中，写入电路120通过第二信号写入除了至少一个第一记忆体单元115之外的记忆体单元115，以便储存数据。在一些实施例中，从程序化信号中提取第二信号，并且第二信号指示程序化信号减去第一信号后的剩余部分。例如，除了第一信号的高度之外，第二信号进一步包括脉冲高度。在一些实施例中，待储存的数据对应于记忆体单元115的电阻被调整至的第二预定值。在一些实施例中，如上所述的第一信号及第二信号是脉冲宽度范围从约10纳秒到约10微秒的脉冲信号。在一些实施例中，第一信号及第二信号是具有阶梯形状、梯形形状、三角形形状或上述各者组合的脉冲信号。
在操作S270中，读取电路130读取正被写入的记忆体单元115的电阻，并决定记忆体单元115的电阻是否达到第一预定值及第二预定值。在一些实施例中，读取电路130比较正在读取的电阻与预定值，以便决定记忆体单元115的电阻是否达到第一预定值及第二预定值，此将在下文参看图3A及图3B进行示例性论述。
当记忆体单元115的电阻达到第一预定值及第二预定值时，执行操作S280。当记忆体单元115的电阻未达到第一预定值或第二预定值时，再次执行操作S210，并且在操作S210之后执行以下操作S220、S230、S240、S250、S260、S270。
在操作S280中，当记忆体单元115的电阻达到第一预定值及第二预定值时，完成记忆体元件100的当前写入操作，并且随后执行下一个写入或读取操作。
以上图示包括示例性操作，但是此等操作未必按所示次序执行。根据本揭示案的各种实施例的精神及范畴，可适当地添加、替换、改变操作顺序及/或消除操作。例如，在各种实施例中，当所有程序化信号相同时，第一信号实质上与程序化信号相同，因此能省略操作S260。又例如，在替代实施例中，写入电路120能够将程序化信号分成两个以上部分，并且能够通过从程序化信号中提取的两个以上信号来写入记忆体单元115。换言之，存在利用在操作S260与操作S270之间执行的另一信号来写入记忆体单元115的额外操作。作为额外实例，在一些其他实施例中省略了操作S230。
现在参看图3A。图3A是根据本揭示案的一些实施例于图1中所示的记忆体元件100的相对于图2的写入操作的示意图。图3A示出了由记忆体单元CELL#1～#10计数的十个记忆体单元115，并且记忆体单元CELL#1～#10被布置成耦接至相同字线WL及各个位元线BL。换言之，记忆体单元CELL#1～#10被布置在记忆体阵列110的同一行/列中。
首先，由读取电路130读取记忆体单元CELL#1～#10，以获得记忆体单元CELL#1～#10的电阻。此操作对应于如图2所示的操作S210。
在一些实施例中，术语“重量”指示记忆体单元115的电阻。由“重量变化”指示的菱形框对应于如图2所示的操作S220及S240。计算每个记忆体单元CELL#1～#10的电阻，以获得当前电阻与预定值之间的电阻差，并且基于电阻差决定程序化信号。为说明起见，记忆体单元CELL#1的电阻差表示为“+R4”，记忆体单元CELL#9的电阻差表示为“+R7”，且记忆体单元CELL#10的电阻差表示为“+R10”。
在一些实施例中，名称+R4、+R7及+R10指示写入记忆体单元115的程序化信号的脉冲计数。例如，+R4表示记忆体单元CELL#1的程序化信号包括四个脉冲，而+R10指示记忆体单元CELL#10的程序化信号包括十个脉冲。为了在图3A中说明，记忆体单元CELL#10的程序化信号中的第一至第四脉冲与记忆体单元CELL#1的程序化信号中的第一至第四脉冲相同。同样，记忆体单元CELL#10的程序化信号中的第一至第七脉冲与记忆体单元CELL#9的程序化信号中的第一至第七脉冲相同。
在一些实施例中，当记忆体单元CELL#1～#10的电阻达到预定值时，写入操作结束。在图3A中，由“结束”指示的框显示写入操作已终止。
为了在由“并行写入”指示的框中进行说明，写入电路120从程序化信号中提取对应于+R4的第一信号，并且通过在字线WL上施加第一信号，来将第一信号写入记忆体单元CELL#1、CELL#9及CELL#10。第一信号在图3A中用“+R(B4)”列举。换言之，写入电路120通过施加+R(B4)，来并行写入记忆体单元CELL#1、CELL#9及CELL#10。此操作对应于操作S250。
又在由“并行写入”指示的框中，图1的写入电路120通过在字线WL上施加第二信号来写入记忆体单元CELL#9及CELL#10。第二信号在图3A中用“+R(B3)”列举。第二信号是通过从记忆体单元CELL#9的程序化信号中减去第一信号而获得的。此操作对应于操作S260。
在第一信号及第二信号被写入记忆体单元CELL#1、CELL#9及CELL#10之后，记忆体单元CELL#1及CELL#9的电阻达到预定值。记忆体单元CELL#10的电阻仍然需要通过额外信号(例如，在图3A中用“并行写入”框外的“+R(3)”来列举)来进一步调整，其中第一信号、第二信号及额外信号构成记忆体单元CELL#10的程序化信号。因此，写入电路120通过在字线WL上施加额外信号来进一步写入记忆体单元CELL#10。
在一些做法中，通过写入单个记忆体单元并随后读取此记忆体单元，及写入另一个记忆体单元并随后读取，来执行多个记忆体单元的写入操作。每个写入操作与后续读取操作一致，以检查写入操作是否正确执行。操作耗时巨大。
与上述做法相比，通过写入记忆体单元115来执行记忆体单元115的写入操作，直到完成所有待写入的记忆体单元115，且随后读取记忆体单元115以检查写入记忆体单元115的数据是否达到期望值。读取操作的耗时能够缩短。此外，通过一次并行写入数个记忆体单元115来执行写入操作，因此亦缩短了写入操作的耗时。
在上文论述的写入操作中，字线WL耦接至数个记忆体单元115，然而，不是所有的记忆体单元115都需要在写入操作中被写入。在一些实施例中，当写入一行记忆体阵列110中的一部分记忆体单元115时，通过在对应位元线BL上施加电源电压，将待写入的所选记忆体单元115耦接至对应位元线BL。相反，当此行记忆体阵列110中的其他记忆体单元115不欲被写入时，耦接至未选记忆体单元115的对应位元线BL被浮置(或不被施加电压)。因此，即使字线WL上有信号，具有浮置位元线BL的记忆体单元115亦不会被写入。
如图所示，记忆体单元CELL#1～#10的电阻由图1的读取电路130读取，以便比较预定值与读取电阻。在一些实施例中，预定值被称为输入结果，且读取电阻被称为输出结果。当读取电阻达到预定值时，写入操作的状态为“合格”，且写入操作结束。当读取电阻没有达到预定值时，写入操作的状态为“失败”。
现在参看图3B。图3B是根据本揭示案的一些其他实施例的图1所示的记忆体元件100的相对于图2的写入操作的示意图。类似于图3A，图3B示出了由记忆体单元CELL#1～#10列举的十个记忆体单元115，并且记忆体单元CELL#1～#10被布置成在一些字线WL中与各个位元线BL耦接。换言之，记忆体单元CELL#1～#10被布置在记忆体阵列110的同一行中。
首先，由读取电路130读取记忆体单元CELL#1～#10，以获得记忆体单元CELL#1～#10的电阻。此操作对应于图2中所示的S210操作。如图所示，在“重量变化”框中，计算每个记忆体单元CELL#1～#10的电阻，以获得当前电阻与预定值之间的电阻差，并且基于电阻差决定程序化信号。此操作对应于操作S220。
在一些实施例中，当记忆体单元CELL#1～#10的电阻达到预定值时，写入操作结束。在图3B中，由“结束”指示的框显示写入操作已终止。
如图所示，记忆体单元CELL#1的电阻差表示为“+R1”，记忆体单元#9的电阻差表示为“-R2”，且记忆体单元CELL#10的电阻差表示为“-R4”。
在一些实施例中，图3A及图3B中所示的元件符号“+R1”、“R4”、“R7”及“+R10”指示需要增大对应记忆体单元115的电阻，而图3B中所示的元件符号“-R2”及“-R4”指示需要降低对应记忆体单元115的电阻。
如图所示，通过执行第二读取操作来验证记忆体单元115的临限电压。读取电路130通过在字线WL上施加第二控制电压来感测电流位准。基于由读取电路130感测的电流位准，能够获悉临限电压。在一些实施例中，一旦记忆体单元115的临限电压已知，则写入电路120能够基于计数器信号并进一步基于记忆体单元115的临限电压来产生程序化信号。此操作对应于操作S230及S240。将参照图4论述与程序化信号相关联的临限值的详细描述。
如图所示，因为记忆体单元CELL#1是需要增加电阻的记忆体单元115，所以没有必要对记忆体单元CELL#1执行并行写入。写入电路120不划分程序信号，并且通过施加由“+R(B1)”指示的程序化信号来直接写入记忆体单元CELL#1。并且写入电路120从程序化信号中提取对应于-R2的第三信号，并且通过在字线WL上施加第三信号，来将第三信号写入记忆体单元CELL#9及CELL#10。第三信号在图3B中用-R(A1)列举。换言之，写入电路120并行写入记忆体单元CELL#9及CELL#10。此操作对应于操作S250。
如图所示，写入电路120通过在字线WL上施加第四信号来写入记忆体单元CELL#9及CELL#10。第四信号在图3B中用“-R(A1)”列举。第四信号是通过从记忆体单元CELL#9的程序化信号中减去第三信号而获得的。
如图所示，写入电路120通过在字线WL上施加第五信号来写入记忆体单元CELL#10。第五信号在图3B中用“-R(A2)”列举。通过从记忆体单元CELL#10的程序化信号中减去第三信号及第四信号来获得第五信号。
如图所示，由读取电路130读取记忆体单元CELL#1～#10的电阻，以便比较预定值与读取电阻。当读取电阻达到预定值时，写入操作的状态为“合格”，写入操作结束。当读取电阻没有达到预定值时，写入操作的状态是“失败”，并且操作将回到图3B的顶部。当读取电阻未达到预定值时，将再次执行写入操作，以使记忆体单元115具有预定值。
现在参看图4。图4是根据本揭示案的一些实施例的图1所示的记忆体单元115中的电阻元件115a的特性示意图及程序化信号的示意图。
在一些实施例中，记忆体单元115是相变记忆体。记忆体单元115具有图4上部所示的特性。换言之，记忆体单元115中的电阻元件115a具有图4上部所示的特性。
为了在图4中进行说明，图4的上部示出了电阻元件115a的电阻与施加电压的对比图。上部的图表包括两个部分。左侧部分由“波形-A(设定)”指示。右侧部分由“波形-B(重设)”指示。在图4的上部，左轴指示电阻在图中自下而上增大，而底轴指示电压在图中自左往右增大。当施加在记忆体单元115上的电压已知时，根据图4上部的图，能够获悉记忆体单元115的电阻。
在图4的左侧部分中，电阻元件115a的电阻随着施加电压的增大(例如，从V1a增大到V10a)而减小。在右侧部分中，电阻元件115a的电阻随着施加电压的增大(例如，从V1b增大到V10b)而增大。如图4所示，施加的电压V1a至V10a小于施加的电压V1b至V10b，并且施加的电压从V1a至V10a及/或从V1b至V10b逐渐增大。例如，参看图4，当记忆体单元115的电阻为200Kohm(对应于V1a)并且记忆体单元115被设为具有50Kohm的预定电阻值(对应于V1a与V10a之间的电压)时，如上所述的第一信号及第二信号被施加在记忆体单元115上，以便记忆体单元115的电阻降低到50Kohm的预定电阻值。在一些实施例中，预定电阻值的范围例如在约20至约5000Kohm之间。在一些实施例中，例如，在V1a与V10a之间的范围内施加的电压在大于0V至约0.8V的范围内，而在V1b与V10b之间的范围内施加的电压在约1V至约2V的范围内。
在上述说明中，记忆体单元115的电阻将被减小，而第一信号及第二信号相对于如图4所示的波形-A(设定)部分具有在V1a与V10a之间的范围内的电压位准。例如，第一信号在V1a与V10a之间具有0.4V的电压位准，且第二信号具有0.5V的电压位准。在第一信号被施加到记忆体单元115之后，记忆体单元115的电阻从200Kohm调整到100Kohm(对应于V1a与V10a之间的电压)。在第二信号被施加到记忆体单元115之后，记忆体单元115的电阻进一步从100Kohm调整到50Kohm。由此，记忆体单元115的电阻达到预定电阻值。
在一些实施例中，当电阻元件115a呈现为左侧部分所示的特性时，记忆体单元115呈现设定状态，并且记忆体单元115储存指示数字值“0”的数据。在一些实施例中，当电阻元件115a呈现右侧部分所示的特性时，记忆体单元115呈现重设状态，并且记忆体单元115储存指示数字值“1”的数据。
为了在图4中进行说明，图4的下部示出了由如图1所示的写入电路120产生的程序化信号的示意图。示意图在下部包括两个部分。左侧部分示出了用于降低记忆体单元115的电阻的程序化信号的各种电压，其对应于相对于如上所述的波形-A(设定)部分的范围内的电压。右侧部分示出了用于增加记忆体单元115的电阻的程序化信号的各种电压，其对应于相对于如上所述的波形-B(重设)部分的范围内的电压。电压(或电流)轴指示电压(或电流)自下而上增大。在图4的图示中，在一些实施例中，程序化信号的“电压”亦被称为“电压位准”或“脉冲高度”。为了说明图4，程序化信号由电压正在增大的脉冲构成。左侧部分中的脉冲A1～A10对应于波形-A(设定)的V1a与V10a之间范围内的电压，如图4的上部所示。右侧部分中的脉冲B1～B10对应于波形B(重设)的V1b与V10b之间范围内的电压，如图4的上部所示。换言之，脉冲A1～A10的每一者小于脉冲B1～B10的每一者。换言之，在图4的图示中，用于增大记忆体单元115的电阻的程序化信号的电压大于用于降低记忆体单元115的电阻的程序化信号的电压。在一些实施例中，如上所述的第一信号及第二信号各自由如图4所示的脉冲信号实施，此脉冲信号具有例如从约10纳秒到约10微秒的脉冲宽度。在进一步的实施例中，如上所述实施第一信号及/或第二信号的脉冲信号具有阶梯形状、梯形形状、三角形形状上述各者的组合。
在一些实施例中，当记忆体单元115的电阻将要增大时，写入电路120用以产生一程序化信号，此程序化信号具有属于图4下部右侧部分的至少一个脉冲。在一些实施例中，当记忆体单元115的电阻将要减小时，写入电路120用以产生一程序化信号，此程序化信号具有属于图4下部左侧部分的至少一个脉冲。
在一些实施例中，当记忆体单元115由属于图4下部的右侧部分的程序化信号写入时，记忆体单元115转变为呈现波形-B(重设)的特性。在一些实施例中，当记忆体单元115由属于图4下部的左侧部分的程序化信号写入时，记忆体单元115转变为呈现波形-A(设定)的特性。
换言之，当记忆体单元115的电阻增大时，记忆体115转变为呈现波形-B(重设)的特性。当记忆体单元115的电阻减小时，记忆体115转变为呈现波形-A(设定)的特性。
在一些实施例中，呈现波形-A(设定)特性的记忆体单元115的临限电压低于呈现波形-B(重设)特性的记忆体单元115的临限电压。在一些实施例中，呈现波形-A(重设)特性的记忆体单元115具有范围从约0.1V至约0.4V的临限电压。在一些实施例中，呈现波形-B(重设)特性的记忆体单元115具有范围从约0.6V至约1.0V的临限电压。
返回参看图2。在操作S230中，读取电路130通过在字线WL上施加第二控制电压来感测电流位准，以便验证记忆体单元115的临限电压。在一些实施例中，第二控制电压介于呈现波形-A(设定)特性的记忆体单元115与呈现波形-B(重设)特性的记忆体单元的临限电压之间。在一些实施例中，第二控制电压被布置为从约0.4V至约0.6V，例如，第二控制电压是0.5V。在一些实施例中，第二控制电压亦被称为参考电压。
当在字线WL上施加第二控制电压时，由于记忆体单元115的临限电压小于第二控制电压，所以呈现波形-A(设定)特性的记忆体单元115将被开启。并且读取电路130能够感测到灵敏或可侦测的电流。换言之，一旦可感测到电流，记忆体单元115的临限电压就被验证，并且记忆体单元被分类为具有波形-A(设定)的特性。
相反，当在字线WL上施加第二控制电压时，由于记忆体单元115的临限电压大于第二控制电压，所以呈现波形-B(重设)特性的记忆体单元115将被关闭。并且读取电路130不能感测到不灵敏或相对小的电流。换言之，一旦电流不灵敏或相对较小，记忆体单元115的临限电压就被验证，且记忆体单元被分类为具有波形-B(重设)的特性。
在一些实施例中，具有波形-A(设定)特性的记忆体单元115的程序化信号的脉冲宽度比具有波形-B(重设)特性的记忆体单元115的程序化信号的脉冲宽度大约1-100倍。换言之，用于临限电压低于参考电压(第二控制电压)的记忆体单元的程序化信号的脉冲宽度，比用于临限电压高于参考电压的记忆体单元的程序化信号的脉冲宽度宽约1～100倍。
在一些实施例中，当记忆体单元115具有波形-A(设定)的特性时，程序化信号中的脉冲具有阶级向下的形状，即向下倾斜。当记忆体单元115具有波形-B(重设)特性时，程序化信号中的脉冲具有盒形，例如，如图4下部所示的矩形。
在一些实施例中，揭示了一种包括以下操作的方法。第一信号被施加到记忆体元件中的记忆体单元，以调整记忆体单元的电阻值。在施加第一信号之后，将第二信号施加到除第一记忆体单元之外的记忆体单元，以进一步调整除第一记忆体单元之外的多个记忆体单元的电阻值。在施加第二信号之后，对应于第一预定电阻值及第二预定电阻值的数据分别储存在第一记忆体单元及第二记忆体单元中。第一信号用于控制记忆体单元中的第一记忆体单元，以具有第一预定电阻值。第二信号用于控制记忆体单元中的第二记忆体单元，以具有第二预定电阻值。
在各种实施例中，第二信号的电压位准大于第一信号的电压位准，执行施加第一信号以降低记忆体单元的电阻值，并且执行施加第二信号以进一步降低除第一记忆体单元之外的记忆体单元的电阻值。
在各种实施例中，执行施加第一信号以增加记忆体单元的电阻值，并且执行施加第二信号以进一步增大除第一记忆体单元之外的记忆体单元的电阻值。
在各种实施例中，此方法进一步包括以下操作。在施加第一信号及第二信号之后，当第一记忆体单元的电阻值没有达到第一预定电阻值及/或第二记忆体单元的电阻值没有达到第二预定电阻值时，计算第一记忆体单元的电阻值与第一预定电阻值之间及/或第二记忆体单元的电阻值与第二预定电阻值之间的差值，并且基于此差异，将对应的信号施加至第一记忆体单元及/或第二记忆体单元，以进一步调整第一记忆体单元及/或第二记忆体单元的电阻值。
在各种实施例中，此方法进一步包括以下操作。在施加第一信号之后，在施加第二信号之前，不执行检索用于验证的第一记忆体单元的电阻值的读取操作。
在各种实施例中，第一信号及第二信号是脉冲信号，并且第二信号的电压位准大于第一信号的电压位准。
在各种实施例中，此方法进一步包括以下操作。读取信号经施加至记忆体单元以验证记忆体单元的临限电压位准。施加第一信号及施加第二信号是根据记忆体单元的临限电压的验证位准来执行的。
在各种实施例中，记忆体单元中每一者均包括结构相变材料。
亦揭示了包括以下操作的一种方法。用第一组脉冲写入记忆体单元的第一记忆体单元；并且用第二组脉冲写入记忆体单元的第二记忆体单元。第一组脉冲用以降低第一记忆体单元的电阻值，并且配置有在第一范围内逐渐增大的电压位准。第二组脉冲用以增加第二记忆体单元的电阻值，并且配置有在第二范围内逐渐增大的电压位准。第二范围内的电压位准高于第一范围内的电压位准。
在各种实施例中，用第一组脉冲写入第一记忆体单元包括用第一组脉冲中的第一脉冲写入第一记忆体单元，及用第一组脉冲中的第二脉冲写入第一记忆体单元中的至少一个记忆体单元。
在各种实施例中，第一脉冲的电压位准低于第二脉冲的电压位准。
在各种实施例中，执行用第一脉冲写入第一记忆体单元，以降低第一记忆体单元的电阻值，并且执行用第二脉冲写入至少一个记忆体单元，以进一步降低至少一个记忆体单元的电阻值。
在各种实施例中，用第二组脉冲写入第二记忆体单元包括以下操作。在用第二组脉冲中的第一脉冲写入第二记忆体单元之后，用第二组脉冲中的第二脉冲写入第二记忆体单元中的至少一个记忆体单元。
在各种实施例中，第一脉冲的电压位准低于第二脉冲的电压位准。
亦揭示了一种包括记忆体单元及写入电路的记忆体元件。写入电路耦接至记忆体单元。写入电路用以利用第一脉冲信号来写入记忆体单元，以调整记忆体单元的电阻值，并且进一步用以利用至少一个第二脉冲信号来写入记忆体单元(利用第一脉冲信号来写入)中的至少一个第一记忆体单元，以进一步调整至少一个第一记忆体单元的电阻值。
在各种实施例中，记忆体元件进一步包括耦接至记忆体单元的读取电路。读取电路用以利用读取电压感测记忆体单元的电流位准，以便读取储存在记忆体单元中的数据。
在各种实施例中，记忆体元件进一步包括耦接至写入电路的脉冲计数电路。脉冲计数电路用以基于预定值与记忆体单元的电阻值的差异，产生用于产生第一脉冲信号及至少一个第二脉冲信号的计数器值。
在各种实施例中，每个记忆体单元包括电阻器及开关。电阻器包括相变材料，并且储存在每个记忆体单元中的数据对应于电阻器呈现的电阻值。开关耦接至电阻器，并用以由第一脉冲信号及/或至少一个第二脉冲信号的一者控制，以便传导流经电阻器的电流。
在各种实施例中，记忆体元件进一步包括行选择电路及列选择电路。行选择电路耦接至耦接至记忆体单元的字线，并且行选择电路用以经由字线中的对应字线选择将由第一脉冲信号及/或至少一个第二脉冲信号写入的记忆体单元。列选择电路耦接至耦接至记忆体单元的位元线，并且列选择电路用以选择位元线中的至少一者，以便回应于记忆体单元的电阻值而传输电流。
在各种实施例中，写入电路进一步用以利用至少一个第三脉冲信号来写入记忆体单元中用第一脉冲信号及至少一个第二脉冲信号写入的至少一个第二记忆体单元，以调整至少一个第二记忆体单元的电阻值。
前述内容介绍数个实施例的特征，以使得熟悉此技术者可较佳理解本揭示案的态样。彼等熟悉此技术者应理解，其可轻易将本揭示案用作设计或修饰其他制程与结构的基础，以实现与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭示案的精神与范畴，且此等构成可在本案中进行各种变更、替换，及改动，而不脱离本揭示案的精神及范畴。

Claims (1)

1.一种记忆体操作方法，其特征在于，包含：
向一记忆体元件中的多个记忆体单元施加一第一信号，以调整所述多个记忆体单元的电阻值，其中该第一信号用以控制所述多个记忆体单元中的一第一记忆体单元以具有一第一预定电阻值；
在施加该第一信号之后，向除该第一记忆体单元之外的所述多个记忆体单元施加一第二信号，以进一步调整除该第一记忆体单元之外的所述多个记忆体单元的该等电阻值，其中该第二信号用以控制所述多个记忆体单元中的一第二记忆体单元，以具有一第二预定电阻值；以及
在施加该第二信号之后，该第一记忆体单元及该第二记忆体单元分别储存对应于该第一预定电阻值及该第二预定电阻值的数据。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220165333A1 (en) * 2020-11-23 2022-05-26 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847221B2 (en) * 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8817521B2 (en) * 2009-11-24 2014-08-26 Industrial Technology Research Institute Control method for memory cell
KR20110088906A (ko) * 2010-01-29 2011-08-04 삼성전자주식회사 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
TWI506627B (zh) * 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
US8711601B2 (en) * 2011-12-28 2014-04-29 Industrial Technology Research Institute Resistive random access memory cell and resistive random access memory module
WO2014119327A1 (ja) * 2013-02-01 2014-08-07 パナソニック株式会社 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
JP5689569B2 (ja) * 2013-02-01 2015-03-25 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置
JP5839201B2 (ja) * 2013-03-06 2016-01-06 ソニー株式会社 半導体装置および情報読出方法
WO2014208049A1 (ja) * 2013-06-24 2014-12-31 日本電気株式会社 スイッチング素子のプログラム方法
KR20160044847A (ko) * 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 저항변화 메모리 장치, 이를 위한 읽기쓰기 회로부 및 동작 방법
JP2019160375A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102483922B1 (ko) * 2018-08-07 2023-01-02 삼성전자 주식회사 저항성 메모리 장치의 열화 감지 방법 및 시스템
US10614898B1 (en) * 2018-09-19 2020-04-07 Sandisk Technologies Llc Adaptive control of memory cell programming voltage
US10847221B2 (en) * 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220165333A1 (en) * 2020-11-23 2022-05-26 Micron Technology, Inc. Dynamically boosting read voltage for a memory device
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

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