CN110036444A - 自适应存储器单元写入条件 - Google Patents

自适应存储器单元写入条件 Download PDF

Info

Publication number
CN110036444A
CN110036444A CN201780058323.8A CN201780058323A CN110036444A CN 110036444 A CN110036444 A CN 110036444A CN 201780058323 A CN201780058323 A CN 201780058323A CN 110036444 A CN110036444 A CN 110036444A
Authority
CN
China
Prior art keywords
unit
rram
rram unit
write
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780058323.8A
Other languages
English (en)
Other versions
CN110036444B (zh
Inventor
布伦特·豪克内斯
吕志超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Rui Ke Microelectronics Co Ltd
Original Assignee
Hefei Rui Ke Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Rui Ke Microelectronics Co Ltd filed Critical Hefei Rui Ke Microelectronics Co Ltd
Priority to CN202310665353.2A priority Critical patent/CN116705110A/zh
Priority to CN202310665371.0A priority patent/CN116665735A/zh
Publication of CN110036444A publication Critical patent/CN110036444A/zh
Application granted granted Critical
Publication of CN110036444B publication Critical patent/CN110036444B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

公开了一种用于使用RRAM单元电阻的指示来确定写入条件的方法和相关装置。以比数据读取值更高的分辨率确定RRAM单元的单元特性。基于所述单元特性，为所述RRAM单元选择写入条件。使用所选的写入条件对所述RRAM单元进行写入。

Description

自适应存储器单元写入条件
背景技术
非易失性存储器是一类即使在断电之后也可存储信息的存储装置。非易失性存储(NVM)装置可以是只读存储器或随机存取存储器(RAM)，并且可使用各种技术。一类非易失性RAM是电阻式RAM，其包括以下技术，诸如：丝状电阻式随机存取存储器(RRAM或ReRAM)单元、界面RRAM单元、磁阻式RAM(MRAM)单元、相变存储器(PCM)单元(例如，包括锗、锑和碲的合金的硫属元素化物)、忆阻器存储元件和可编程金属化单元(例如，导电桥接RAM(CBRAM)单元)。对于RRAM的情形，电阻丝在RRAM单元设置时形成，并且电阻丝在RRAM单元重置时断开。电阻丝在形成时降低了RRAM单元的电阻。因此，每个RRAM单元在细丝形成时具有低阻态(LRS)并且在细丝断开时具有高阻态(HRS)。LRS和HRS在断电期间保持，并且可表示由RRAM单元存储的二进制值。RRAM单元因操作时间短和低功耗性能而成为有前景的用于嵌入式和独立式应用的非易失性存储装置。然而，RRAM单元可在LRS和HRS的电阻水平下均呈现大的电阻变化。不可避免地，这将导致一些单元的LRS电阻比其他单元的HRS电阻更高，这可在操作期间产生问题。例如，可能期望LRS电阻在K欧姆至数十K欧姆的范围(或更窄的范围)内，并且期望HRS电阻在数百K欧姆至千兆欧姆的范围(或更窄的范围)内。上述电阻变化还可导致用于多级单元状态(MLC)的中间状态(IMS)的宽电阻分布。宽电阻分布可使存储器阵列的设计和使用变得困难。
附图说明
通过下面给出的详细描述和本发明的各种实施方式的附图将更充分地理解本发明。
图1示出根据一个实施方式的具有写入控制的RRAM阵列，其使用RRAM单元电阻的指示来确定写入条件。
图2示出可在图1的字线控制中使用的电流镜和电流控制。
图3示出通过控制字线电压以限制所选的RRAM单元中的电流的模拟反馈电路，该模拟反馈电路可以在具有写入控制的RRAM阵列的实施方式中使用。
图4是根据一个实施方式的图1至图3的写入控制系统和电路的变型的框图。
图5是根据一个实施方式的模数转换器和数字电路的框图，所述数字电路生成用于写入控制系统的实施方式的控制信号。
图6A是根据写入控制系统的一个实施方式的用于写入RRAM单元的方法的流程图。
图6B是根据写入控制系统的一个实施方式的用于写入RRAM单元的另外的方法的流程图。
图6C是根据写入控制系统的一个实施方式的用于写入RRAM单元的另外的方法的流程图。
图6D是根据写入控制系统的一个实施方式的用于写入RRAM单元的另外的方法的流程图。
图6E是根据写入控制系统的一个实施方式的用于写入RRAM单元的另外的方法的流程图。
具体实施方式
在下面的描述中，将使用本领域技术人员通常用于向本领域其他技术人员传达他们的工作实质的术语来描述说明性实施方式的各个方面。然而，本领域技术人员将容易理解的是，本发明可仅利用所述方面中的一些方面来进行实践。出于解释的目的，阐述了特定的数量、材料和配置，以便提供对说明性实施方式的透彻理解。在其他实例中，省略或简化了众所周知的特征，以免混淆说明性实施方式。尽管相对于RRAM单元描述了本文所述的各种实施方式，但是在其他实施方式中，这些技术可以用于其他存储技术(丝状的和非丝状的)。实例包括CBRAM单元、界面RRAM单元、MRAM单元、PCM单元或其他可编程金属化单元。
RRAM单元或RRAM阵列的写入控制的实施方式(包括方法和存储装置的电子电路)通过调节写入RRAM单元时的写入条件，以控制处于高阻态和/或低阻态下的RRAM单元的电阻率，并且与不受控制或未经调节的写入相比，减少了电阻变化。这种自适应写入方法的一个目标在于，改善电阻分布并减少“掉队比特”的数量(具有超出特定状态(即，LRS和HRS)的期望范围的不期望的电阻值的RRAM单元)。描述了写入控制的多种变化例，包括模拟反馈和基于查找表的实施方式。这些变化例可包括以下操作：确定RRAM单元的与RRAM单元电阻相关的特性；基于RRAM单元的特性控制写入条件；并且使用调节后的写入条件对RRAM单元进行写入。
在一个实施方式中，处于高阻态但其电阻处于HRS电阻范围的下端值的RRAM单元接收较弱的设置条件。处于高阻态但其电阻处于HRS电阻范围的上端值的RRAM单元接收较强的设置条件。处于低阻态但其电阻处于LRS电阻范围的下端值的RRAM单元接收较强的重置条件。并且，处于低阻态但其电阻处于LRS电阻范围的上端值的RRAM单元接收较弱的重置条件。
写入条件(即，设置条件和重置条件)的控制用于减小高阻态RRAM单元中的电阻范围和低阻态RRAM单元中的电阻范围。减小电阻范围可以减少误差，增加抗干扰度和/或支持各种读出放大器在进程、电压和温度变化期间的更稳定的读取操作，从而提高RRAM阵列的系统可靠性。
图1示出具有写入控制的RRAM阵列102，其使用RRAM单元电阻的指示来确定写入条件。列复用器(mux)118和字线(WL)驱动器120选择用于读取或写入的RRAM单元。读取所确定的RRAM单元中电阻器104(即，电阻丝)的现有状态。通过对RRAM单元进行写入来设置或重置电阻器104，即，对电阻丝的电阻状态进行编程。在一些实施方式中，在RRAM阵列102中，RRAM单元由电阻器104和晶体管106组成，该晶体管在所示的实施方式中是N型金属氧化物半导体场效应晶体管(NMOS FET)。
在另外的实施方式中，为了读取选定的RRAM单元，字线驱动器120，在字线控制140的控制下，在选定的字线108上施加读取访问电压，并且由读出放大器122读取单元电流(I单元)130或单元电压。单元电流130由列复用器118引导，依次通过公用位线总线114(BBL)、选定的位线110(例如，BL0)、选定的RRAM单元、选定的源线(例如，SL0)和公用源线总线(BSL)。在一个实施方式中，读出放大器122将读取的电压施加到选定的位线从而电压跨过选定的单元，生成读取电流，即，单元电流(I单元)130。然后，读出放大器122通过直接测量或比较电流或者通过可能涉及例如电压放电的其他技术来读取此单元电流(I单元)130。
为了对选定的RRAM单元进行写入，字线驱动器120，在字线控制140的控制下，在选定的字线108上施加写入访问电压，并且写入驱动器128在例如列复用器118的引导下通过公用位线总线和公用源线总线在选定的RRAM单元的两端施加写入电压、产生经过RRAM单元的写入电流。通过在各种实施方式中以各种组合的方式控制字线电压、写入驱动器128的输出电压和/或电流、或者一个或多个脉冲的定时，可控制选定的RRAM单元(更具体地，电阻器104)的经编程的电阻率或电阻。
测量电路124确定选定的RRAM单元的与电阻相关的特性。换句话讲，测量选定的RRAM单元的特性(诸如电压、电流或定时)，并可由此推断出单元电阻的某些方面并相应进行操作，或者例如通过计算获得或估算出电阻或与电阻成比例的值。通常，所述特性与通过先前写入操作编程到RRAM单元中(更具体地，编程到电阻器104中)的电阻相关联或者是所述电阻的表征。此单元特性或测量结果具有比读出放大器122产生的二进制值(作为RRAM单元的数据读取值)更高的分辨率。对于SLC(单级单元)RRAM单元，数据读取值是一位比特的，对于MLC(多级单元)RRAM单元，数据读取值是两位或更多位比特的。相比之下，单元特性可以是位分辨率高于数据读取值的RRAM单元的模拟电压或电流，或时间值，或电压、电流或时间值的数字化值。RRAM单元的电压和电流均与RRAM单元的电阻相关。在另一实施方式中，将电压除以电流以获得RRAM单元的电阻或与电阻成比例的值。可替代地，可将电流除以电压，以获得RRAM单元的逆电阻或与逆电阻成比例的值。在另一实施方式中，读取选定的RRAM单元的读出时间随RRAM单元的电阻而变化，并且用作单元特性。读出时间可以以模拟值来表示，或者被数字化。在另一个实施方式中，可在位线上施加电流，并将所测得的电压作为选定的RRAM单元的特性。这些测量和确定可在各种实施方式中以各种组合的方式使用模拟电路或模数转换和数字电路来执行。其他测量、测量电路和测量技术可用于确定与RRAM单元的电阻相关并且是所述电阻的表征的单元特性。
基于所确定的单元特性，由包含测量电路124的确定电路144产生写入控制142。确定电路144可包括选择或控制电压、电流和/或定时的模拟、数字或混合电路。在图1所示的实施方式中，写入控制142是对定时/脉冲控制126、写入驱动器128和字线控制140的输入。在另外的实施方式中，写入控制142可以是对上述模块中的一个或两个而不是全部三个的输入，或者可以是对另一个模块的输入，所述另一个模块对选定的RRAM单元的电阻进行编程。在变化例中，测量电路124和读出放大器122可组合在测量电路/读出放大器模块132中。在各种实施方式中，写入控制142可以是数字或模拟反馈或者是组合的数字和模拟反馈。对于所有这些反馈，无论写入控制是作为模拟信号或信号组还是一个或多个数字信号或参数进行递送，该写入控制142都调节施加于RRAM单元中的电阻器104两端的电压、通过RRAM单元中的电阻器104的电流、一个或多个设置或重置脉冲的定时、和/或在RRAM单元中的晶体管106上表示的字线电压(其限制通过RRAM单元中的晶体管106和电阻器104的电流)。进而，经过控制的、调节后的写入条件将改变RRAM单元中的电阻器104的电阻(即，电阻状态)，并且控制该电阻从选定的RRAM单元的先前状态变化多小或多大的程度。
在各种实施方式中，例如可以控制设置脉冲136的脉冲宽度或重置脉冲138的脉冲宽度、设置脉冲136的电压(即，设置脉冲136的VSL)、重置脉冲138的电压(即，重置脉冲138的VSL)、和/或字线108上的字线电压VWL或电流限制ILIM，还可以控制设置脉冲136的数量或重置脉冲138的数量。在各种实施方式中，这些条件或这些条件的参数中的任一种可被单独控制，或者上述中的两种或多种可以组合的方式进行控制，以作为经调节的写入条件。例如，使选定的RRAM单元经受较长的设置脉冲、较大数量的设置脉冲、较大的电压或较大的电流可使较多的材料成为或形成为电阻丝，从而为LRS产生较低的电阻值。使选定的RRAM单元经受较短的设置脉冲、较小数量的设置脉冲、较小的电压或较小的电流可使较少的材料成为或形成为电阻丝，从而为LRS产生较高的电阻值。使选定的RRAM单元经受较长的重置脉冲、较大数量的重置脉冲、较大的电压或较大的电流可较快速且较彻底地断开电阻丝，从而为HRS产生较高的电阻值。使选定的RRAM单元经受较短的重置脉冲、较小数量的重置脉冲、较小的电压或较小的电流可不太彻底且不太完全地断开电阻丝，从而为HRS产生较低的电阻值。
对于有待调节的给定条件，该条件的趋势正向或反向于表征RRAM单元的电阻的所测量的任何特性。因此，根据所测量的特性的相对值选择哪种方式来调节给定的条件需要根据有待调节的一个或多个条件和所选的测量特性来进行确定。对于应处于HRS状态却具有不期望的低电阻的RRAM单元，或者对于处于LRS状态并将写入至HRS状态却具有即使对于LRS状态而言也非常低的电阻的RRAM单元，应接收经调节的写入条件使其电阻相比于具有较高电阻的此类单元能够适当地得到更大程度的提高。对于应处于LRS状态却具有不期望的高电阻的RRAM单元，或者对于处于HRS状态并将写入至LRS状态却具有即使对于HRS状态而言也非常高的电阻的RRAM单元，应接收经调节的写入条件使其电阻相比于具有较低电阻的此类单元能够适当地得到更大程度的降低。
在一些实施方式中，选定的RRAM单元被读取，并且然后只有在期望的写入值不同于读取值时(即，只有在期望的写入值被写入以改变RRAM单元的经编程的数字值时)被写入。在其他实施方式中，出于上述原因以及还在需要调节、微调、“调整”或以其他方式改变电阻的情况下(即使写入值与RRAM单元的读取值相同)对选定的RRAM单元进行写入。
图2示出可在图1的字线控制140中使用的电流镜202和电流控制204。电流镜202再现由电流限制控制304ILIM控制(参见图3)针对选定的存储器单元(即，RRAM单元中的选定的电阻器104)控制的电流限制ILIM或反映其镜像。可以容易地设计用于电流镜像的各种模拟电路。电流控制204基于电流镜202产生输出，所述输出然后用于控制选定的RRAM单元中的电流。在一个实施方式中，电流控制204产生字线电压，所述字线电压用于来自字线驱动器120的选定字线。
图3示出控制字线电压以限制选定的RRAM单元中的电流的模拟反馈电路，其可以在具有写入控制142的RRAM阵列102的实施方式中使用。在此实施方式中，读出放大器122(其可以是组合的测量电路/读出放大器132)产生电流限制控制304ILIM控制，其驱动受控电流源312。受控电流源312产生电流限制ILIM。晶体管306(在此实施例中是连接为伪二极管的NMOS FET)被操作为电流镜202以反映电流限制ILIM的镜像，其中FET的栅极(进而栅极电压)连接到单位增益放大器308，以产生字线电压310VWL。在一些实施例中，省略了单位增益放大器308，并且电流镜的输出(例如，FET的栅极电压)直接驱动字线电压。在选定的字线108由字线电压310驱动的情况下，通过选定的RRAM单元(以及选定的RRAM单元中的对应电阻器104)的电流由根据由电流限制控制304引导的受控电流源312的电流限制ILIM控制和限制。因此，在各种实施方式中，字线电压310将电流控制204(参见图2)提供到选定的RRAM单元中的晶体管106的栅极。对于各种晶体管技术，可以按照本文教义设计用于控制通过电阻器104和选定的RRAM单元的电流的其他机构。
在一个实施方式中，通过选定的RRAM单元的高单元电流130是指示电阻器104的较低电阻的单元特性，并且通过选定的RRAM单元的低单元电流130是指示电阻器104的较高电阻的单元特性。因此调节电流限制控制304，使得对选定的RRAM单元的下一次写入基于RRAM单元的来自先前经编程状态的电阻具有适当的电流限制。
图4是图1至图3的写入控制系统和电路的变化例的框图。读出放大器122例如通过多路复用和选择逻辑连接到选定的存储器单元(例如，RRAM单元或其他存储器技术的其他类型的存储器单元)，并且基于选定的存储器单元在读取条件期间的单元电流130和/或电压生成选定的存储器单元的读取值。测量电路124类似地连接到选定的存储器单元和/或连接到读出放大器122，并测量或确定指示选定的存储器单元的电阻的单元特性。在各种实施方式中，此单元特性是与单元电流、单元电压相等或成比例的数字或模拟值、单元电压与单元电流的比率或反比、或用于读取RRAM单元的读出时间。测量电路的输出和(在一些实施方式中)读出放大器的输出连接到写入条件选择器402。基于这些输入，写入条件选择器402选择(或调节)写入驱动器128的写入条件。在一些实施方式中，确定电路144基于与先前写入存储器单元的状态的选定的存储器单元的电阻相关的测量结果来确定写入条件。确定电路144可包括写入条件选择器402，并且还包括如图4所示的测量电路124、如图1所示的测量电路/读出放大器132、将参考图5所述的查找表和逻辑、或者容易按照本文教义设计的其他模拟、数字或混合电路。
写入驱动器128包括脉冲发生器404和字线电压发生器406。由脉冲发生器404产生设置脉冲和重置脉冲，其具有受控的电压、脉冲宽度和/或脉冲数量。字线电压由字线电压发生器406产生，并且控制或限制选定的存储器单元中的电流。因此，写入驱动器128可根据写入条件选择器402关于写入条件进行调节。各种实施方式具有上述特征的各种组合。
在确定电路144和写入驱动器128的一个实施方式中，处于高阻态但具有处于HRS电阻范围的下端值的电阻的RRAM单元从写入驱动器128接收较弱的设置条件。处于高阻态但具有处于HRS电阻范围的上端值的电阻的RRAM单元从写入驱动器128接收较强的设置条件。处于低阻态但具有处于LRS电阻范围的下端值的电阻的RRAM单元从写入驱动器128接收较强的重置条件。并且，处于低阻态但具有处于LRS电阻范围的上端值的电阻的RRAM单元从写入驱动器128接收较弱的重置条件。
图5是模数转换器502和数字电路的框图，所述数字电路生成用于写入控制系统的实施方式的控制信号。重新参考图1，图5示出基于查找表的实施方式的电路，所述电路生成定时/脉冲控制126和/或写入控制142的控制信号、或控制和调节选定的RRAM单元的写入条件的其他信号。模数转换器502例如通过多路复用和选择逻辑连接到选定的存储器单元，并产生存储器单元特性的测量结果的数字值。例如，这可以是RRAM单元的单元电流130或单元电压的数字值、或两者的数字值。可包括状态机、控制器、处理器或逻辑门的数字逻辑506访问查找表504并根据使用查找表的结果产生控制信号。查找表504可针对存储器单元特性的值或值的范围填充有存储器单元电流、存储器单元电压、脉冲发生器404的定时(参见图4)、字线电压、电流限制等的值。在各种实施方式中，查找表504的条目可以使用测试器或RRAM单元的实验室表征来确定，或者例如使用启发式在RRAM阵列102的操作期间进行开发或更新。
图6A是用于写入RRAM单元的方法的流程图，其可由写入控制系统的实施方式进行实践。设想模拟版本、数字版本以及混合的模拟和数字版本以用于执行所述方法的操作。
在操作602中，确定RRAM单元的单元特性。单元特性与RRAM单元的电阻相关，并且可以是例如单元电流、单元电压、单元电阻、读出时间或这些参数中的一种的倒数的测量结果、可与之成比例或可从其导出。例如，图1或图4中的测量电路124可测量选定的RRAM单元的单元电流和/或单元电压。图5中的模数转换器502可测量上述特性中的一个或多个，并将其从模拟值转换为数字值以用于数字电路，或者模拟值可用于模拟电路中，或以上两种情况皆可。
在操作604中，基于单元特性为RRAM单元选择写入条件。写入条件可以例如通过如图1、图2和图3所示的模拟反馈导出，通过如图5所示的数字计算、在查找表中查找导出，或者通过以上的组合导出。写入条件可以是用于写入RRAM单元的电压极性、电压电平、脉冲的定时、多个脉冲的定时、脉冲的数量、电流或电流限制、或者其组合。脉冲电压、宽度和数量的实例在图4中示出。RRAM单元的电流和电流限制以及用于控制电流的机构在图1至图4中示出。
在操作606中，使用选定的写入条件写入RRAM单元。例如，写入条件可用于控制如图4所示的来自脉冲发生器的一个或多个脉冲，控制如图1至图4所示的到选定的RRAM单元的电压或电流、字线电压，或控制其组合。
图6B是用于写入RRAM单元的另外的方法的流程图，其可由写入控制系统的实施方式进行实践。此方法用于确定RRAM单元的单元特性。
在操作608中，电流被驱动通过RRAM单元。例如，电流可以由读出放大器提供，所述读出放大器将读取电压施加到RRAM单元，或者以其他方式提供通过选定的RRAM单元的电流或驱动电流通过选定的RRAM单元。在一些实施方式中，单元电阻确定可由读出放大器提供的电流。参见例如图1、图3和图4中的读出放大器122。
在操作610中，读出RRAM单元的电流或电压。例如，电流或电压可以由如图1、图3和图4所示的读出放大器读出。
在操作612中，如图4所示，产生RRAM单元的数据读取值。基于在操作610中读出RRAM单元的电流或电压来产生数据读取值。
在操作614中，测量电流或电压，以确定单元特性。测量结果应当比读取值达到更高的分辨率。例如，可以使用如图1和图4所示的测量电路、如图5所示的模数转换器502、或如图1所示的组合的测量电路/读出放大器132。
图6C是用于写入RRAM单元的另外的方法的流程图，其可由写入控制系统的实施方式进行实践。在另外的实施方式中，此方法用于确定RRAM单元的单元特性。
在操作616中，读出RRAM单元的电流或电压。例如，电流或电压可以由读出放大器读出。读出放大器在图1、图3和图4中示出。
在操作618中，确定RRAM单元的数据读取值。例如，数据读取值可以由如图4所示的读出放大器确定。
在操作620中，测量RRAM单元的读出时间。可以通过读出放大器或通过测量电路来执行读出时间的测量。参考图1和图4描述用于读取RRAM单元的读出时间。在一些实施方式中，读出时间可被限定为读出放大器确定使用特定条件读取的单元的特性或状态的响应时间。例如，一种类型的读出放大器可将位线/单元偏置到读取电压，并将所得的电流与参考电流进行比较，其中对节点进行充电或使其放电的电流的差异触发输出节点变化。此实施方式是使用此类用于反馈的时间或延迟来确定写入条件。
在操作622中，基于读出时间和数据读取值确定单元特性。一个实施方式省略了操作618，并且仅基于单元的读出时间确定写入条件(在操作622中)。
图6D是用于写入RRAM单元的另外的方法的流程图，其可由写入控制系统的实施方式进行实践。此方法用于控制RRAM单元的写入条件。
在操作624中，读出RRAM单元的电压或电流。例如，电流或电压由读出放大器读出。读出放大器在图1、图3和图4中示出。
在操作626中，生成一个或多个脉冲，以用于写入RRAM单元。基于读出的RRAM单元的电压或电流来控制一个或多个脉冲。具有定时和脉冲控制的设置和重置脉冲在图1中示出，以及可被适当控制的脉冲发生器在图4中示出。
图6E是用于写入RRAM单元的另外的方法的流程图，其可由写入控制系统的实施方式进行实践。此方法是写入条件对RRAM单元的单元特性的依赖性的实施方式。
在判定操作628中，确定选定的RRAM单元是否处于高阻态。如果RRAM单元处于高阻态，则流程行进至判定操作630。如果RRAM单元处于低阻态，则流程行进至判定操作636。
在判定操作630中，确定处于高阻态的选定的RRAM单元的电阻是相对较低还是较高。如果电阻低于例如阈值，则流程行进至操作632。如果电阻较高，则流程行进至操作634。相对电阻可以通过代理、通过测量的单元特性来确定。
在判定操作636中，确定处于低阻态的选定的RRAM单元的电阻是相对较低还是较高。如果电阻低于例如阈值，则流程行进至操作638。如果电阻较高，则流程行进至操作640。
在操作632中，使用一个或多个较弱的设置条件写入具有较低电阻的高阻态RRAM单元。
在操作634中，使用一个或多个较强的设置条件写入具有较高电阻的高阻态RRAM单元。
在操作638中，使用一个或多个较强的重置条件写入具有较低电阻的低阻态RRAM单元。
在操作640中，使用一个或多个较弱的重置条件写入具有较高电阻的低阻态RRAM单元。
本发明的示出的实施方式的以上描述(包括摘要中描述的内容)不旨在是详尽的或将本发明限于所公开的确切形式。尽管本文出于说明目的描述了本发明的具体实施方式和实例，但如相关领域的技术人员将认识到的，在本发明的范围内，各种等效修改是可能的。其他实施方式可以具有与所示的实施方式顺序不同的层、比所示的实施方式附加的层或更少的层。
进而以最有助于理解本发明的方式将各种操作描述为多个独立的操作，然而，描述的顺序不应被理解为暗示这些操作必须依赖于顺序。具体地说，这些操作不必以呈现的顺序来执行。
本文使用的术语“在……之上”、“在……上方”、“在……下方”、“在……之间”和“在……上”是指一个材料层或部件相对于其他层或部件的相对位置。例如，沉积在另一层上方或之上或下方的一个层可以直接与另一个层接触，或者可具有一个或多个中间层。此外，沉积在两个层之间的一个层可以直接与两个层接触，或者可具有一个或多个中间层。相比之下，在第二层“上”的第一层与第二层直接接触。类似地，除非另外明确说明，否则沉积在两个特征之间的一个特征可以与相邻特征直接接触，或者可具有一个或多个中间层。
词语“实例”或“示例性”在本文中用于意指充当一个实例、例子或例证。在本文被描述为“实例”或“示例性”的任何方面或设计不必被理解为优选于或优于其他方面或设计。相反，使用词语“实例”或“示例性”旨在以具体的方式呈现概念。如本申请中所使用的，术语“或”旨在意指包含性的“或”而非排它性的“或”。也就是说，除非另外指明或者从上下文清楚得出，否则“X包括A或B”旨在意指任何自然的包含性排列。也就是说，如果X包括A；X包括B；或者X包括A和B两者，则“X包括A或B”在任何前述实例下都得到满足。此外，除非另外指明或者从上下文清楚得出涉及单数形式，否则如本申请以及所附权利要求中所使用的冠词“一个(a)”和“一个(an)”总体上可被理解为意指“一个或多个”。此外，除非如此描述，否则由始至终使用术语“一个(an)实施方式”或“一个(one)实施方式”并不旨在意指相同的一个或多个实施方式。本文使用的术语“第一”、“第二”、“第三”、“第四”等意指作为区分不同元件的标签，并且可能不一定根据它们的数字标号具有序数含义。

Claims (25)

1.一种存储装置的电子电路，其特征在于，包括：
一确定电路，用于基于一测量结果来确定电阻式随机存取存储器(RRAM)单元的写入条件，所述测量结果与先前写入所述RRAM单元的状态下的所述RRAM单元的电阻相关，所述测量结果达到比所述RRAM单元的数据读取值更高的分辨率；以及
一写入驱动器，可操作连接至所述确定电路，以基于所确定的写入条件对所述RRAM单元进行写入。
2.如权利要求1所述的存储装置的电子电路，其特征在于，所述确定电路确定所述写入条件包括所述确定电路生成表示待用于所述写入条件的值的信号。
3.如权利要求1所述的存储装置的电子电路，其特征在于，所述确定电路确定所述写入条件包括所述确定电路生成表示多个可用值中待用于所述写入条件的可用值的信号。
4.如权利要求1所述的存储装置的电子电路，其特征在于，所述确定电路确定所述写入条件包括所述确定电路生成待用于所述写入条件的值的变化。
5.如权利要求1所述的存储装置的电子电路，其特征在于，
所述RRAM单元用于存储二进制值；以及
与所述RRAM单元的所述电阻相关的所述测量结果为经测量的具有三个或更多个可能值的值。
6.如权利要求1所述的存储装置的电子电路，其特征在于，还包括一测量电路，所述测量电路用于获得所述RRAM单元的电阻的所述测量结果。
7.如权利要求1所述的存储装置的电子电路，其特征在于，
所述RRAM单元为单级单元；
所述数据读取值具有一位比特；以及
所述单元特性为模拟值或具有多于一位比特的数字值。
8.如权利要求1所述的存储装置的电子电路，其特征在于，
所述RRAM单元为多级单元；以及
所述数据读取值具有两位或更多位比特。
9.如权利要求1所述的存储装置的电子电路，其特征在于，所述写入条件包括电压极性、电压电平、脉冲的定时、多个脉冲的定时、脉冲的数量、或电流限制中的一种。
10.如权利要求1所述的存储装置的电子电路，其特征在于，所述测量结果包括RRAM单元电流、RRAM单元电压、RRAM单元电阻或所述RRAM单元的读出时间中的一种。
11.如权利要求1所述的存储装置的电子电路，其特征在于，
所述数据读取值包括所述RRAM单元的多位比特；以及
所述测量结果包括模拟值或数字值，所述模拟值或所述数字值的比特位数大于所述RRAM单元的所述数据读取值的比特位数。
12.如权利要求1所述的存储装置的电子电路，其特征在于，所述RRAM单元的所述写入条件是同时基于所述RRAM单元的所述测量结果和所述数据读取值。
13.如权利要求1所述的存储装置的电子电路，其特征在于，所述写入驱动器用于：
当所述RRAM单元是具有较低电阻的高阻态RRAM单元时，使用较弱的设置条件写入所述RRAM单元；
当所述RRAM单元是具有较高电阻的高阻态RRAM单元时，使用较强的设置条件写入所述RRAM单元；
当所述RRAM单元是具有较低电阻的低阻态RRAM单元时，使用较强的重置条件写入所述RRAM单元；以及
当所述RRAM单元是具有较高电阻的低阻态RRAM单元时，使用较弱的重置条件写入所述RRAM单元。
14.如权利要求1所述的存储装置的电子电路，其特征在于，还包括：
一查找表，用于基于所述测量结果查找所述写入条件。
15.如权利要求1所述的存储装置的电子电路，其特征在于，还包括一模拟电路，所述模拟电路用于基于读出放大器操作来通过字线电压控制来控制所述RRAM单元的写入电流。
16.一种存储装置的电子电路，其特征在于，包括：
用于基于先前写入电阻式随机存取存储器(RRAM)单元的状态的所述RRAM单元的电阻的测量指示来确定所述RRAM单元的单元条件的装置；以及
一写入电路，使用基于所确定的单元条件的一写入条件对所述RRAM单元进行写入。
17.如权利要求16所述的存储装置的电子电路，其特征在于，
用于确定所述单元条件的所述装置包括：一测量电路，所述测量电路用于以比所述RRAM单元的数据读取值更高的分辨率确定所述RRAM单元的所述电阻的所述测量指示；并且
所述写入电路包括：一可调节写入驱动器，所述可调节写入驱动器用于基于所确定的单元条件调节所述RRAM单元的所述写入条件，并且使用所调节的写入条件对所述RRAM单元进行写入。
18.如权利要求16所述的存储装置的电子电路，其特征在于，
所述写入条件包括：用于写入所述RRAM单元的一个或多个脉冲的电压电平、定时或电流限制；并且
所述测量指示包括来自读出放大器的读出时间，或来自测量电路的所述RRAM单元的电流、电压或电阻。
19.一种方法，其特征在于，包括：
以比数据读取值更高的分辨率确定电阻式随机存取存储器(RRAM)单元的单元特性；
基于所述单元特性为所述RRAM单元选择写入条件；以及
使用所选择的写入条件对所述RRAM单元进行写入。
20.如权利要求19所述的方法，其特征在于，还包括：
驱动电流通过所述RRAM单元，并读出所述电流或电压以读取所述RRAM单元并生成所述数据读取值，其中确定所述单元特性包括测量所述电流或所述电压中的至少一个。
21.如权利要求19所述的方法，其特征在于，还包括：
读出所述RRAM单元的电流或电压以读取所述RRAM单元并确定所述数据读取值；
其中确定所述单元特性包括：
测量所述读出步骤的读出时间；以及
确定所述RRAM单元的所述数据读取值。
22.如权利要求19所述的方法，其特征在于，
所述RRAM单元为单级单元；
所述数据读取值一位比特；并且
所述单元特性为模拟值或大于一位比特的数字值。
23.如权利要求19所述的方法，其特征在于，
所述RRAM单元为多级单元；
所述数据读取值具有大于或等于两位的比特；并且
所述单元特性包括模拟值或数字值，所述模拟值或数字值的比特位数大于所述数据读取值的比特位数。
24.如权利要求19所述的方法，其特征在于，选择所述写入条件和对所述RRAM单元进行写入包括：
根据电压、电流、脉冲宽度或脉冲数量生成一个或多个脉冲，以用于写入所述RRAM单元，所述一个或多个脉冲受控于所述RRAM单元的读出电压或电流。
25.根据权利要求19所述的方法，其特征在于，相对于进一步写入另外的RRAM单元，使用所选择的写入条件对所述RRAM单元进行写入包括以下步骤中的一个：
使用较弱的设置条件写入具有较低电阻的高阻态RRAM单元；
使用较强的设置条件写入具有较高电阻的高阻态RRAM单元；
使用较强的重置条件写入具有较低电阻的低阻态RRAM单元；以及
使用较弱的重置条件写入具有较高电阻的低阻态RRAM单元。
CN201780058323.8A 2016-09-21 2017-09-21 自适应存储器单元写入条件 Active CN110036444B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202310665353.2A CN116705110A (zh) 2016-09-21 2017-09-21 存储装置的电子电路及方法
CN202310665371.0A CN116665735A (zh) 2016-09-21 2017-09-21 存储装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662397631P 2016-09-21 2016-09-21
US62/397,631 2016-09-21
PCT/US2017/052761 WO2018057766A1 (en) 2016-09-21 2017-09-21 Adaptive memory cell write conditions

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN202310665353.2A Division CN116705110A (zh) 2016-09-21 2017-09-21 存储装置的电子电路及方法
CN202310665371.0A Division CN116665735A (zh) 2016-09-21 2017-09-21 存储装置

Publications (2)

Publication Number Publication Date
CN110036444A true CN110036444A (zh) 2019-07-19
CN110036444B CN110036444B (zh) 2023-06-30

Family

ID=61690051

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202310665371.0A Pending CN116665735A (zh) 2016-09-21 2017-09-21 存储装置
CN202310665353.2A Pending CN116705110A (zh) 2016-09-21 2017-09-21 存储装置的电子电路及方法
CN201780058323.8A Active CN110036444B (zh) 2016-09-21 2017-09-21 自适应存储器单元写入条件

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN202310665371.0A Pending CN116665735A (zh) 2016-09-21 2017-09-21 存储装置
CN202310665353.2A Pending CN116705110A (zh) 2016-09-21 2017-09-21 存储装置的电子电路及方法

Country Status (4)

Country Link
US (3) US10861544B2 (zh)
EP (1) EP3516659B1 (zh)
CN (3) CN116665735A (zh)
WO (1) WO2018057766A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220301623A1 (en) * 2020-11-23 2022-09-22 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018057766A1 (en) 2016-09-21 2018-03-29 Rambus Inc. Adaptive memory cell write conditions
US10832765B2 (en) * 2018-06-29 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Variation tolerant read assist circuit for SRAM
US10741568B2 (en) 2018-10-16 2020-08-11 Silicon Storage Technology, Inc. Precision tuning for the programming of analog neural memory in a deep learning artificial neural network
IT201800009922A1 (it) * 2018-10-30 2020-04-30 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase con lettura single-ended, e metodo di lettura
US11557264B2 (en) * 2019-04-10 2023-01-17 Hefei Reliance Memory Limited Display driver system with embedded non-volatile memory
GB2583463B (en) * 2019-04-16 2023-04-26 Univ Oxford Brookes Memristor-based circuit and method
CN111986721A (zh) * 2019-05-21 2020-11-24 华为技术有限公司 存储设备与写数据的方法
US10930346B1 (en) * 2019-11-28 2021-02-23 Winbond Electronics Corp. Resistive memory with self-termination control function and self-termination control method
JP7340498B2 (ja) 2020-07-07 2023-09-07 富士フイルム株式会社 磁気テープカートリッジおよび磁気テープ装置
US11581030B2 (en) * 2020-07-20 2023-02-14 Nxp Usa, Inc. Resistive memory with adjustable write parameter
US11961558B2 (en) 2021-09-15 2024-04-16 Nxp Usa, Inc. Hidden writes in a resistive memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005050424A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
US20100058127A1 (en) * 2008-08-29 2010-03-04 Hitachi, Ltd. Semiconductor device
US20100067281A1 (en) * 2008-09-15 2010-03-18 Seagate Technology Llc Variable write and read methods for resistive random access memory
CN102610272A (zh) * 2011-01-19 2012-07-25 中国科学院微电子研究所 一种阻变存储器单元的编程或擦除方法及装置
US20120236624A1 (en) * 2011-03-18 2012-09-20 Sandisk 3D Llc Balanced Method for Programming Multi-Layer Cell Memories
US20140258646A1 (en) * 2013-03-07 2014-09-11 Seagate Technology Llc Forming a characterization parameter of a resistive memory element

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3913709B2 (ja) * 2003-05-09 2007-05-09 株式会社東芝 半導体記憶装置
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR100874920B1 (ko) * 2007-03-15 2008-12-19 삼성전자주식회사 셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리장치 및 그 구동방법
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
JP5268392B2 (ja) * 2008-03-07 2013-08-21 パナソニック株式会社 メモリデバイス及びメモリシステム並びにメモリシステムにおけるアクセスタイミング調整方法
US7505334B1 (en) * 2008-05-28 2009-03-17 International Business Machines Corporation Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
TWI402845B (zh) * 2008-12-30 2013-07-21 Higgs Opl Capital Llc 相變化記憶體陣列之驗證電路及方法
WO2012058324A2 (en) * 2010-10-29 2012-05-03 Rambus Inc. Resistance change memory cell circuits and methods
US20130250657A1 (en) * 2012-03-07 2013-09-26 Rambus Inc. System and Method for Writing Data to an RRAM Cell
US9607696B2 (en) * 2013-04-25 2017-03-28 Technion Research And Development Foundation Ltd. Minimal maximum-level programming
US9734903B2 (en) 2014-11-11 2017-08-15 Sandisk Technologies Llc Disturb condition detection for a resistive random access memory
US9666273B2 (en) * 2015-06-18 2017-05-30 International Business Machines Corporation Determining a cell state of a resistive memory cell
WO2018057766A1 (en) * 2016-09-21 2018-03-29 Rambus Inc. Adaptive memory cell write conditions

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005050424A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
US20100058127A1 (en) * 2008-08-29 2010-03-04 Hitachi, Ltd. Semiconductor device
US20110283039A1 (en) * 2008-08-29 2011-11-17 Hitachi, Ltd. Semiconductor device
US20100067281A1 (en) * 2008-09-15 2010-03-18 Seagate Technology Llc Variable write and read methods for resistive random access memory
CN102610272A (zh) * 2011-01-19 2012-07-25 中国科学院微电子研究所 一种阻变存储器单元的编程或擦除方法及装置
US20120236624A1 (en) * 2011-03-18 2012-09-20 Sandisk 3D Llc Balanced Method for Programming Multi-Layer Cell Memories
CN103548085A (zh) * 2011-03-18 2014-01-29 桑迪士克3D有限责任公司 多位存储器单元的条件编程
US20140258646A1 (en) * 2013-03-07 2014-09-11 Seagate Technology Llc Forming a characterization parameter of a resistive memory element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220301623A1 (en) * 2020-11-23 2022-09-22 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Also Published As

Publication number Publication date
CN110036444B (zh) 2023-06-30
CN116665735A (zh) 2023-08-29
US11302394B2 (en) 2022-04-12
US10861544B2 (en) 2020-12-08
US20190392898A1 (en) 2019-12-26
CN116705110A (zh) 2023-09-05
US11735262B2 (en) 2023-08-22
US20210043256A1 (en) 2021-02-11
EP3516659A1 (en) 2019-07-31
US20220208266A1 (en) 2022-06-30
EP3516659B1 (en) 2022-03-09
EP3516659A4 (en) 2019-08-28
WO2018057766A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
CN110036444A (zh) 自适应存储器单元写入条件
US8934292B2 (en) Balanced method for programming multi-layer cell memories
US8891323B2 (en) Semiconductor memory device capable of measuring write current and method for measuring write current
US7646632B2 (en) Integrated circuit for setting a memory cell based on a reset current distribution
US8345466B2 (en) Nonvolatile semiconductor memory device adjusting voltage of lines in a memory cell array
KR101311499B1 (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법
TW200842874A (en) Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US10748613B2 (en) Memory sense amplifiers and memory verification methods
US7692949B2 (en) Multi-bit resistive memory
TW201101303A (en) Programming reversible resistance switching elements
US8488367B2 (en) Semiconductor memory device and method for controlling the same
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
US20070153569A1 (en) Read circuit for resistive memory
US20180090203A1 (en) Resistive Memory Apparatus
US20080068878A1 (en) Resistive memory having shunted memory cells
US20210065792A1 (en) Memory device and method thereof
US10943649B2 (en) Apparatus and method for controlling gradual conductance change in synaptic element

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant