CN106960685A - 电阻式随机存取内存 - Google Patents

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Abstract

本发明提供一种电阻式随机存取内存，包括至少一第一电阻式记忆胞、第一位线选择开关、第一源极线选择开关、第一下拉开关以及第二下拉开关。第一位线选择开关耦接至第一位线以及感测放大器。第一源极线选择开关耦接至源极线以及感测放大器。第一下拉开关及第二下拉开关分别地耦接至位线及源极线。当读取操作被执行时，第一位线选择开关以及第二下拉开关的导通或断开状态相同，第一源极线选择开关以及第一下拉开关的导通或断开状态相同，且第一下拉开关及第二下拉开关的导通或断开为互补的。本发明提供的电阻式随机存取内存具有可执行反向读取的结构，以降低电阻式内存中位胞读取干扰状态。

Description

电阻式随机存取内存
技术领域
本发明涉及一种电阻式随机存取内存，尤其涉及一种具有可执行反向读取的结构的电阻式内存。
背景技术
在已知的电阻式随机存取内存技术中，选择好的设定或重置电压以及克服电阻式随机存取记忆胞的读取干扰(read disturb)是很大的挑战。即使是应用一个非常小的读取电压至随机存取记忆胞中，都可能因为读取干扰现象而导致记忆胞状态的改变。电阻式随机存取记忆胞被干扰的现象是在执行读取操作时，由于漏极的读取电压或者是源极的读取电压的极性(polarity)与设定或重置操作相同。因此，电阻式随机存取记忆胞在连续读取时，会有数据干扰的情形发生。
发明内容
本发明提供一种电阻式随机存取内存，此电阻式内存证明具有可执行反向读取的结构，以降低电阻式内存中位胞读取干扰状态。
本发明提供一种电阻式随机存取内存。此电阻式内存包括至少一第一电阻式细胞、第一位线选择开关、第一源极线选择开关、第一下拉开关以及第二下拉开关。第一电阻式记忆胞具有第一端、第二端以及控制端，其中第一电阻式记忆胞的第一端耦接至第一位线，第一电阻式记忆胞的第二端耦接至第一源极线，以及第一电阻式记忆胞的控制端耦接至字符线。第一位线选择开关具有与第一位线耦接的第一端，以及与感测放大器的第一输入端耦接的第二端。第一源极线选择开关具有与第一源极线耦接的第一端，以及与感测放大器的第一输入端耦接的第二端。第一下拉开关耦接至第一电阻式记忆胞的第一端与参考接地之间，并接收第一控制信号以被导通或断开。第二下拉开关耦接至第一电阻式记忆胞的第二端以及参考接地之间，并接收第二控制信号以被导通或断开。其中，当读取操作被执行于第一电阻式记忆胞时，第一位线选择开关与第二下拉开关的导通或断开状态相同第一源极线选择开关与第一下拉开关的导通或断开状态相同，且第一以及第二下拉开关的导通或断开状态是互补的。
根据上述说明内容，在本发明中，此电阻式记忆胞可以以由电阻式记忆胞的正向(forward)或反向(reverse)极性(polarity)而被读取。藉由本发明的架构，读取干扰可以被最小化。再者，本发明的电阻式记忆胞可以以两种不同的模式而被读取，正向读取(forward read)可以被使用于设定认证操作(set verifyoperation)，而反向读取(reverse read)可以被用于重置读取操作(reset verifyoperation)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1显示了本发明的一实施例中的电阻式内存架构图；
图2显示了本发明的另一实施例中的电阻式内存架构图；
图3显示了本发明的又一实施例中的电阻式内存架构图；
图4显示了本发明的再一实施例中的电阻式内存架构图。
附图标记：
100、200、300、400：电阻式内存
110、310、350、410、450：位线选择开关
120、140、320、340、360、380、420、440、460、480：下拉开关
130、330、370、430、470：源极线选择开关
150、301、302、401、402：设定/重置写入驱动器
160：参考记忆胞
BL、BLt、BLc：位线
Blsel：位线选择信号
BLYSb、SLYSb：控制信号
BLYS、SLYS：反相控制信号I1、I2：输入端
MR、MD1、M 11、M 12、MD2、M21、M22、T1、T2：晶体管
RMCELL1-RMCELL4、RMCELL1-1、RMCELL1-2、RMCELL2-1、RMCELL2-2：电阻式记忆胞
RR：电阻
SA：感测放大器
SL、SLt、SLc：源极线
Slsel：源极线选择信号
SW11、SW12、SW21、SW22：开关
VSS：参考接地
VSAREF：参考偏压
WL1、WLn+1、WL2、WLn+2：字符线
具体实施方式
请参照图1，图1显示了本发明的一实施例中的电阻式内存架构图。电阻式内存100包括电阻式记忆胞RMCELL1、电阻式记忆胞RMCELL2，位线选择开关110、源极线选择开关130、下拉开关120、下拉开关140，设定/重置写入驱动器150、参考记忆胞160以及晶体管T1、晶体管T2。在此范例实施例中，电阻式记忆胞RMCELL1的第一端耦接至第一位线BL，电阻式记忆胞RMCELL1的第二端耦接至源极线SL，以及电阻式记忆胞RMCELL1的控制端耦接至字符线WL1。电阻式记忆胞RMCELL2的第一端耦接至位线BL，电阻式记忆胞RMCELL2的第二端耦接至源极线SL，以及电阻式记忆胞RMCELL2的控制端耦接至字符线WL2。在此范例实施例中，电阻式记忆胞RMCELL1是一个晶体管搭配一个电阻组件(1T1R)的态样。举例来说，电阻式记忆胞RMCELL1包括晶体管MR以及电阻RR，且晶体管MR以及电阻RR以串联的方式耦接至源极线SL以及位线BL之间。位线选择开关110的第一端耦接至位线BL，以及位线选择开关110的第二端耦接至感测放大器SA的第一输入端I1。源极线选择开关130的第一端耦接至源极线SL，源极线选择开关130的第二端亦耦接至感测放大器SA的第一输入端I1。下拉开关(pull down switches)120、下拉开关140分别地耦接至位线BL以及源极线SL，经由控制信号BLYSb、BLSY，下拉开关120、下拉开关140被分别控制导通或断开，以分别地将位线BL及源极线SL拉至参考接地VSS。
另一方面，设定/重置写入驱动器150被耦接至感测放大器SA的第一输入端I1，以及设定/重置写入驱动器150可以通过位线选择开关110提供写入信号至位线BL，以设定或重置电阻式记忆胞RMCELL1、电阻式记忆胞RMCELL2。参考记忆胞160耦接至感测放大器SA的传送输入端I2。参考记忆胞160具有默认参考电阻，并根据参考电阻提供参考信号至感测放大器SA的第二输入端I2。
晶体管T2耦接至参考记忆胞160与感测放大器SA的第二输入端I2之间，以及晶体管T1耦接至位线选择开关110以及感测放大器SA的第一输入端I1之间。晶体管T1、晶体管T2的控制端接收参考偏压VSAREF。
在本范例实施例中，位线选择开关110包括开关SW11、开关SW12。开关SW11、开关SW12以串联的方式耦接至位线BL以及感测放大器SA的第一输入端I1之间。开关SW11的控制端接收反相控制信号(inverted controlsignal)BLYS，而开关SW11会根据此反相控制信号BLYS被导通或断开。开关12的控制端接收位线选择信号Blsel，而开关12会根据此位线选择信号Blsel被导通或断开。其中，反相控制信号BLYS被反转成控制信号BLYSb。此外，开关SW11、开关SW12分别地由晶体管M11、晶体管M12所形成。
源极线选择开关130包括开关SW21、开关SW22。开关SW21、开关SW22以串联的方式耦接至源极线SL以及感测放大器SA的第一输入端I1之间。开关SW21的控制端接收反相控制信号SLYS，而开关SW21会根据此反相控制信号SLYS被导通或断开。开关SW22的控制端接收源极线选择信号Slsel，而开关22会根据源极线选择信号Slsel被导通或断开。其中，反相控制信号SLYS被反转成控制信号SLYSb。此外，开关SW21、开关SW22分别地由晶体管M21、晶体管M22所形成。
当读取操作被执行于电阻式记忆胞RMCELL1时，位线选择开关110与下拉开关140的导通或断开状态一致，源极线选择开关130与下拉开关120的导通或断开状态一致，而下拉开关120、下拉开关140的导通或断开状态是互补的。
关于电阻式内存100的详细操作，当读取操作被执行于电阻式内存100中时，有两种模式可以被选择以执行读取操作。第一种模式为正向读取模式，而第二种模式则为反向读取模式。若正向读取模式被选择，源极线选择开关130的开关SW21、开关SW22都会被断开，且下拉开关140会被导通。此外，位线选择开关110的开关SW11、开关SW12都会被导通，且下拉开关120会被断开。若电阻式记忆胞RMCELL1被选择以执行读取操作，而电阻式记忆胞RMCELL2未被选择，则字符线WL2会被拉至参考接地，而字符线WL1会被驱动至致能电压。也就是说，在执行读取操作的期间，下拉开关140、电阻式记忆胞RMCELL1以及位线选择开关110会形成一个电路循环，且电阻式记忆胞RMCELL1的电阻值可以以电流或电压的形式来表示，并被传至感测放大器SA的第一输入端I1。接着，感测放大器SA会比较第一输入端I1以及第二输入端I2上的信号，以产生感测输出数据。
相反地，若反向读取模式被选择，源极线选择开关130的开关SW21、开关SW22皆会被导通，而下拉开关140会被断开。此外，位线选择开关110的开关SW11、开关SW12都会被断开，而下拉开关120会被导通。也就是说，若电阻式记忆胞RMCELL1被选择以执行读取操作，则下拉开关120、电阻式记忆胞RMCELL1以及源极线选择开关130可形成电路循环，且电阻式记忆胞RMCELL1的电阻值可以以电流或者电压的形式来表示，并被传至感测放大器SA的第一输入端I1。接着，感测放大器SA会比较第一输入端I1以及第二输入端I2上的信号，以产生感测输出数据。
需注意的是，正向读取模式被定义为，读取操作的读取电压极性与设定电压极性相同，而反向读取模式被定义为，读取操作的读取电压极性与重置电压极性相同。在某些实施例中，正向读取模式是被执行于设定操作致后，以作为设定认证操作。而反向读取模式则是被执行于重置操作之后，以作为重置认证操作。
在另一方面，电阻式内存100会以正向或反向读取模式两个之一的方式读取电阻式记忆胞，且藉由保险丝选项位可以预先选择默认的读取模式。举例来说，藉由保险丝选项位，由于反向读取模式具有较高的干扰读取电压(约0.6伏特)，反向读取模式可以用于所有认证读取操作以及一般读取操作。
此外，为了较佳的电路匹配，参考记忆胞160具有与电阻式记忆胞RMCELL1相同的正向或反向读取电压极性。
请参考图2，图2显示了本发明的另一实施例中的电阻式内存架构图。电阻式内存200包括电阻式记忆胞RMCELL1、电阻式记忆胞RMCELL2、位线选择开关110、源极线选择开关130、下拉开关120、下拉开关140、设定/重置驱动器150、参考记忆胞160以及晶体管T1、晶体管T2。在此范例实施例中，电阻式记忆胞RMCELL1包括记忆胞RMCELL1-1、记忆胞RMCELL1-2，以及电阻式记忆胞RMCELL2包括记忆胞RMCELL2-1、记忆胞RMCELL2-2。记忆胞RMCELL1-1、记忆胞RMCELL1-2、记忆胞RMCELL2-1以及记忆胞RMCELL2-2耦接至相同的源极线SL，亦耦接至相同的位线BL。然而，记忆胞RMCELL1-1、记忆胞RMCELL1-2分别地耦接至两个不同的字符线WL1以及字符线WLn+1，而记忆胞RMCELL2-1、记忆胞RMCELL2-2分别地耦接至两个不同的字符线WL2以及字符线WLn+2。
在此实施例中，下拉开关120、下拉开关140分别地由晶体管MD1及晶体管MD2所形成。
图3显示本发明的又一实施例中的电阻式内存架构图。电阻式内存300包括电阻式记忆胞RMCELL1-RMCELL4、位线选择开关310、位线选择开关350、源极线选择开关330、源极线选择开关370、下拉开关320、下拉开关340、下拉开关360及下拉开关380、设定/重置写入驱动器301、设定/重置写入驱动器302，以及晶体管T1、晶体管T2。位线选择开关310耦接至位线BLc以及感测放大器SA的第一输入端I1之间，以及下拉开关320耦接至位线BLc以及参考接地VSS之间。源极线选择开关330耦接至源极线SLc以及感测放大器SA的第一输入端I1之间，且下拉开关340耦接至源极线SLc以及参考接地VSS之间。
位线选择开关350耦接至位线BLt以及感测放大器SA的第二输入端I2之间，且下拉开关360耦接至位线BLt以及参考接地VSS之间。源极线选择开关370耦接至源极线SLt以及感测放大器SA的第二输入端I2之间，且下拉开关380耦接至源极线SLt以及参考接地VSS之间。
设定/重置驱动器301、设定/重置驱动器302分别地耦接至感测放大器SA的第一输入端I1以及第二输入端I2。
在正向读取模式中，电阻式记忆胞RMCELL1、电阻式记忆胞RMCELL3被选择进行读取。在此时，位线选择开关310、位线选择开关350被导通，下拉开关340、下拉开关380被导通，源极线选择开关330、源极线选择开关370被断开，下拉开关320、下拉开关360被断开。感测放大器SA感测来自位线BLt、位线BLc的信号，并藉由比较来自位线BLt、位线BLc的信号来产生感测输出数据。
在反向读取模式中，电阻式记忆胞RMCELL1、电阻式记忆胞RMCELL3被选择进行读取。在此时，位线选择开关310、位线选择开关350被断开，下拉开关340、下拉开关380被断开，源极线选择开关330、源极线选择开关370被导通，下拉开关320、下拉开关360被导通。感测放大器SA感测来自源极线SLt、源极线SLc的信号，并藉由比较来自源极线SLt、源极线SLc的信号来产生感测输出数据。
图4显示了本发明的再一实施例中的电阻式内存架构图。电阻式内存400包括电阻式记忆胞RMCELL1-RMCELL2、位线选择开关410、位线选择开关450、源极线选择开关430、源极线选择开关470、下拉开关420、下拉开关440、下拉开关460以及下拉开关480、设定/重置写入驱动器401、设定/重置写入驱动器402以及晶体管T1、晶体管T2。在此范例实施例中，电阻式记忆胞RMCELL1包括记忆胞RMCELL1-1、记忆胞RMCELL1-2，而电阻式记忆胞RMCELL2包括记忆胞RMCELL2-1、记忆胞RMCELL2-2。
记忆胞RMCELL1-1、记忆胞RMCELL1-2耦接至相同的位线BLc且耦接至相同的源极线SLc，然而，记忆胞RMCELL1-1、记忆胞RMCELL1-2分别耦接至不同的字符线WL1、字符线WLn+1。记忆胞RMCELL2-1、记忆胞RMCELL2-2耦接至相同的位线BLt且耦接至相同的源极线SLt，然而，记忆胞RMCELL2-1、记忆胞RMCELL2-2分别耦接至不同的字符线WL1、字符线WLn+1。在此范例实施例中，藉由感测放大器获得的感测电流可以被放大，并改善电阻式内存400的数据读取精确度。
综上所述，本发明提供了一种具有可执行反向读取的内存架构，且可以选择正向或反向读取操作，以最小化读取干扰情形。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视权利要求界定范围为准。

Claims (11)

1.一种电阻式随机存取内存，其特征在于，包括：
至少一第一电阻式记忆胞，具有第一端、第二端以及控制端，其中所述第一电阻式记忆胞的所述第一端耦接至第一位线，所述第一电阻式记忆胞的所述第二端耦接至第一源极线，以及所述第一电阻式记忆胞的所述控制端耦接至字符线；以及
第一位线选择开关，具有与所述第一位线耦接的第一端，以及与感测放大器的第一输入端耦接的第二端；
第一源极线选择开关，具有与所述第一源极线耦接的一第一端，以及与所述感测放大器的所述第一输入端耦接的第二端；
第一下拉开关，耦接至所述第一电阻式记忆胞的所述第一端与参考接地之间，并接收第一控制信号以被导通或断开；以及
第二下拉开关，耦接至所述第一电阻式记忆胞的所述第二端以及所述参考接地之间，并接收第二控制信号以被导通或断开，
其中，当读取操作被执行于所述第一电阻式记忆胞时，所述第一位线选择开关与所述第二下拉开关的导通或断开状态相同，所述第一源极线选择开关与所述第一下拉开关的导通或断开状态相同，且所述第一以及第二下拉开关的导通或断开状态是互补的。
2.根据权利要求1所述的电阻式随机存取内存，其特征在于，所述第一位线选择开关包括：
第一开关单元，具有第一端、第二端以及控制端，其中所述第一开关单元的所述第一端耦接至所述第一位线，且所述第一开关单元的所述控制端接收反相第一控制信号；以及
第二开关单元，具有第一端、第二端以及控制端，其中所述第二开关单元的所述第一端耦接至所述第一开关单元的所述第二端，所述第二控制单元的所述第二端耦接至所述感测放大器的所述第一输入端，且所述第一开关单元的所述控制端接收第一位线选择信号。
3.根据权利要求1所述的电阻式随机存取内存，其特征在于，所述第一源极线选择开关包括：
第一开关单元，具有第一端，第二端以及控制端，其中所述第一开关单元的所述第一端耦接至所述第一源极线，以及所述第一开关单元的所述控制端接收一反相第二控制信号；
第二开关单元，具有第一端，第二端以及控制端，其中所述第二开关单元的所述第一端耦接至所述第一开关单元的所述第二端，所述第二开关单元的所述第二端耦接至所述感测放大器的所述第一输入端，以及所述第一开关单元的所述控制端接收第一源极线选择信号。
4.根据权利要求1所述的电阻式随机存取内存，其特征在于，还包括：
参考记忆胞，耦接至所述感测放大器的第二输入端，其中所述参考记忆胞具有参照电阻，并根据所述参照电阻提供参考信号至所述感测放大器的所述第二输入端。
5.根据权利要求4所述的电阻式随机存取内存，其特征在于，还包括：
第一晶体管，具有第一端、第二端以及控制端，所述第一晶体管的所述第一端耦接至所述第一位线选择开关的所述第二端以及所述第一源极线选择开关的所述第二端，所述第一晶体管的所述第二端耦接至所述感测放大器的所述第一输入端，以及所述第一晶体管的所述控制端接收参考偏压；以及
第二晶体管，具有第一端以接收所述参考信号，第二端耦接至所述感测放大器的所述第二输入端，以及控制端以接收所述参考偏压。
6.根据权利要求1所述的电阻式随机存取内存，其特征在于，还包括：
设定/重置写入驱动器，耦接至所述第一位线选择开关，通过所述第一位线选择开关提供一写入信号至所述第一位线，以设定或重置所述第一电阻式记忆胞。
7.根据权利要求1所述的电阻式随机存取内存，其特征在于，还包括：
至少一第二电阻式记忆胞，具有第一端、第二端以及控制端，其中所述第一电阻式记忆胞的所述第一端耦接至所述第二位线，所述第一电阻式记忆胞的第二端被耦接至第二源极线，以及所述第一电阻式记忆胞的所述控制端耦接至所述字符线；以及
第二位线选择开关，具有耦接至所述第二位线的第一端，以及耦接至所述感测放大器的第二输入端的第二端；
第二源极线选择开关，具有耦接至所述第二源极线的一第一端，以及耦接至所述感测放大器的所述第二输入端的一第二端；
第三下拉开关，耦接至所述第二电阻式记忆胞的所述第一端以及所述参考接地，并接收所述第一控制信号以被导通或断开；
第四下拉开关，耦接至所述第二电阻式记忆胞的所述第二端以及所述参考接地，并接收所述第二控制信号以被导通或断开，
其中，当所述读取操作被执行于所述第二电阻式记忆胞，所述第二位线选择开关以及所述第四下拉开关的导通或断开状态是相同的，所述第二源极线选择开关以及所述第三下拉开关的导通或断开状态是相同的，且所述第三下拉开关以及所述第四下拉开关的导通或断开状态是互补的。
8.根据权利要求7所述的电阻式随机存取内存，其特征在于，所述第二位线选择开关包括：
第一开关单元，具有第一端、第二端以及控制端，其中所述第一开关单元的所述第一端耦接至所述第二位线，以及所述第一开关单元的所述控制端接收反相第一控制信号；以及
第二开关单元，具有第一端、第二端以及控制端，其中所述第二开关单元的所述第一端耦接至所述第一开关单元的所述第二端，所述第二开关单元的所述第二端耦接至所述感测放大器的所述第二输入端，以及所述第一开关单元的所述控制端接收一第一位线选择信号。
9.根据权利要求7所述的电阻式随机存取内存，其特征在于，所述第二源极线选择开关包括：
第一开关单元，具有第一端、第二端以及控制端，其中所述第一开关单元的所述第一端被耦接至所述第二源极线，以及所述第一开关单元的所述控制端接收一反相第二控制信号；以及
第二开关单元，具有第一开关、第二开关以及控制开关，其中所述第二开关单元的所述第一端耦接至所述第一开关单元的所述第二端，所述第二开关单元的所述第二端耦接至所述感测放大器的所述第二输入端，以及所述第一开关单元的所述控制端接收第一源极线选择信号。
10.根据权利要求9所述的电阻式随机存取内存，其特征在于，还包括：
第一晶体管，具有耦接至所述第一位线选择开关的所述第二端以及所述第一源极线选择开关的所述第二端的第一端，耦接至所述感测放大器的所述第一输入端的第二端，以及控制端以接收参考偏压；以及
第二晶体管，具有耦接至所述第二位线选择开关以及所述第二源极线选择开关的第一端，耦接至所述感测放大器的所述第二输入端的第二端，以及控制端以接收所述参考偏压。
11.根据权利要求7所述的电阻式随机存取内存，其特征在于，还包括：
设定/重置写入驱动器，耦接至所述第二源极线选择开关，通过所述第二源极线选择开关提供写入信号至所述第二源极线，以设定或重置所述第二电阻式记忆胞。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277122A (zh) * 2018-03-16 2019-09-24 台湾积体电路制造股份有限公司 存储器件及其感测放大器和读取方法
CN112863572A (zh) * 2019-11-28 2021-05-28 华邦电子股份有限公司 具有自终止控制功能的电阻内存以及自终止控制方法
US11348638B2 (en) 2018-03-16 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier with precharge
CN115527586A (zh) * 2022-09-22 2022-12-27 中国科学院微电子研究所 一种rram的读取电路及读取方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
US9859000B1 (en) * 2016-06-17 2018-01-02 Winbond Electronics Corp. Apparatus for providing adjustable reference voltage for sensing read-out data for memory
JP2019057582A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 メモリデバイス及び可変抵抗素子
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030128612A1 (en) * 2002-01-04 2003-07-10 John Moore PCRAM rewrite prevention
CN1953096A (zh) * 2005-10-19 2007-04-25 株式会社瑞萨科技 抑制数据读出时的误写入的非易失存储装置
US20100080053A1 (en) * 2008-09-30 2010-04-01 Seagate Technology Llc Static source plane in stram
US20100232211A1 (en) * 2008-09-18 2010-09-16 Seagate Technology Llc Memory array with read reference voltage cells
CN102714053A (zh) * 2010-01-14 2012-10-03 高通股份有限公司 控制施加到磁性隧道结的电流的方向的系统和方法
US20140293685A1 (en) * 2013-03-26 2014-10-02 Kabushiki Kaisha Toshiba Magnetic memory
US20150055397A1 (en) * 2013-08-20 2015-02-26 SK Hynix Inc. Electronic device
US20150302925A1 (en) * 2014-04-17 2015-10-22 Byoung-Chan Oh Electronic device including semiconductor memory and operation method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US8139432B2 (en) * 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7570507B2 (en) * 2007-06-29 2009-08-04 Infineon Technologies North America Corp. Quasi-differential read operation
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
JP2011210348A (ja) * 2010-03-11 2011-10-20 Sony Corp 制御電圧生成回路及びそれを備えた不揮発性記憶装置
WO2012102734A1 (en) 2011-01-28 2012-08-02 Hewlett-Packard Development Company, L.P. Methods, systems and apparatus for resistive memory
US8885399B2 (en) * 2011-03-29 2014-11-11 Nxp B.V. Phase change memory (PCM) architecture and a method for writing into PCM architecture
JP5642649B2 (ja) * 2011-10-07 2014-12-17 シャープ株式会社 半導体記憶装置及び半導体装置
JP6202576B2 (ja) * 2012-09-18 2017-09-27 学校法人 中央大学 不揮発性記憶装置およびその制御方法
US9082496B2 (en) * 2013-02-07 2015-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for adaptive timing write control in a memory
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030128612A1 (en) * 2002-01-04 2003-07-10 John Moore PCRAM rewrite prevention
CN1953096A (zh) * 2005-10-19 2007-04-25 株式会社瑞萨科技 抑制数据读出时的误写入的非易失存储装置
US20100232211A1 (en) * 2008-09-18 2010-09-16 Seagate Technology Llc Memory array with read reference voltage cells
US20100080053A1 (en) * 2008-09-30 2010-04-01 Seagate Technology Llc Static source plane in stram
CN102714053A (zh) * 2010-01-14 2012-10-03 高通股份有限公司 控制施加到磁性隧道结的电流的方向的系统和方法
US20140293685A1 (en) * 2013-03-26 2014-10-02 Kabushiki Kaisha Toshiba Magnetic memory
US20150055397A1 (en) * 2013-08-20 2015-02-26 SK Hynix Inc. Electronic device
US20150302925A1 (en) * 2014-04-17 2015-10-22 Byoung-Chan Oh Electronic device including semiconductor memory and operation method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277122A (zh) * 2018-03-16 2019-09-24 台湾积体电路制造股份有限公司 存储器件及其感测放大器和读取方法
CN110277122B (zh) * 2018-03-16 2021-06-08 台湾积体电路制造股份有限公司 存储器件及其感测放大器和读取方法
US11348638B2 (en) 2018-03-16 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier with precharge
US11837287B2 (en) 2018-03-16 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier with precharge
CN112863572A (zh) * 2019-11-28 2021-05-28 华邦电子股份有限公司 具有自终止控制功能的电阻内存以及自终止控制方法
CN112863572B (zh) * 2019-11-28 2024-04-12 华邦电子股份有限公司 具有自终止控制功能的电阻内存以及自终止控制方法
CN115527586A (zh) * 2022-09-22 2022-12-27 中国科学院微电子研究所 一种rram的读取电路及读取方法
CN115527586B (zh) * 2022-09-22 2023-03-10 中国科学院微电子研究所 一种rram的读取电路及读取方法

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