CN101802921B - 非易失性存储装置和向非易失性存储装置的数据写入方法 - Google Patents

Abstract

本发明提供一种非易失性存储装置，非易失性存储装置(300)具有存储单元阵列，该存储单元阵列包括多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件。将串联电阻设定器(310)设置在存储单元阵列(70)和电脉冲施加装置(50)之间，通过控制串联电阻设定器，在使所选择的电阻变化型元件从低电阻状态变化到高电阻状态时和从高电阻状态变化到低电阻状态时的至少一方，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化。

Description

非易失性存储装置和向非易失性存储装置的数据写入方法

技术领域

本发明涉及非易失性存储装置和向非易失性存储装置写入数据的数据写入方法。更详细地涉及利用同一极性的电脉冲的电压电平之差向电阻变化型元件写入数据的非易失性存储装置和向非易失性存储装置写入数据的数据写入方法。

背景技术

非易失性存储装置广泛搭载于手机、数码照相机等便携设备中，其用途正在逐渐快速扩大。近年来，开始强烈期望一种处理声音数据、图像数据的机会增加、与以往的相比容量更大且高速动作的非易失性存储装置。另外，在便携设备用非易失性存储装置的领域，对低电力消耗的要求也更加强烈。

当前的非易失性存储装置的主流是闪存器(flash memory)。闪存器控制蓄积于浮栅电路(floating gate)中的电荷来进行数据的存储。因为闪存器具有在高电场下向浮栅电路蓄积电荷的结构，因此被指出存在如下课题：在小型化上具有限度，为实现更大容量化所需要的微细加工较困难。另外，在闪存器中，为了重写，无一例外地需要一概删除规定的数据块。因为如此特性，闪存器的重写需要非常长的时间，在高速化上也具有限度。

作为解决这些问题的新一代非易失性存储装置，具有一种使用通过电阻的变化来记录信息的电阻变化型元件的非易失性存储装置。作为利用当前提案的电阻变化型元件的非易失性存储器，提案有MRAM(MagneticRAM)、PRAM(Phase-Change RAM)、ReRAM(Resistive RAM)等。

专利文献1对使用钙钛矿结构的氧化物的ReRAM元件的控制方法的一个例子进行了公开。下面，参照附图对该ReRAM元件的控制方法进行说明。

图12～图14是表示专利文献1所公开的存储单元的控制方法的图。存储单元9具备电阻变化型元件1和选择晶体管2。电阻变化型元件1的一端子和选择晶体管2的一主端子(漏极或源极)相互电连接。选择晶体管2的另一主端子(源极或漏极)通过源极线6而与源极线端子3进行电连接。电阻变化型元件1的另一端子通过位线(bit line)8而与位线端子5进行电连接。选择晶体管2的栅极通过字线7而与字线(word line)端子4进行电连接。在写入数据(写入“1”的情况)、删除数据(写入“0”的情况)和读出数据的任一情况下，都向所选择的存储单元的字线端子4施加高电平的导通电压(on voltage)，使选择晶体管2成为导通状态。

图12是表示在专利文献1的存储单元内进行写入动作时的电压脉冲的施加状态的图。源极线6设定为0V(接地)，对位线8施加规定的写入电压振幅的正极性的写入脉冲，向电阻变化型元件1写入所希望的数据。在多值信息向电阻变化型元件1写入的情况下，写入脉冲的电压振幅设定为与写入的数据值相应的电平。例如，在将四值数据写入一个电阻变化型元件1的情况下，选择对应于写入数据的各数据值所确定的规定的四个电压振幅内的一个电压振幅，进行动作。另外，写入脉冲幅度选择元件相应的适当的幅度。即，为了变化到规定的电阻状态，存在与其电阻状态对应的一个电压振幅电平和脉冲幅度。

图13是表示在专利文献1的存储单元内进行删除动作时的电压脉冲的施加状态的图。位线设定为0V(接地)，对源极线施加规定的删除电压振幅的正极性的删除脉冲。通过施加删除脉冲，电阻变化型元件1的电阻成为最小值。专利文献1公示了如下技术：在多个位线设定为0V的状态下，当对特定的源极线施加删除脉冲时，与其多个位线和源极线连接的多个存储单元同时被一并删除。

图14是表示在专利文献1的存储单元内进行读出动作时的电压脉冲的施加状态的图。在将存储于电阻变化型元件1的数据读出的情况下，将源极线6设定为0V(接地)，向选择的位线8经由读出电路施加规定的读出电压。当施加读出电压后，利用比较判定电路，将位线8的电平与读出用的标准电平(reference level)进行比较，读出存储数据。

在非专利文献1中，公开了一种ReRAM元件，该ReRAM元件通过以同极性施加电压、脉冲幅度不同的电压脉冲，在高电阻状态和低电阻状态之间进行过渡。在非专利文献1的ReRAM元件中，电阻变化材料使用TMO(Transition Metal Oxide(过渡金属氧化物))。该ReRAM元件无论是在高电阻状态下还是在低电阻状态下，都能够通过同极性的电脉冲而变化。图15是表示非专利文献1的ReRAM元件的电压-电流特性的图。如图所示，在使其从高电阻状态变化到低电阻状态的“置位(set)”中，当不进行电流限制时，在从高电阻状态变化到低电阻状态时，会导致更多的电流流动。在这种情况下，有时会导致电阻状态违背意图从低电阻状态再次变化到高电阻状态(误动作)，或元件因过大的电流而被损坏。因而，需要以规定的第一电流值加以限流(Set Current Compliance)。在使其从低电阻状态变化到高电阻状态的“复位”中，电流以比上述第一电流值更大的第二电流值流动。

如上所述，使电阻变化的驱动电路需要根据元件的电阻状态，分别使用上述第一电流值和第二电流值，对无论是在高电阻状态下还是在低电阻状态下都因同极性的电压施加而变化的ReRAM元件进行控制。

专利文献1：日本特开2004-185756号公报

非专利文献1：Baek、J.G.et al.、2004、“Highly Scalable Non-volatileResistive Memory using Simple Binary Oxide Driven by Asymmetric UnipolarVoltage Pulses”、0-7803-8684-1/04/$20.00IEEE

在上述现有构成中，当想要实际构成存储单元阵列时，具有如下问题：动作的可靠性不易充分，另外，易缩短器件的使用寿命。

发明内容

本发明是为解决如上所述的课题而提出的，其目的在于提供一种提高动作的可靠性并且实现设备的长寿命化的非易失性存储装置，该非易失性存储装置具有存储单元阵列，该存储单元阵列具备多个因同一极性的电脉冲而在多个电阻状态之间进行过渡的电阻变化型元件。

本发明人为了在使用电阻变化型元件的非易失性存储装置中使动作的可靠性以及使用寿命提高而进行了专心研究。其结果是，提出了如下所述的见解。

即，在将多个电阻变化型元件排列为阵列状而构成存储单元阵列的情况下，由来于制造过程等，会在电阻变化型元件自身的特性上产生偏差。另外，在许多情况下也不能忽略配线电阻、包含选择晶体管的寄生电阻。因此，即使施加于阵列的电压相同，实际向各个电阻变化型元件施加的电压也具有偏差。于是，产生了即使施加规定的电压而电阻值也不变化的电阻变化型元件，动作的可靠性下降。

在此，也考虑进行如下设定：按照电阻值进行变化的电压最高的电阻变化型元件，来提高施加电压，以使其全部电阻变化型元件的电阻值可靠地变化。但是，在如此形态下，也会对电阻值以较低的电压进行变化的电阻变化型元件施加较高的电压，施向电阻变化型元件的应力增大，招致使用寿命降低。

根据如此见解，本发明人想到：在使电阻变化型元件从低电阻状态变化到高电阻状态时、以及从高电阻状态变化到低电阻状态时的至少一方，按照施加于电阻变化型元件的电压在从电阻变化型元件的电阻值变化的电压的偏差分布的下限到上限之间且达到规定的范围内的方式，使与电阻变化型元件串联连接的电流路径的电阻值在规定的范围内随时间变化而变化。由此，会自动地选择各个电阻变化型元件相应的最适当的写入电压。因而，通过使各个电阻变化型元件的电阻状态可靠地变化，能够提高动作的可靠性，并且能够防止向元件施以过分的负荷，从而能够提高装置的使用寿命。

即，为了解决上述课题，本发明的非易失性存储装置包括：存储单元阵列，其具有多个电阻变化型元件，该多个电阻变化型元件具有第一端和第二端，基于所述第一端和所述第二端之间的电阻变化，存储信息；电脉冲施加电路，其具备第一输出端子和第二输出端子，向所述第一输出端子和第二输出端子之间输出电脉冲；选择电路，其从所述存储单元阵列中选择所希望的电阻变化型元件，以作为选择电阻变化型元件，将所述选择电阻变化型元件的第一端和所述第一输出端子进行电连接，并且将所述选择电阻变化型元件的第二端与所述第二输出端子进行电连接；串联电阻设定器，其在以将所述第一输出端子和所述选择电阻变化型元件的第一端连接的电流路径上的点为基准节点、以将所述第二输出端子和所述基准节点之间的电位为节点电位、以将所述第一输出端子和所述基准节点电连接的电流路径为串联电流路径时，任意地设定所述串联电流路径的电阻值；控制电路，其控制所述串联电阻设定器，设定所述串联电流路径的电阻值，所述节点电位可以通过至少利用所述串联电阻设定器的电阻值和所述选择电阻变化型元件的电阻值将所述第一和第二输出端子间的电压分压来得到，所述电阻变化型元件各自具有如下特性：在处于低电阻状态时，在所述节点电位在其绝对值超过对应于所述电阻变化型元件各自而确定的第一电压电平的情况下，各元件变化到电阻值比所述低电阻状态高的高电阻状态，且在处于所述高电阻状态时，所述节点电位与所述第一电压电平极性相同，且，在其绝对值超过对应于所述电阻变化型元件各自而确定、且绝对值比所述第一电压电平大的第二电压电平的情况下，从所述高电阻状态变化到所述低电阻状态，另外，所述控制电路按照进行以下(A)或(B)的控制中至少一种控制的方式来构成：

(A)在使所述电阻变化型元件从低电阻状态变化到高电阻状态时，按照所述节点电位在从所述存储单元阵列的所述第一电压电平的偏差分布的下限到上限之间且达到规定的范围内的方式，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化，

(B)在使所述电阻变化型元件从高电阻状态变化到低电阻状态时，按照所述节点电位在从所述存储单元阵列的所述第二电压电平的偏差分布的下限到上限之间且达到规定的范围内的方式，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化。

在这种构成中，非易失性存储装置具有存储单元阵列，该存储单元阵列具备多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件，在这种非易失性存储装置中，根据制造过程中产生的电阻变化型元件自身的偏差、和因电阻变化型元件的存储单元阵列上的位置的差异而产生的特性的差异，可以对各个电阻变化型元件施加最适当的电压的电脉冲。因而，可以提高该非易失性存储装置的动作的可靠性、和实现设备的长寿命化。

在上述非易失性存储装置中，也可以构成为包括并联电流路径和并联电阻设定器，该并联电流路径，其按照将所述基准节点和所述第二输出端子之间与所述电阻变化型元件并联地电连接的方式来设置；该并联电阻设定器，其任意地设定所述并联电流路径的电阻值，所述控制电路构成为：在使所述电阻变化型元件从低电阻状态变化到高电阻状态时、和使所述电阻变化型元件从高电阻状态变化到低电阻状态时的至少一方，按照使所述并联电流路径的电阻值在所述规定的范围内随时间变化而变化的方式，来控制所述并联电阻设定器，由此选择地调节所述节点电位。

在这种构成中，通过适当调节与电阻变化型元件并联设置的电流路径的电阻值，能够控制节点电位。因而可以进一步提高非易失性存储装置的动作的可靠性，可以实现设备的更长寿命化。

在上述非易失性存储装置中，所述串联电阻设定器也可以构成为：具备多个电阻元件，通过将所述电阻元件选择地与所述串联电流路径并联连接，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而台阶状(阶跃状)地变化。

在这种构成中，通过具备多个电阻元件这种简洁的构成，可以使串联电流路径的电阻值在规定的范围内台阶状地变化。

在上述非易失性存储装置中，还具备控制装置，所述控制装置也可以构成为：通过控制所述串联电阻设定器，在使电阻变化型元件从低电阻状态变化到高电阻状态时、和从高电阻状态变化到低电阻状态时的至少一方，在开始向电阻变化型元件的电脉冲施加之后直到结束期间，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而变化。

在这种构成中，在进行高电阻化或低电阻化之际，在电脉冲施加时，用使串联电流路径的电阻值变化这种简洁的方法，可以对各个电阻变化型元件施加最适当的电压的电脉冲。

在上述非易失性存储装置中，还具备控制装置，所述控制装置也可以构成为：通过控制所述串联电阻设定器，在使电阻变化型元件从低电阻状态变化到高电阻状态时、和从高电阻状态变化到低电阻状态时的至少一方，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而台阶状地变化，每使所述串联电流路径的电阻值变化一台阶，都控制所述电脉冲施加装置，使其输出规定的电脉冲。

在这种构成中，在对各个电阻变化型元件施加电脉冲时，用使串联电流路径的电阻值变化这种简洁的方法，可以对各个电阻变化型元件施加最适当的电压的电脉冲。

在上述非易失性存储装置中，也可以构成为：非易失性存储装置具备并联电阻设定器，该并联电阻设定器具有所述电阻变化型元件，在以经由所述电阻变化型元件将所述基准节点和所述第二输出端子电连接的电流路径为电阻变化电流路径；以将所述基准节点和所述第二输出端子与所述电阻变化电流路径并联地电连接的电流路径为并联电流路径时，用于设定所述并联电流路径的电阻值，所述串联电流路径的电阻值、所述并联电流路径的电阻值、和所述电阻变化型元件处于高电阻状态时的所述电阻变化电流路径的电阻值、和所述电阻变化型元件处于低电阻状态时的所述电阻变化电流路径的电阻值成为如下电阻值：在所述电阻变化型元件处于低电阻状态、即所述电脉冲施加装置输出第一电脉冲时，所述节点电位其绝对值成为所述第一电压电平以上；在所述电阻变化型元件处于高电阻状态、即所述电脉冲施加装置输出第二电脉冲时，所述节点电位其绝对值成为所述第二电压电平以上；在所述电阻变化型元件处于低电阻状态、即所述电脉冲施加装置输出第一电脉冲时，所述电阻变化型元件变化到所述高电阻状态后，即使由所述电脉冲施加装置输出所述第一电脉冲，所述节点电位其绝对值也不会达到所述第二电压电平以上；在所述电阻变化型元件处于高电阻状态、即所述电脉冲施加装置输出第二电脉冲时，所述电阻变化型元件变化到所述低电阻状态后，即使由所述电脉冲施加装置输出所述第二电脉冲，所述节点电位其绝对值也不会达到所述第一电压电平以上，按照上述方式，所述串联电阻设定器构成为可设定所述串联电流路径的电阻值，所述并联电阻设定器构成为可设定所述并联电流路径的电阻值。

在这种构成中，能够提供一种在数据写入时不需要一概删除、即提高了处理速度的非易失性存储装置。通过使用以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件，且通过简洁的构成，能够可靠地防止数据写入时的误动作、和元件的损坏。

在上述非易失性存储装置中，也可以构成为：所述存储单元阵列的所述第一电压电平的偏差分布和所述第二电压电平的偏差分布重合，还具备电阻变化检测装置和控制装置，电阻变化检测装置检测由所述选择装置选择的电阻变化型元件从低电阻状态变化到高电阻状态的情况，所述控制装置构成为：按照所述节点电位从所述存储单元阵列的所述第一电压电平的偏差分布的下限逐渐上升的方式，通过所述串联电阻设定器，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而变化，且在由电阻变化检测装置监视所述电阻变化型元件的电阻状态、检测所述电阻变化型元件高电阻化的情况的时刻，停止向所述电阻变化型元件的电脉冲输入，或将所述串联电流路径的电阻值的变化停止。

在这种构成中，即使是存储单元阵列的高电阻化电压的偏差分布和低电阻化电压的偏差分布重合的情况，也可以防止处于低电阻状态的电阻变化型元件变化到高电阻状态后、再次返回到低电阻状态之类的误动作。因而进一步提高非易失性存储装置的动作可靠性。

另外，本发明的向非易失性存储装置写入的数据写入方法为：非易失性存储装置包括：存储单元阵列，其具有基于电阻的变化存储信息的多个电阻变化型元件；电脉冲施加装置，其具备第一输出端子和第二输出端子，向所述第一输出端子和第二输出端子之间输出电脉冲；选择装置，其连接于所述第一输出端子，从所述存储单元阵列中选择所希望的电阻变化型元件，将其电阻变化型元件与所述第一输出端子连接，其中，在以将所述第一输出端子和所述选择装置连接的电流路径上的某点为基准节点、以将所述第一输出端子和所述基准节点电连接的电流路径为串联电流路径时，所述电阻变化型元件各自具有如下特性：在处于低电阻状态时，在以所述第二输出端子为基准的所述基准节点的电位即节点电位其绝对值超过对应于其电阻变化型元件而确定的第一电压电平的情况下，各元件变化到电阻值比所述低电阻状态高的高电阻状态，且在处于所述高电阻状态时，所述节点电位与所述第一电压电平极性相同，且在其绝对值超过绝对值更大的对应于其电阻变化型元件而确定的第二电压电平的情况下，从所述高电阻状态变化到所述低电阻状态，在使所述电阻变化型元件从低电阻状态变化到高电阻状态时、和使所述电阻变化型元件从高电阻状态变化到低电阻状态时的至少一方，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化。

在这种构成中，非易失性存储装置具有存储单元阵列，该存储单元阵列具备多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件，在这种非易失性存储装置中，根据制造过程中产生的电阻变化型元件自身的偏差、和因电阻变化型元件的存储单元阵列上的位置的差异而产生的特性的差异，可以对各个电阻变化型元件施加最适当的电压的电脉冲。因而，可以提高该非易失性存储装置的动作的可靠性、和实现设备的长寿命化。

本发明的上述目的、其它目的、特征、和优点在参照附图下，由下面的最佳实施方式的详细说明来表明。

本发明具有如上所述的构成，实现如下所述的效果。即，非易失性存储装置具有存储单元阵列，该存储单元阵列具备多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件，在这种非易失性存储装置中，能够提高动作和可靠性、和实现器件的长寿命化。

附图说明

图1是表示非易失性存储装置之一例的配线图；

图2是示意地表示在第一构成中从低电阻状态向高电阻状态变化时的电脉冲电压和流过电阻变化型元件22的电流和节点电位的变化的曲线图；

图3是示意地表示在第一构成中从高电阻状态向低电阻状态变化时的电脉冲电压和流过电阻变化型元件22的电流和节点电位的变化的曲线图；

图4是表示第二构成的非易失性存储装置之一例的方框图；

图5是表示本发明第一实施方式的非易失性存储装置之一例的方框图；

图6是表示存储单元阵列的各电阻变化型元件的高电阻化电压和低电阻化电压的分布的概念图；

图7是表示本发明第一实施方式的串联电阻切换电路的电路构成的概念图；

图8是表示以表1所示的各SW模式施加有电脉冲时的节点电位的曲线图；

图9是表示以表1所示的各SW模式施加有电脉冲时的电阻变化型元件的流动的电流(元件电流)的曲线图；

图10是表示偏差较大时的、存储单元阵列的各电阻变化型元件的高电阻化电压和低电阻化电压的分布的概念图；

图11是表示本发明第二实施方式的非易失性存储装置之一例的方框图；

图12是表示在专利文献1的存储单元中进行写入动作时的电压脉冲的施加状态的图；

图13是表示在专利文献1的存储单元中进行删除动作时的电压脉冲的施加状态的图；

图14是表示在专利文献1的存储单元中进行读出动作时的电压脉冲的施加状态的图；

图15是表示非专利文献1的ReRAM元件的电压-电流特性的图；

符号说明

1     电阻变化型元件

2     选择晶体管

3     源极线端子

4     字线端子

5     位线端子

6     源极线

7     字线

8     位线

9     存储单元

10    串联电阻切换电路

11    低电阻侧串联选择开关

12    低电阻侧串联电阻

13    高电阻侧串联选择开关

14    高电阻侧串联电阻

15    串联电阻切换电路

16    低电阻侧串联晶体管

17    高电阻侧串联晶体管

20    存储单元

21    选择晶体管

22    电阻变化型元件

30    并联电阻切换电路

31    低电阻侧并联电阻

32    低电阻侧并联选择开关

33    高电阻侧并联电阻

34    高电阻侧并联选择开关

35    并联电阻切换电路

36    低电阻侧并联晶体管

37    高电阻侧并联晶体管

40    存储器侧电阻

50    写入脉冲驱动电路

51    第一输出端子

52    第二输出端子

60    写入脉冲生成电路

62    写入数据译码器

64    主机接口电路

66    行译码器

68    字线驱动器

69    字线

70    存储单元阵列

71    位线

72    读出比较判定电路

73    源极线

74    开关控制器

75    多路开关电路

76    元件电流检测电阻

77    放大电路

78    比较器

79    元件状态检测电路

80    控制装置

81     第一端子

82     第二节点

83     第三节点

84     第四节点

85     第五节点

86     第六端子

87     第七端子

88     第八端子

91     第一端子

92     第二节点

93     第三节点

94     第四节点

95     第五节点

96     第六端子

97     第七端子

98     第八端子

99     第九端子

100    非易失性存储装置

200    非易失性存储装置

300    非易失性存储装置

310    串联电阻切换电路

311    通信总线

312    Rsh用梯形电阻组件

313    Rsl用梯形电阻组件

400    非易失性存储装置

具体实施方式

下面，参照附图对本发明的原理和实施方式进行说明。

(本发明的原理)

[第一构成]

图1是表示非易失性存储装置之一例的配线图。下面，参照图1对成为本发明的非易失性存储装置的基础的原理进行说明。

如图1所示，非易失性存储装置100作为主要构成要素包括：串联电阻切换电路10(串联电阻设定器)、存储单元20、并联电阻切换电路30(并联电阻设定器)和写入脉冲驱动电路50(电脉冲施加装置)。

串联电阻切换电路10包括：低电阻侧电路，其具备低电阻侧串联选择开关11和低电阻侧串联电阻12；高电阻侧电路，其具备高电阻侧串联选择开关13和高电阻侧串联电阻14。两个电路相互并联地连接(连接是指电连接，以下相同)于第二节点92和第三节点93。第二节点92连接于第一端子91。第三节点93连接于第四节点94(基准节点)。低电阻侧串联选择开关11和高电阻侧串联选择开关13分别构成为通过控制装置(未图示)可选择地ON/OFF(导通/断开)。在低电阻侧串联选择开关11为ON(导通)时，使高电阻侧串联选择开关13成为OFF(断开)。在高电阻侧串联选择开关13为ON时，使低电阻侧串联选择开关11成为OFF。另外，第二节点92和第三节点93终究只不过是例示地作为节点来表示。也可以从第一端子91和第四节点94直接分支成两个电路(低电阻侧和高电阻侧)。

存储单元20包括选择晶体管21和电阻变化型元件22。选择晶体管21的一主端子(源极或漏极)连接于第四节点94，另一主端子连接于电阻变化型元件22的一端(第一端)，栅极连接于第六端子96。电阻变化型元件22的另一端(第二端)经由存储侧电阻40连接于第九端子99。第九端子99接地(将接地点的电位设定为0V，以下相同)。选择晶体管21通过控制装置(未图示)的控制进行ON/OFF(导通/断开)。在图中，为方便说明，只记述有一个存储单元20，但也可以构成具备多个存储单元20的存储单元阵列。作为利用选择晶体管21从存储单元阵列中选择特定的存储单元20的方法，可以使用众所周知的技术。

并联电阻切换电路30包括：低电阻侧电路，其具备低电阻侧并联电阻31和低电阻侧并联选择开关32；高电阻侧电路，其具备高电阻侧并联电阻33和高电阻侧并联选择开关34。两个电路相互并联地连接于第五节点95。在两个电路的另一端分别具有第七端子97和第八端子98且都接地。低电阻侧并联选择开关32和高电阻侧并联选择开关34分别构成为通过控制装置(未图示)可选择地ON/OFF(导通/断开)。在低电阻侧并联选择开关32为ON时，使高电阻侧并联选择开关34成为OFF。在高电阻侧并联选择开关34为ON时，使低电阻侧并联选择开关32成为OFF。另外，第五节点95终究只不过是例示地作为节点来表示。也可以从第四节点94直接分支成两个电路(低电阻侧和高电阻侧)。

写入脉冲驱动电路50包括第一输出端子51和第二输出端子52。写入脉冲驱动电路50通过控制装置(未图示)的控制，向第一输出端子51和第二输出端子52之间施加规定的电压和时间宽度的电脉冲。第一输出端子51连接于第一端子91，第二输出端子52接地。

选择晶体管21由例如MOS-FET等晶体管构成。当经由第六端子96向选择晶体管21的栅极施加导通电压时，两个主端子间的电阻(正确应为阻抗)减小，选择晶体管21成为导通状态。

电阻变化型元件22为ReRAM元件。ReRAM元件具有如下特征：电阻值(第一端和第二端之间的电阻)通过电应力的施加而变化，电应力解除后，也能保持变化后的电阻值。ReRAM元件利用这种性质进行数据的非易失性存储。ReRAM元件通过将例如：CoFe₂O₄、Co_xMn_3-xO₄、(CO_{1- x}Zn_x)Fe₂O₄、(Ni_1-xZn_x)Fe₂O₄、NiCr₂O₄、Cu_0.15Ni_0.85Cr₂O₄、Mn₃O₄、ZnMn₂O₄、ZnV₂O₄、Fe₃O₄、AlV₂O₄、Zn Cr₂O₄、Zn Fe₂O₄、ZnGa₂O₄等具有尖晶石(spinel)结构的氧化物的薄膜材料、具有钙钛矿结构的氧化物、使用Ni、Ti的氧化物的薄膜材料夹在规定的电极材料中间而构成。

电阻变化型元件22通过规定的电脉冲在低电阻状态和高电阻状态之间进行过渡。通过各电阻状态和数据相互对应，来存储数据。将高电阻状态与“0”相互对应，将低电阻状态与“1”相互对应。电阻变化型元件22的特征之一在于如下这一点：用同一极性的电脉冲，进行写入(“1”的写入)和删除(“0”的写入)。在施加正向电脉冲的情况下，处于低电阻状态的电阻变化型元件22当向两端施加绝对值与规定值(第一值)相等或比其大的正向电压时，从低电阻状态变化到高电阻状态(进行高电阻化)。另外，处于高电阻状态的电阻变化型元件22当向两端施加绝对值与比第一值大的另一值(第二值)相等或比其大的正向电压时，从高电阻状态变化到低电阻状态(进行低电阻化)。在施加负向电脉冲的情况下，处于低电阻状态的电阻变化型元件22当向两端施加绝对值与规定值(第三值)相等或比其大的负向电压时，从低电阻状态变化到高电阻状态。另外，处于高电阻状态的电阻变化型元件22当向两端施加绝对值与比第一值大的另一值(第四值)相等或比其大的负向电压时，从高电阻状态变化到低电阻状态。另外，第一值和第三值作为绝对值也可以相等，第二值和第四值作为绝对值也可以相等。

低电阻侧串联选择开关11、高电阻侧串联选择开关13、低电阻侧并联选择开关32、高电阻侧并联选择开关34为了便于说明在附图上记述成开关，但也可以由MOS-FET等晶体管构成。

低电阻侧串联电阻12、高电阻侧串联电阻14、低电阻侧并联电阻31、高电阻侧并联电阻33、存储器侧电阻40为了便于说明在附图上记述成固定电阻元件。该固定电阻元件是为综合表示包含开关类(包含晶体管的正向导通电阻)、配线等各电流路径上的电阻值而设的方便记述的元件，并且也包含电容性的阻抗元件，当然，不用说作为与驱动的电脉冲的频带对应的总阻抗的实效值考虑。作为各电阻，也可以实际上未必装设有固定电阻元件，也可以用配线电阻、开关的正向导通电阻、配线容量等设定所期望的阻抗(以下相同)。

下面，对非易失性存储装置100的一个特征、即各电流路径的电阻值和电压的关系进行说明。

如果认为从第一端子91到接地点(第二输出端子52)的电流路径是一个电流路径，则将第一端子91和第四节点94(基准节点)连结的电流路径与存储单元20处于串联的连接关系。因此，称该电流路径为串联电流路径。设在低电阻侧串联选择开关11为ON且高电阻侧串联选择开关13为OFF的状态下、穿过低电阻侧串联电阻12的串联电流路径(在图中，将91、92、11、12、93、94依次连结的电流路径)的电阻值为Rsl。设在高电阻侧串联选择开关13为ON且低电阻侧串联选择开关11为OFF的状态下、穿过高电阻侧串联电阻14的串联电流路径(在图中，将91、92、13、14、93、94依次连结的电流路径)的电阻值为Rsh。Rsl中除包含低电阻侧串联电阻12自身的电阻以外，还包含配线电阻、低电阻侧串联选择开关11的正向导通电阻等。另外，Rsh中除包含高电阻侧串联电阻14自身的电阻以外，还包含配线电阻、高电阻侧串联选择开关13的正向导通电阻等。另外，第一输出端子51和第一端子91之间的电阻可以忽略不计。

称将选择晶体管21处于ON状态时的第四节点94(基准节点)和第九端子99(和第二输出端子52)连结的电流路径(在图中，将94、21、22、40、99、52依次连结的电流路径)为电阻变化电流路径。设电阻变化型元件22处于低电阻状态时的电阻变化电流路径的电阻值为Rrl、处于高电阻状态时的电阻变化电流路径的电阻值为Rrh。Rrl和Rrh中除包含电阻变化型元件22自身的电阻以外，还包含选择晶体管21的正向导通电阻、存储器侧电阻40的电阻等。

如果认为从第一端子91到接地点(97、98、99、52)的电流路径是一个电流路径，则将第四节点94(基准节点)和接地点(第七端子97或第八端子98)连结的电流路径与存储单元20处于并联的位置关系。因此，称该电流路径为并联电流路径。设在低电阻侧并联选择开关32为ON且高电阻侧并联选择开关34为OFF的状态下、穿过低电阻侧并联电阻31的并联电流路径(在图中，将94、95、31、32、97、52依次连结的电流路径)的电阻值为Rpl。设在高电阻侧并联选择开关34为ON且低电阻侧并联选择开关32为OFF的状态下、穿过高电阻侧串联电阻33的串联电流路径(在图中，将94、95、33、34、98、52依次连结的电流路径)的电阻值为Rph。Rpl中除包含低电阻侧并联电阻31自身的电阻以外，还包含配线电阻、低电阻侧并联选择开关32的正向导通电阻等。另外，Rph中除包含高电阻侧并联电阻33自身的电阻以外，还包含配线电阻、高电阻侧并联选择开关34的正向导通电阻等。

另外，由于第二输出端子52、第七端子97、第八端子98、第九端子99都接地，因此可以认为四个端子相互连接着。即，电阻变化电流路径为经由电阻变化型元件22将第四节点94第二输出端子52连接的电流路径，并联电流路径可以说是将第四节点94和第二输出端子52之间与电阻变化电流路径并联连接的电流路径。

电阻变化型元件22虽然具体的电流值和电压可以不同，但具有与图15所示的电流-电压特性相同的电流-电压特性。以下，称第四节点94(基准节点)的电位(接地电位和基准节点之间的电位差)为节点电位。设为使电阻变化型元件22从低电阻状态变化到高电阻状态所需要的节点电位的绝对值为Vlh(第一电压电平)。设为使电阻变化型元件22从高电阻状态变化到低电阻状态所需要的节点电位的绝对值为Vhl(第二电压电平)。该两个节点电位为同一极性(符号相同)。第二电压电平比第一电压电平大(Vhl＞Vlh)。另外，各电位以接地点为基准(以下同样)。

设写入脉冲驱动电路50为使电阻变化型元件22从低电阻状态变化到高电阻状态而施加的电脉冲(第一电脉冲)的电压的绝对值为V1。为了可靠地发生向高电阻状态的变化，施加有第一电脉冲时的节点电位的绝对值需要成为Vlh以上。当在这种条件下对基准节点的电位的绝对值和各电阻值应满足的条件进行运算时，导出下式(1)。另外，Vlh未必与施加于电阻变化型元件22自身(电阻变化型元件22的两端)的电压(绝对值)的阈值相等。即，由于该电压是电阻变化型元件22高电阻化的两端电压中包含配线电阻和晶体管的正向导通电阻等引起的电压下降量的电压，因此，即使节点电位的绝对值为Vlh，施加于电阻变化型元件22的电压的绝对值有时也比Vlh小。

(式1)

$\frac{V1\×\mathrm{Rpl}-\mathrm{Vlh}\×\mathrm{Rpl}}{\mathrm{Vlh}+\frac{\mathrm{Vlh}\×\mathrm{Rpl}}{\mathrm{Rrl}}}\≥\mathrm{Rsl}...\left(1\right)$

由于多个电阻变化型元件22设置在存储单元阵列上，因此会导致电阻变化特性上产生偏差。与此相对，在施加有规定幅度的电脉冲的情况下，在更高速动作的元件中，也存在在上述幅度中前半段充分进行电阻变化的元件。在这种情况下，元件变化到高电阻状态后，仍由写入脉冲驱动电路50施加绝对值为V1的电压。为了防止电阻变化型元件22返回到低电阻状态或被损坏，在元件过渡到高电阻状态后，需要迅速将节点电位的绝对值设定为不足Vhl。当在这种条件下对基准节点的电位的绝对值和各电阻值应满足的条件进行运算时，导出下式(2)。

(式2)

$\frac{V1\×\mathrm{Rpl}-\mathrm{Vhl}\×\mathrm{Rpl}}{\mathrm{Vhl}+\frac{\mathrm{Vhl}\×\mathrm{Rpl}}{\mathrm{Rrh}}}\≥\mathrm{Rsl}...\left(2\right)$

当满足式(2)时，即使电阻变化型元件22的电阻值上升，也能够使电流排流到并联电流路径，因此能够防止节点电位的绝对值急剧增大。

设写入脉冲驱动电路50为使电阻变化型元件22从高电阻状态变化到低电阻状态而施加的电脉冲(第二电脉冲)的电压的绝对值为V2。为了可靠地发生向低电阻状态的变化，施加有第二电脉冲时的节点电位的绝对值需要成为Vhl以上。当在这种条件下对基准节点的电位的绝对值和各电阻值应满足的条件进行运算时，导出下式(3)。另外，Vhl未必与施加于电阻变化型元件22自身(电阻变化型元件22的两端)的电压(绝对值)的阈值相等。即，由于该电压是电阻变化型元件22低电阻化的两端电压中包含配线电阻、晶体管的正向导通电阻等引起的电压下降量的电压，因此，即使节点电位的绝对值为Vhl，施加于电阻变化型元件22的电压的绝对值有时也比Vhl小。

(式3)

$\frac{V2\×\mathrm{Rph}-\mathrm{Vhl}\×\mathrm{Rph}}{\mathrm{Vhl}+\frac{\mathrm{Vhl}\×\mathrm{Rph}}{\mathrm{Rrh}}}\≥\mathrm{Rsh}...\left(3\right)$

另外，根据与上述同样的理由，通过元件的电阻变化特性偏差，在高速动作的电阻变化型元件22中，元件变化到低电阻状态后，仍由写入脉冲驱动电路50施加绝对值为V2的电压。为了防止电阻变化型元件22返回到高电阻状态或被损坏，在元件过渡到低电阻状态后，需要迅速将节点电位的绝对值设定为不足Vlh。当在这种条件下对基准节点的电位的绝对值和各电阻值应满足的条件进行运算时，导出下式(4)。

(式4)

$\frac{V2\&times;\mathrm{Rph}-\mathrm{Vlh}\&times;\mathrm{Rph}}{\mathrm{Vlh}+\frac{\mathrm{Vlh}\&times;\mathrm{Rph}}{\mathrm{Rrl}}}<\mathrm{Rsh}...\left(4\right)$

当满足式(4)时，即使电阻变化型元件22的电阻值下降，也由于在串联电流路径上产生充分的电位下降，因此能够防止流过电阻变化型元件22的电流急剧上升(或者，节点电位的绝对值相对于电阻变化电流路径的电阻值而相对地急剧增大)。

在非易失性存储装置100中，按照全满足以上条件的方式，设定Rsl、Rsh、Rpl、Rph、Rrl、Rrh、Vlh、Vhl、V1、V2。根据这种构成，在向使用同一极性的电脉冲的电阻变化型元件的数据写入中，在电阻状态变化后，能够将施加于电阻变化型元件的电压的绝对值调节到适当的范围内。即，利用根据各电流路径的电阻值运算的分压关系，可以进行具体的电路设计。因而能够可靠地防止电阻状态变化后的再变化(导致返回到原来的电阻状态)、电阻变化型元件的损坏。

通过使用所希望的固定电阻元件、或在开关使用晶体管时调节晶体管的正向导通电阻、或调整电阻变化型元件22、配线的材料、厚度等，可以容易地进行各电流路径的电阻值、电位的调节。

另外，式(2)的Vhl和式(4)的Vlh为用于防止电阻变化型元件22损坏、电阻状态再变化的条件，未必需要与Vhl、Vlh一致。也可以使其具有某程度的余量且设定为绝对值更小的电压。也可以设定为例如Vhmax＜Vhl，并基于由式(2)导出的下式(5)设计电路。

(式5)

$\frac{V1\&times;\mathrm{Rpl}-\mathrm{Vh}\max \&times;\mathrm{Rpl}}{\mathrm{Vh}\max +\frac{\mathrm{Vh}\max \&times;\mathrm{Rpl}}{\mathrm{Rrh}}}<\mathrm{Rsl}...\left(5\right)$

也可以设定为例如Vlmax＜Vlh，并基于由式(4)导出的下式(6)设计电路。

(式6)

$\frac{V2\&times;\mathrm{Rph}-\mathrm{Vl}\max \&times;\mathrm{Rph}}{\mathrm{Vl}\max +\frac{\mathrm{Vl}\max \&times;\mathrm{Rph}}{\mathrm{Rrl}}}<\mathrm{Rsh}...\left(6\right)$

在这种构成中，可以将施加于电阻状态变化后的电阻变化型元件的电位的绝对值抑制到足够小，能够更可靠地防止电阻变化型元件损坏和电阻状态再变化。

下面，例示具体的数值对非易失性存储装置100的动作进行说明。其中，各个数值终究只是一种例示，可以取其它的值是不言而喻的。另外，在本例中，为了使说明言简意赅，省略电容性的阻抗。

对Rrl设定为5kΩ、Rrh设定为50kΩ、电阻变化电流路径的电阻值变化一个数量级的情况进行探讨。Vlh设定为2.0V，Vhl设定为3.5V。在这种构成中，为了使处于低电阻状态的电阻变化型元件22变化到高电阻状态，需要流过2.0[V]÷5[kΩ]＝400[μA]的电流。为了使处于高电阻状态的电阻变化型元件22变化到低电阻状态，需要流过3.5[V]÷50[kΩ]＝70[μA]的电流。

控制装置当从上游系统接收应将数据写入的存储单元20的地址和写入数据时，通过列译码器(column decoder)(未图示)和行译码器(rowdecoder)(未图示)等，选择特定的存储单元20。所选择的存储单元20的选择晶体管21被设定为导通状态。另外，控制装置进行开关类的控制。在写入数据为“0”的情况下，为了使电阻变化型元件22变化到高电阻状态，需使低电阻侧串联选择开关11和低电阻侧并联选择开关32成为ON，且使高电阻侧串联选择开关13和高电阻侧并联选择开关34成为OFF。另一方面，在写入数据为“1”的情况下，为了使电阻变化型元件22变化到低电阻状态，需使高电阻侧串联选择开关13和高电阻侧并联选择开关34成为ON，且使低电阻侧串联选择开关11和低电阻侧并联选择开关32成为OFF。当开关的控制结束后，控制装置控制写入脉冲驱动电路50，将写入脉冲输出到第一输出端子51和第二输出端子52之间。

首先，对使其从低电阻状态向高电阻状态变化的情况进行探讨。在使其向高电阻状态变化的情况下，在变化后，电阻值上升，因此电压的绝对值易增大。假想这样的情形，在此为使其具有余量而使用式(5)。V1设定为5V，Rpl作为半导体制造工艺上可实现的值而设定为2kΩ。Vlmax设定为比Vlh小1V。当将各个值代入式(1)和式(5)时，导出以下条件。

1923[Ω]＜Rsl ≤2143[Ω]

例如，Rsl设定为2100[Ω]，以使Vlh接近2.0V。根据以上条件，在电阻变化型元件22处于低电阻状态时，当由写入脉冲驱动电路50向第一端子91施加绝对值为5V的电脉冲时，节点电位的绝对值成为2.0V，向高电阻状态进行变化。在电阻变化型元件22变化成高电阻状态之后，节点电位的绝对值成为2.4V，使Vhl(3.5V)充分下降。因而不会发生向低电阻状态的再变化。

图2是示意地表示在第一构成中从低电阻状态向高电阻状态变化时的电脉冲电压和流过电阻变化型元件22的电流和节点电位的变化的曲线图。横轴为时间，时间单位因电阻变化型元件22的响应速度不同而采用不同的单位。因此，将时间标准化，并用台阶数(step)来表示。例如，一个台阶有时为100ns，有时为10μs。如图所示，在电阻变化型元件22处于低电阻状态时，当通过写入脉冲驱动电路50输出绝对值为5V的电脉冲时，电阻变化型元件22向高电阻状态变化。在电阻状态变化后，节点电位的绝对值不随着Vhl上升而增大，不会发生向低电阻状态的再变化。

接着，对从高电阻状态向低电阻状态变化的情况进行探讨。V2设定为5V，Rph作为半导体制造工艺上可实现的值而设定为30kΩ。当将各个值代入式(3)和式(4)时，导出以下条件。

6429[Ω]＜Rsl ≤8036[Ω]

例如，Rsh设定为8000[Ω]，以使Vhl接近3.5V。根据以上条件，在电阻变化型元件22处于高电阻状态时，当由写入脉冲驱动电路50向第一端子91施加绝对值为5V的电脉冲时，节点电位的绝对值成为3.5V，向低电阻状态进行变化。在电阻变化型元件22变化成高电阻状态之后，节点电位的绝对值成为1.7V，使Vlh(2.0V)充分下降。因而不会发生向高电阻状态的再变化。

图3是示意地表示在第一构成中从高电阻状态向低电阻状态变化时的电脉冲电压和流过电阻变化型元件22的电流和节点电位的变化的曲线图。关于横轴，与图2相同，用台阶数来表示。如图所示，在电阻变化型元件22处于高电阻状态时，当通过写入脉冲驱动电路50输出绝对值为5V的电脉冲时，电阻变化型元件22向低电阻状态变化。在电阻状态变化后，节点电位的绝对值不随着Vlh上升而增大，不会发生向高电阻状态的再变化。

另外，如图2所示，在变化成高电阻状态后，即使通过写入脉冲驱动电路50再次施加绝对值为5V的电脉冲，节点电位的绝对值也不随着Vhl上升而增大，不会发生向低电阻状态的再变化。或者，如图3所示，在变化成低电阻状态后，即使通过写入脉冲驱动电路50再次施加绝对值为5V的电脉冲，节点电位的绝对值也不随着Vlh上升而增大，不会发生向高电阻状态的再变化。该结果表示非易失性存储装置100无需特别配置就能够书写。即，在现有非易失性存储装置中，需要如下动作：在写入前，读出所存储的数据，与将要写入的值进行比较，不对无需使电阻状态变化的存储单元施加电脉冲。由于不需要事前读出，因此处理速度加快。由于也不需要如现有那样在数据写入时一次复位到低电阻状态(一概删除)，因此不会对元件赋予必要以上的应力。因而能够提供一种可靠性高的非易失性存储装置。

通过以上的构成和动作，非易失性存储装置100在数据写入时不需要一概删除，能够提供一种加快了处理速度的非易失性存储装置。另外，非易失性存储装置100使用以同一极性的电脉冲在多个电阻状态之间过渡的电阻变化型元件，且通过简洁的构成，能够可靠地防止写入时的误动作和元件的损坏。

另外，上述数值终究是一个例子，使用的公式和具体数值可以任意选择或设定。电阻状态和数据(进行存储的值)的对应关系是任意的，也可以为高电阻状态与“1”对应、低电阻状态与“0”对应。或者，也可以设定三个以上的电阻状态，作为多值存储器发挥功能。

作为非易失性存储装置的特性，只要是能够通过同一极性的电脉冲实现向低电阻状态和高电阻状态的写入即可。实际写入所使用的电脉冲的极性也可以因向低电阻状态的变化和向高电阻状态的变化而不同。

V1和V2未必需要相等，也可以为不同的值。但是，从简化装置构成和动作控制这一点出发，优选V1和V2相等。

[第二构成]

第一构成为：串联电流路径和并联电流路径由通常的固定电阻元件和开关构成，还通过写入脉冲驱动电路50进行脉冲的施加。与此相对，第二构成通过串联电流路径和并联电流路径的电阻和开关发挥晶体管自身的导通电阻和转换功能来实现，通过该晶体管的ON/OFF，进行电脉冲的发生和输入。

图4是表示第二构成的非易失性存储装置之一例的方框图。下面，参照图4对成为本发明的非易失性存储装置的基础的原理进行说明。

如图4所示，非易失性存储装置200包括：串联电阻切换电路15(串联电阻设定器)、存储单元20、并联电阻切换电路35(并联电阻设定器)、写入脉冲生成电路60(电脉冲施加装置)、写入数据译码器62、主机接口电路64。

串联电阻切换电路15包括低电阻侧串联晶体管16和高电阻侧串联晶体管17。具备低电阻侧串联晶体管16的低电阻侧电路连接于第二节点82和第三节点83。另外，与该电路并联地具备高电阻侧串联晶体管17的高电阻侧电路连接于第二节点82和第四节点84。第二节点82连接于第一端子81。第三节点83和第四节点84相互连接。低电阻侧串联晶体管16和高电阻侧串联晶体管17分别连接于写入脉冲生成电路60，以使其通过写入脉冲生成电路60选择地ON/OFF。在低电阻侧串联晶体管16为ON时，使高电阻侧串联晶体管17成为OFF。在高电阻侧串联晶体管17为ON时，使低电阻侧串联晶体管16成为OFF。低电阻侧串联晶体管16和高电阻侧串联晶体管17在此都采用P型MOS-FET。另外，第二节点82终究只不过是例示地作为节点来表示。也可以从第一端子81直接分支成两个电路(低电阻侧和高电阻侧)。第三节点83和第四节点84也可以为一个节点。

存储单元20由于与第一构成的存储单元20同样，因此省略详细的说明。选择晶体管21的一主端子连接于第三节点83和第四节点84。另外，第七端子87与第一构成的第六端子96同样，第八端子88与第一构成的第九端子99同样。

并联电阻切换电路35包括低电阻侧并联晶体管36和高电阻侧并联晶体管37。具备低电阻侧并联晶体管36的低电阻侧电路连接于第三节点83和第五节点85。另外，与该电路并联地具备高电阻侧并联晶体管37的高电阻侧电路连接于第四节点84和第五节点85。第五节点85连接于第六端子86。第六端子86接地。低电阻侧并联晶体管36和高电阻侧并联晶体管37分别连接于写入脉冲生成电路60，以使其通过写入脉冲生成电路60选择地ON/OFF。在低电阻侧并联晶体管36为ON时，使高电阻侧并联晶体管37成为OFF。在高电阻侧并联晶体管37为ON时，使低电阻侧并联晶体管36成为OFF。低电阻侧并联晶体管36和高电阻侧并联晶体管37在此都采用N型MOS-FET。另外，第五节点85终究只不过是例示地作为节点来表示。也可以从第六端子86直接分支成两个电路(低电阻侧和高电阻侧)。

第一端子81连接于电源(未图示)，施加有规定的电压(例如，+5V)。电源具备两个端子，一端子连接于第一端子81，另一端子接地。即，电源的该另一端子连接于第六端子86和第八端子88。另外，电源的施加电压也可以适当变更。

写入脉冲生成电路60连接于低电阻侧并联晶体管16和高电阻侧并联晶体管17和低电阻侧并联晶体管36和高电阻侧并联晶体管37各自的栅极。写入脉冲生成电路60为如下的控制电路：基于所输入的写入数据，对施加于各晶体管栅极的电压进行控制，由此控制各晶体管的ON/OFF。

写入数据译码器62为根据所输入的信号对应将数据写入的存储单元20的地址和写入数据进行解码的译码器。地址输入到行译码器(未图示)和列译码器(未图示)。写入数据输入到写入脉冲生成电路60。

主机接口电路64为基于经由外部接口(未图示)从外部系统输入的输入输出数据和控制指令，将信号输入到写入数据译码器62的接口。

下面，对非易失性存储装置200的一个特征、即各电流路径的电阻值和电压的关系进行说明。另外，为了简化说明，第三节点83和第四节点84之间的电阻可以忽略不计，两节点设定为处于等电位的节点。第三节点83和第四节点84为基准节点。

如果认为从第一端子81到第八端子88的电流路径是一个电流路径，则将第一端子81和第三节点83(基准节点)或第四节点84(基准节点)连结的电流路径与存储单元20处于串联的位置关系。因此，称该电流路径为串联电流路径。设在低电阻侧串联晶体管16为ON的状态下、穿过低电阻侧串联晶体管16的串联电流路径(在图4中，将81、82、16、83依次连结的电流路径)的电阻值为Rsl。设在高电阻侧串联晶体管17为ON的状态下、穿过高电阻侧串联晶体管17的串联电流路径(在图4中，将81、82、17、84依次连结的电流路径)的电阻值为Rsh。Rsl中除包含低电阻侧串联晶体管16自身的导通电阻以外，还包含配线电阻等。另外，Rsh中除包含高电阻侧串联晶体管17自身的导通电阻以外，还包含配线电阻等。另外，Rsl和Rsh通过调节各晶体管的栅极宽度和栅极长度、和配线的粗细程度和材质等，可以容易地设定为所希望的值。

称将选择晶体管21处于ON状态时的第三节点83(基准节点)或第四节点84(基准节点)和第八端子88连结的电流路径(在图4中，将84、83、21、22、40、88依次连结的电流路径)为电阻变化电流路径。设电阻变化型元件22处于低电阻状态时的电阻值为Rrl、处于高电阻状态时的电阻值为Rrh。Rrl和Rrh中除包含电阻变化型元件22自身的电阻以外，还包含配线电阻、和选择晶体管21的导通电阻、存储器侧电阻40的电阻。

如果认为从第一端子81到接地点的电流路径为一个电流路径，则将第三节点83(基准节点)或第四节点84(基准节点)和接地点(第六端子96)连结的电流路径与存储单元20处于并联的位置关系。因此，称该电流路径为并联电流路径。设在低电阻侧并联晶体管36为ON的状态下、穿过低电阻侧并联晶体管36的并联电流路径(在图4中，将83、36、85、86依次连结的电流路径)的电阻值为Rpl。设在高电阻侧并联晶体管37为ON的状态下、穿过高电阻侧并联晶体管37的串联电流路径(在图4中，将84、37、85、86依次连结的电流路径)的电阻值为Rph。Rpl中除包含低电阻侧并联晶体管36自身的导通电阻以外，还包含配线电阻等。另外，Rph中除包含高电阻侧并联晶体管37自身的导通电阻以外，还包含配线电阻等。另外，Rpl和Rph通过调节各晶体管的栅极宽度和栅极长度、和配线的粗细程度和材质等，可以容易地设定为所希望的值。

另外，由于电源的一端子、和第六端子86、和第八端子88都接地，因此可以认为三个端子相互连接着。即，电阻变化电流路径可以说是经由电阻变化型元件22将基准节点和电源连接的电流路径。并联电流路径可以说是将基准节点和电源与电阻变化电流路径并联连接的电流路径。

电阻变化型元件22虽然具体的电流值和电压可以不同，但具有与图15所示的电流-电压特性相同的电流-电压特性。以下，称第三节83(基准节点)和第四节84(基准节点)的电位为节点电位。设为使电阻变化型元件22从低电阻状态变化到高电阻状态所需要的节点电位的绝对值为Vlh(第一电压电平)。设为使电阻变化型元件22从高电阻状态变化到低电阻状态所需要的节点电位的绝对值为Vhl(第二电压电平)。该两个节点电位为同一极性(符号相同)。第二电压电平比第一电压电平大(Vhl＞Vlh)。

在以上那种构成中，按照满足第一构成所述的式(1)～式(4)的方式，设定各电流路径的电阻值和电压。根据这种构成，在向使用同一极性的电脉冲的电阻变化型元件的数据写入中，在电阻状态变化后，能够将施加于电阻变化型元件的电压的绝对值调节到适当的范围内。因而能够防止电阻状态变化后的再变化(导致返回到原来的电阻状态)和元件的损坏。

或者，也可以按照满足式(5)～式(6)的方式进行设定。在这种构成中，可以将施加于电阻状态变化后的电阻变化型元件22的电位的绝对值抑制到更小，能够更可靠地防止电阻变化型元件的损坏和电阻状态变化后的再变化。

下面，对非易失性存储装置200的动作进行说明。

外部系统经由外部信道将输入输出数据和控制指令输入到主机接口电路64。主机接口电路64基于接收到的数据和指令将信号输入到写入数据译码器62。

写入数据译码器62对接收到的信号进行解码，确定(特定)应将数据写入的存储单元20的地址和写入数据。写入数据译码器62基于确定的地址，控制列译码器(未图示)和行译码器(未图示)，选择确定的存储单元20。此时，存储单元20的选择晶体管21设定为导通状态。

另外，写入数据译码器62将已解码的写入数据输入到写入脉冲生成电路60。写入脉冲生成电路60通过使低电阻侧串联晶体管16和高电阻侧串联晶体管17只ON(导通)规定时间，来向存储单元20和并联电阻切换电路35输入规定的电脉冲。另外，通过控制各晶体管的ON/OFF，来切换串联电阻切换电路15和并联电阻切换电路35的电阻。

写入脉冲生成电路60具体地进行如下动作。即，在写入数据为“0”的情况下，使电阻变化型元件22变化为高电阻状态。写入脉冲生成电路60在规定的时间宽度，将向第二节点82和栅极之间施加规定的电压振幅的那种晶体管16用高电阻化脉冲输入到低电阻侧串联晶体管16，以使串联晶体管16成为充分导通状态。另一方面，写入脉冲生成电路60在规定的时间宽度，将向第五节点85和栅极之间施加规定的电压振幅的那种晶体管36用高电阻化脉冲输入到低电阻侧并联晶体管36，以使并联晶体管16成为充分导通状态。同时，写入脉冲生成电路60将高电阻侧串联晶体管17和高电阻侧并联晶体管37设定为非导通状态的电位施加于栅极。通过如此动作，将从电源输入的电压(绝对值为V1)仅在该规定的时间宽度施加于第一端子81和第八端子88之间、和第一端子81和第六端子86之间。因而，如第一构成所述，电阻变化型元件22从低电阻状态变化为高电阻状态。在本来就是高电阻状态的情况下，原封不动地维持高电阻状态。

在写入数据为“1”的情况下，使电阻变化型元件22变化到高电阻状态。写入脉冲生成电路60在规定的时间宽度，将向第二节点82和栅极之间施加规定的电压振幅的那种晶体管17用高电阻化脉冲输入到高电阻侧串联晶体管17，以使串联晶体管17成为充分导通状态。另一方面，写入脉冲生成电路60在该规定的时间宽度，将向第五节点85和栅极之间施加规定的电压振幅的那种晶体管37用低电阻化脉冲输入到高电阻侧并联晶体管37，以使并联晶体管17成为充分导通状态。同时，写入脉冲生成电路60将低电阻侧串联晶体管16和低电阻侧并联晶体管36设定为非导通状态的电位施加于栅极。通过如此动作，将从电源输入的电压(绝对值为V2)仅在该规定的时间宽度施加于第一端子81和第八端子88之间、和第一端子81和第六端子86之间。因而，如第一构成所述，电阻变化型元件22从高电阻状态变化为低电阻状态。在本来就是低电阻状态的情况下，原封不动地维持低电阻状态。

第二构成的动作时的电压和电流的变化图形与第一构成相同，因此省略说明。关于第二构成的电阻值和电压等具体的数值，也可以与第一构成设定为同样的值，因此省略说明。

通过以上的构成和动作，第二构成的非易失性存储装置200也与第一构成实现同样的效果。

另外，在第二构成中，串联电流路径和并联电流路径的电阻值通过调节晶体管制栅极宽度和栅极长度，能够容易地设定为所希望的值。因而具有如下优点：利用使用半导体工艺的集成化技术，能够容易地调节各电流路径的电阻值。

[第一构成和第二构成中产生的课题和本发明的原理]

如上所述，对第一构成和第二构成中、原则上电阻变化型元件为一个的情况进行了说明。串联电阻切换电路10和并联电阻切换电路30分别对应于使该电阻变化型元件从低电阻状态变化到高电阻状态的情况、和从高电阻状态变化到低电阻状态的情况的两种情况而择一地选择两个电阻值。但是，在将多个电阻变化型元件排列为阵列状而构成存储单元阵列的情况下，在电阻变化型元件自身的特性上产生来源于制造过程等的偏差。另外，包含配线电阻和选择晶体管的寄生电阻许多时候也不能忽略不计。即使电脉冲施加电路输出的电脉冲的电压相同，实际施加于电阻变化型元件的电脉冲的电压有时也因存储单元阵列上的电阻变化型元件的位置不同而不同。根据这种原因，就电阻变化型元件的每个元件而言，在Vlh和Vhl上产生偏差。

在写入时的节点电位对全部电阻变化型元件而言都共同的情况下，即使是为使电阻值相对于某电阻变化型元件而变化具有足够的电压，也会产生不能使电阻值相对于其它的电阻变化型元件而变化的情况(写入不良)。也考虑按照Vlh和Vhl最高的电阻变化型元件，来确定电脉冲施加电路输出的电脉冲的电压这种方法。但是，在采用这种方法时，有时会对Vlh和Vhl大幅降低的电阻变化型元件施加过大的电压将元件损坏，或导致电阻值变化后电阻值再度复原。如果发生以下情况：即使施加电脉冲电阻值也不变化(写入不良)、或发生损坏的元件、或导致电阻值复原等，则作为非易失性存储装置的动作稳定性和可靠性会显著降低。通过设计电路的布局、或进行设置多个驱动电路并将阵列划分为小规模的区域从而减小一个驱动电路承担的控制区域之类的设计，这种问题也能够得到某程度改善。但是，使偏差成为零是不可能的。

本发明的目的在于，解决上述的课题，使非易失性存储装置的动作可靠性提高，实现器件的长寿命化。具体而言，例如，在第一构成和第二构成中，将电阻变化型元件设定为具有多个电阻变化型元件的存储单元阵列方面，在该存储单元阵列中使所选择的电阻变化型元件从低电阻状态变化到高电阻状态时、和从高电阻状态变化到低电阻状态时的至少一方，根据应写入的值，使串联电流路径的电阻值在规定的范围内变化。为了实现如此动作，串联电阻设定器可以按照使电阻值在规定的范围(Vhl和Vlh偏差的范围)内变化的方式来构成。

(第一实施方式)

[构成]

图5是表示本发明第一实施方式的非易失性存储装置之一例的方框图。下面，参照图5对本实施方式的非易失性存储装置300进行说明。另外，关于在与第一构成(图1)之间通用的构成元件和与第二构成(图5)之间通用的构成元件，附带同一符号和名称，并省略说明。

如图所示，非易失性存储装置300作为主要构成元件包括：存储单元阵列70、行译码器66、字线驱动器68(第二选择电路)、多路开关电路75(第一选择电路)、串联电阻切换电路310、并联电阻切换电路30、写入脉冲驱动电路50、读出比较判定电路72、开关控制器74、控制装置80和通信总线311。

存储单元阵列70具有多个存储单元20。在存储单元阵列70中，存储单元20排列为m行n列的矩阵状。属于各行的存储单元20具备的选择晶体管21的栅极分别连接于每一行都配设有一根的字线WL1、WL2、…、WLm。属于各列的存储单元20的选择晶体管21的一主端子分别连接于每一列都配设有一根的n根位线BL1、BL2、…、BLn。属于各列的存储单元20的选择晶体管21的另一主端子经由电阻变化型元件22连接于各列所配设的源极线SL1、SL2、…、SLn。源极线SL1、SL2、…、SLn接地。

字线WL1、WL2、…、WLm连接于字线驱动器68。字线驱动器68与行译码器66可通信地连接，基于行译码器66的控制，向特定的字线(选择字线)施加导通电压。当向选择字线施加导通电压时，连接于其字线的全部的晶体管都变成导通状态，可以向位于其行的各存储单元存取。行译码器66与控制装置80可通信地连接。行译码器66基于从控制装置80接收到的ROW信号，控制字线驱动器68。

位线BL1、BL2、…、BLn连接于多路开关电路75。多路开关电路75与开关控制器74(列译码器)可通信地连接。多路开关电路75具备多个开关Sb1w、Wb2w、…、Sbnw和开关Sb1r、Sb2r、…、Sbnr(例如，FET)，基于开关控制器74的控制，将特定的位线(选择位线)通过开关Sb1w、Wb2w、…、Sbnw而与第四节点94(基准节点)择一地连接，且通过开关Sb1r、Sb2r、…、Sbnr而与读出比较判定电路72择一地连接。读出比较判定电路72与控制装置80可通信地连接。在选择位线与第四节点94连接时，选择位线的电位与节点电位相等。与选择位线和选择字线双方对应的存储单元的电阻变化型元件成为选择电阻变化型元件。

第四节点94经由串联电阻切换电路310连接于写入脉冲驱动电路50，经由并联电阻切换电路30接地(第七端子97、第八端子98)。写入脉冲驱动电路50与控制装置80可通信地连接。

开关控制器74与串联电阻切换电路310、并联电阻切换电路30、多路开关电路75、控制装置80可通信地连接。开关控制器74基于从控制装置80接收到的信号，对串联电阻切换电路310、和并联电阻切换电路30、和多路开关电路75具备的各开关的ON/OFF进行控制。

读出比较判定电路72向所选择的存储单元施加规定的读出电压脉冲，检测此时流动的电流，读出存储于存储单元的数据，向控制装置80输出。

通信总线311为与外部进行通信的通信总线。经由通信总线311，进行通向非易失性存储装置300的电源供给、动作指令、写入数据和读出数据的输入输出。

控制装置80由例如微型电子计算机等构成。控制装置80经由通信总线311，从外部系统(未图示)接收控制指令、地址数据、写入数据，将从存储单元读出的数据输出到外部系统。另外，在写入和读出时，进行该地址数据的译码，控制多路开关电路75和行译码器66，从存储单元中选择特定的电阻变化型元件。

串联电阻切换电路310具备相互并联且相互独立且可连接地配设有第二节点92和第三节点93的多个电阻元件，基于开关控制器74的控制，将该电阻元件选择性地设定为导通，由此将串联电流路径的电阻值在规定的范围内变化为台阶状。关于串联电阻切换电路310的详细构成，以下进行详细说明。

[Vlh和Vhl的偏差和串联电流路径的电阻值]

如上所述，当由电阻变化型元件构成存储单元阵列时，通过制造时的偏差和存储单元阵列上的位置等，就电阻变化型元件各自而言，在Vlh(高电阻化电压)和Vhl(低电阻化电压)上产生偏差。

图6是表示存储单元阵列的各电阻变化型元件的高电阻化电压和低电阻化电压的分布的概念图。图中，实线表示高电阻化电压(Vlh)的分布，以2.0V为中心，从1.5V波动到2.5V。虚线表示低电阻化电压(Vhl)的分布，以3.5V为中心，从3.0V波动到4.0V。

在具有图6所示分布的存储单元阵列中，就全部的电阻变化型元件而言，为了可靠地使电阻值变化，对任一个电阻变化型元件都可以施加相当于分布的上限的电压。具体而言，可以采取控制串联电流路径的电阻值这种方法，以使其在高电阻化时，节点电位成为2.5V，在低高电阻化时，节点电位成为4.0V。但是，当过分地施加较高的电压时，赋予元件的应力过大，招致电阻变化型元件短寿命化。

作为其它方法，也考虑施加频数最多的电压和分布的中心附近的电压的方法，但是，在这种情况下，会发生即使施加电脉冲电阻值也不变化的元件，动作的可靠性下降。也可以不使用成为写入不良的元件，但在其情况下，存储容量下降。

为了解决以上问题，在本实施方式中，串联电阻切换电路310使串联电流路径的电阻值在规定的范围内变化为台阶状。图7是表示本发明第一实施方式的串联电阻切换电路的电路构成的概念图。如图7所示，串联电阻切换电路310具备Rsh用梯形(ladder)电阻组件312、和Rsl用梯形电阻组件313。

Rsh用梯形电阻组件312包括：第一电阻路径，其具有电阻值为Rsha的电阻元件R1a、和与之串联连接的开关SW1a；第二电阻路径，其具有电阻值为Rshb的电阻元件R1b、和与之串联连接的开关SW1b；第三电阻路径，其具有电阻值为Rshc的电阻元件R1c、和与之串联连接的开关SW1c；第四电阻路径，其具有电阻值为Rshd的电阻元件R1d、和与之串联连接的开关SW1d；第五电阻路径，其具有电阻值为Rshe的电阻元件R1e、和与之串联连接的开关SW1e。

Rsl用梯形电阻组件313包括：第六电阻路径，其具有电阻值为Rsla的电阻元件R2a、和与之串联连接的开关SW2a；第七电阻路径，其具有电阻值为Rslb的电阻元件R2b、和与之串联连接的开关SW2b；第八电阻路径，其具有电阻值为Rslc的电阻元件R2c、和与之串联连接的开关SW2c；第九电阻路径，其具有电阻值为Rsld的电阻元件R2d、和与之串联连接的开关SW2d；第十电阻路径，其具有电阻值为Rsle的电阻元件R2e、和与之串联连接的开关SW2e。

开关SW1a～SW1e、开关SW2a～SW2e的构成为：分别与开关控制器74可通信地连接，可分别独立地导通、断开。串联电阻切换电路310基于控制装置80和开关控制器74的控制，将设定为导通的开关SW1a～SW1e、开关SW2a～SW2e的组合进行切换，由此使串联电流路径的电阻值在规定的范围内随时间变化而变化，且实现第一构成所示的Rsh和Rsl。

另外，在上述的说明中，将串联电阻切换电路设定为由固定电阻元件和开关元件构成的电路，并进行了记述，但也可以使用例如FET导通电阻，以代替固定电阻元件。在这种情况下，固定电阻元件和开关元件由一个FET来实现。在这种情况下，FET作为兼作开关的电阻元件而发挥功能。FET的导通电阻相当于固定电阻元件的电阻值。FET的导通电阻通过调节栅极宽度和栅极长度等即可容易地调节，因此与半导体工艺的亲和性较高，实用性也较强。

在本实施方式中，Rsha～Rshe满足下式。

Rsha＝(Rshb/2)×α＝(Rshc/4)×α＝(Rshd/8)×α＝(Rshe/16)×α

在本实施方式中，Rsla～Rsle满足下式。

Rsla＝(Rslb/2)×β＝(Rslc/4)×β＝(Rsld/8)×β＝(Rsle/16)×β

下面，对具体的设计方法进行说明。设电阻变化型元件22处于高电阻状态时的电阻值Rrh(电阻变化电流路径的电阻值)的平均值为50kΩ，设电阻变化型元件22处于低电阻状态时的电阻值Rrl(电阻变化电流路径的电阻值)的平均值为5kΩ，对电阻变化电流路径的电阻值变化一个数量级的情况进行探讨。考虑到电阻变化型元件的偏差，设V1＝V2＝6V。

首先，对高电阻化的情况进行探讨。高电阻化后需要防止电阻变化型元件22低电阻化。当超过低电阻化电压Vhl的偏差的下限值(3.0V)后，就发生彻底低电阻化的电阻变化型元件，因此需要使节点电位低于3.0V。因此Vhmax＝3.0V。当设Rpl＝2000Ω时，由式(5)导出以下条件。

Rsl≥1923Ω

由于高电阻化电压Vlh的偏差的上限值为2.5V，因此由式(1)导出以下条件。

Rsl≤2000Ω

由于高电阻化电压Vlh的偏差的下限值为1.5V，因此由式(1)导出以下条件。

Rsl≤4286Ω

总而言之，通过将Rsl设定为1923Ω以上，可以将高电阻化后的节点电位控制到3.0V以下。通过将Rsl从4286Ω台阶地控制到2000Ω，能够将电阻变化型元件处于低电阻状态时的节点电位从1.5V扫描(sweep)到2.5V。2000Ω～4286Ω这种Rsl的范围都满足1923Ω以上这种条件，因此高电阻化后，节点电位可保持在3.0V以下。因而，能够防止高电阻化后的向低电阻状态的再变化，且能够防止横跨电阻值变化的前后而过高的电压施加于电阻变化型元件。

接着，对低电阻化的情况进行探讨。低电阻化后需要防止电阻变化型元件22高电阻化。当超过高电阻化电压Vlh的偏差的下限值(1.5V)后，就发生彻底高电阻化的电阻变化型元件，因此需要使节点电位低于1.5V。因此Vlmax＝1.5V。当设Rph＝65000Ω时，由式(6)导出以下条件。

Rsh≥13929Ω

由于低电阻化电压Vhl的偏差的上限值为4.0V，因此由式(3)导出以下条件。

Rsh≤14130Ω

由于低电阻化电压Vhl的偏差的下限值为3.0V，因此由式(3)导出以下条件。

Rsh≤28261Ω

总而言之，通过将Rsh设定为13929Ω以上，可以将高电阻化后的节点电位控制到1.5V以下。通过将Rsh从28261Ω台阶地控制到14130Ω，能够将电阻变化型元件处于低电阻状态时的节点电位从3.0V扫描到4.0V。14130Ω～28261Ω这种Rsh的范围都满足13929Ω以上这种条件，因此低电阻化后，节点电位可保持在1.5V以下。因而，能够防止低电阻化后的向高电阻状态的再变化，且能够防止横跨电阻值变化的前后而过高的电压施加于电阻变化型元件。

表1是表示本发明第一实施方式的串联电阻切换电路的切换模式表。

SW模式

R1a4300Ω

R1b6880Ω

R1c13760Ω

R1d27520Ω

R1e55040Ω

R2a28500Ω

R2b51300Ω

R2c102500Ω

R2d205200Ω

R2e410400Ω

合成电阻值(Ω)

1

ON

OFF

OFF

OFF

OFF

OFF

OFF

OFF

OFF

OFF

4300

2

ON

OFF

OFF

OFF

ON

OFF

OFF

OFF

OFF

OFF

3988

3

ON

OFF

OFF

ON

OFF

OFF

OFF

OFF

OFF

OFF

3718

4

ON

OFF

OFF

ON

ON

OFF

OFF

OFF

OFF

OFF

3484

5

ON

OFF

ON

OFF

OFF

OFF

OFF

OFF

OFF

OFF

3276

6

ON

OFF

ON

OFF

ON

OFF

OFF

OFF

OFF

OFF

3092

7

ON

OFF

ON

ON

OFF

OFF

OFF

OFF

OFF

OFF

2928

8

ON

OFF

ON

ON

ON

OFF

OFF

OFF

OFF

OFF

2780

9

ON

ON

OFF

OFF

OFF

OFF

OFF

OFF

OFF

OFF

2646

10

ON

ON

OFF

OFF

ON

OFF

OFF

OFF

OFF

OFF

2525

11

ON

ON

OFF

ON

OFF

OFF

OFF

OFF

OFF

OFF

2414

12

ON

ON

OFF

ON

ON

OFF

OFF

OFF

OFF

OFF

2313

13

ON

ON

ON

OFF

OFF

OFF

OFF

OFF

OFF

OFF

2219

14

ON

ON

ON

OFF

ON

OFF

OFF

OFF

OFF

OFF

2133

15

ON

ON

ON

ON

OFF

OFF

OFF

OFF

OFF

OFF

2054

16

ON

ON

ON

ON

ON

OFF

OFF

OFF

OFF

OFF

1980

17

OFF

OFF

OFF

OFF

OFF

ON

OFF

OFF

OFF

OFF

28500

18

OFF

OFF

OFF

OFF

OFF

ON

OFF

OFF

OFF

ON

26649

19

OFF

OFF

OFF

OFF

OFF

ON

OFF

OFF

ON

OFF

25024

20

OFF

OFF

OFF

OFF

OFF

ON

OFF

OFF

ON

ON

23586

21

OFF

OFF

OFF

OFF

OFF

ON

OFF

ON

OFF

OFF

22304

22

OFF

OFF

OFF

OFF

OFF

ON

OFF

ON

OFF

ON

21155

23

OFF

OFF

OFF

OFF

OFF

ON

OFF

ON

ON

OFF

20118

24

OFF

OFF

OFF

OFF

OFF

ON

OFF

ON

ON

ON

19178

25

OFF

OFF

OFF

OFF

OFF

ON

ON

OFF

OFF

OFF

18321

26

OFF

OFF

OFF

OFF

OFF

ON

ON

OFF

OFF

ON

17538

27

OFF

OFF

OFF

OFF

OFF

ON

ON

OFF

ON

OFF

16820

28

OFF

OFF

OFF

OFF

OFF

ON

ON

OFF

ON

ON

16157

29

OFF

OFF

OFF

OFF

OFF

ON

ON

ON

OFF

OFF

15545

30

OFF

OFF

OFF

OFF

OFF

ON

ON

ON

OFF

ON

14978

31

OFF

OFF

OFF

OFF

OFF

ON

ON

ON

ON

OFF

14451

32

OFF

OFF

OFF

OFF

OFF

ON

ON

ON

ON

ON

13959

如表1所示，R1a的电阻值(Rsha)设定为4300Ω，R1b的电阻值(Rshba)设定为6880Ω，R1c的电阻值(Rshc)设定为13760Ω，R1d的电阻值(Rshd)设定为27520Ω，R1e的电阻值(Rshe)设定为55040Ω，R2a的电阻值(Rsla)设定为28500Ω，R2b的电阻值(Rslb)设定为51300Ω，R2c的电阻值(Rslc)设定为102600Ω，R2d的电阻值(Rsld)设定为205200Ω，R2e的电阻值(Rsle)设定为410400Ω。α设定为1.25，β设定为约1.11。因易于计算，所以省略详细内容。通过设定为以上所示的电阻值，则SW模式1～32各模式的串联电流路径的合成电阻值如最右列所示。

另外，串联电阻切换电路310具备的电阻路径数和各电阻元件的具体电阻值不局限于上述那些。例如，Rsh用梯形电阻组件312和Rsl用梯形电阻组件313具备的电阻路径也可以分别只有两个。

图8是表示以表1所示的各SW模式施加有电脉冲时的节点电位的曲线图。图9是表示以表1所示的各SW模式施加有电脉冲时的电阻变化型元件的流动的电流(元件电流)的曲线图。图中，粗实线表示电阻变化型元件处于高电阻状态的情况，细实线表示电阻变化型元件处于低电阻状态的情况。SW模式1～16为高电阻化时的模式，SW模式17～32为低电阻化时的模式。

由图8可知，通过将SW模式从1依次切换到16，即通过使串联电流路径的合成电阻值随时间变化而变化(在此，为降低)，节点电位从高电阻化电压的偏差的下限(1.5V)台阶状地上升到上限(2.5V)。另外，在SW模式1～16的任一模式中，高电阻化后的节点电位都不会超过3.0V。由图9可知，在SW模式1～16的任一模式中，高电阻化后，穿过电阻变化型元件的电流也被限制为较小，给予电阻变化型元件的应力也会降低。在将电阻变化型元件高电阻化的情况下，将SW模式从1依次切换到16，使节点电位从较低的值依次扫描到较高的值。从较低的电压开始，逐渐将较高的电压施加到电阻变化型元件。通过如此动作，将会对各个电阻变化型元件以最适当的电压值进行高电阻化。高电阻化后，通过使电流排流到并联电流路径，可降低应力。

由图8可知，通过将SW模式从17依次切换到32，即通过使串联电流路径的合成电阻值随时间变化而变化(在此，为降低)，节点电位从低电阻化电压的偏差的下限(3.0V)台阶状地上升到上限(4.0V)。另外，在SW模式17～32的任一模式中，低电阻化后的节点电位都不会超过1.5V。由图9可知，在SW模式17～32的任一模式中，即使是低电阻化后，穿过电阻变化型元件的电流也被限制为较小，给予电阻变化型元件的应力也会降低。在将电阻变化型元件低电阻化的情况下，将SW模式从17依次切换到32，使节点电位从较低的值依次扫描到较高的值。从较低的电压开始，逐渐将较高的电压施加到电阻变化型元件。通过如此动作，将会对各个电阻变化型元件以最适当的电压值进行低电阻化。低电阻化后，也通过由串联电流路径使电位下降，来抑制电流，降低应力。

另外，在进行高电阻化和低电阻化的情况下，也可以在将电脉冲施加于电阻变化型元件的过程中进行SW模式的切换，也可以对一个电阻变化型元件施加多个规定脉冲幅度的电脉冲，在各脉冲的时间间隔进行SW模式的切换。也可以在将SW模式固定后直接对多个电阻变化型元件施加电脉冲，其后切换SW模式，并以新的SW模式，对相同的多个电阻变化型元件施加电脉冲。即，也可以将多个电阻变化型元件归拢在一起对SW模式进行切换。在使电阻变化型元件从低电阻状态变化为高电阻状态时、和使电阻变化型元件从高电阻状态变化为低电阻状态时的至少一方，只要是使串联电流路径的电阻值在规定的范围内变化的即可，具体的电压施加的方法和SW模式的切换时间等不作特别限定。

[动作和数据写入方法]

下面，参照图5对非易失性存储装置300的动作和数据写入方法进行说明。另外，在以下的说明中，以连接于字线WL1和位线BL1的存储单元为选择存储单元。

控制装置80从接收到的地址中提取行(row)信息，基于所得到的信息，将ROW信号输送到行译码器66。行译码器66对接收到的ROW信号进行译码，并将行地址输出到字线驱动器68。字线驱动器68基于接收到的地址，对字线WL1施加导通电压。连接于字线WL1的全部的选择晶体管21达到导通状态，位于其行的各个存储单元20达到可存取的状态。

控制装置80从接收到的地址中提取列(column)信息，基于所得到的信息，将COLUMN信号、和控制指令表示“写入”或“读出”中任一个的信号(MODE)输送到开关控制器74。

开关控制器74将接收到的COLUMN信号进行译码获得列地址。开关控制器74基于所得到的列地址，控制多路开关电路75，将位线BL1和第四节点94或比较判定电路72连接。即，在MODE信号表示“写入”的情况下，位线BL1经由串联电阻切换电路10而与写入脉冲驱动电路50连接，另外，经由并联电阻切换电路30而接地。

如上所述，在本实施方式中，通过选择字线WL1和位线BL1，来选择特定的存储单元20。位线71(图中无)的选择通过开关控制器74使开关Sblw成为导通状态来进行。

当开关的控制和存储单元的选择结束后，进行数据的写入或读出。在MODE信号为“写入”时，控制装置80控制写入脉冲驱动电路50，将规定的电压输出到第一输出端子51和第二输出端子2之间。开关控制器74基于接收到的写入数据的值，对串联电阻切换电路310和并联电阻切换电路30的开关进行控制。即，由于在写入数据为“0”时变化到高电阻状态，因此低电阻侧并联选择开关32成为ON，高电阻侧并联选择开关34成为OFF。而且，串联电阻切换电路310的SW模式从16依次切换到1。由此，串联电阻切换电路310的电阻值从4300Ω台阶地变化到1980Ω，节点电位从Vlh的下限(1.5V)台阶地变化到上限(2.5V)。另一方面，在写入数据为“1”时，使电阻变化型元件22变化到低电阻状态，因此高电阻侧并联选择开关34成为ON，低电阻侧并联选择开关32成为OFF。而且，串联电阻切换电路310的SW模式从32依次切换到17。由此，串联电阻切换电路310的电阻值从28500Ω台阶地变化到13959Ω，节点电位从Vlh的下限(3.0V)台阶地变化到上限(4.0V)。

在将数据写入时，通过如此动作，向所希望的存储单元20写入数据。电阻值和电压的关系、和写入动作的原理与第一构成相同，因此省略说明。

在将数据读出时，MODE信号表示“读出”。控制装置80控制开关控制器74，将开关Sblr设定为导通，将位线BL1与读出比较判定电路72连接。控制读出比较判定电路72，向所选择的存储单元20施加规定的读出用电脉冲，对此时流动的电流进行检测判定。该检测电路自身是非常普通的公知的技术，因此省略详细的说明，但利用电流反射镜等检测电路进行检测的例子是通常的。而且，判定结果(已读出的数据)经由控制装置80输出到外部系统。

[效果]

通过以上所述的构成和动作，本发明第一实施方式的非易失性存储装置300实现与第一构成和第二构成同样的效果。

非易失性存储装置300还实现以下效果。由于构成为串联电阻切换电路能够使电阻值在规定的范围内台阶地变化，因此可以与高电阻化电压和低电阻化电压相对于存储单元阵列的电阻变化型元件各自的偏差对应，而在较大的范围内控制节点电位。因此，能够防止写入不良，也能够防止存储容量下降。也可以提高动作的可靠性。通过对应于各个电阻变化型元件而将应力抑制到最小限度，也能够提高电阻变化型元件的使用寿命。

另外，在高电阻化和低电阻化的两种形式中，通过将节点电位从下限扫描到上限，电阻变化型元件自身选择最适合电阻变化型元件各自的电压，并使电阻值变化。通过如此动作，对每一个电阻变化型元件而言，都能够将应力抑制到最小限度，能够实现电阻变化型元件或存储单元阵列的长寿命化。

在本实施方式中，根据Vlh和Vhl的偏差，以规定的台阶对电压进行扫描。如果各台阶之间的电压差恒定，则Vlh和Vhl的偏差越大，用于将数据写入的台阶数越多。如果各台阶消耗的时间相同，则在Vlh和Vhl偏差大的存储装置中，写入速度慢，在Vlh和Vhl的偏差小的存储装置中，台阶数少，因此可以实现高速写入。在存储装置的批量生产工序中，写入速度快的存储装置可以作为具有高施加值的高档产品而出厂，写入速度慢的存储装置可以作为更经济实用的产品而出厂，在本实施方式中，在最终检验工序中判明是偏差小的存储单元阵列的情况下，可以按照减小节点电位的变化幅度(台阶数减少)的方式设定控制装置80，从而作为高速的产品来完成。在判明是偏差大的存储单元阵列的情况下，可以按照加大节点电位的变化幅度(台阶数增多)的方式设定控制装置80，从而作为低速的产品来完成。通过这种方法，能够实现将批量生产时的浪费抑制到最小限度的制造工艺。

另外，在本实施方式中，由于在存储装置的内部装设有控制装置，因此外部系统只将动作指令、地址、写入数据输入，就可以实现数据的写入和读出。因而，非易失性存储装置300可以灵活地与具有各种各样的接口和通信规则的外部系统对应。

[变形例]

在本实施方式中，也可以实现与第一构成和第二构成同样的变形例。

另外，在只有Vlh和Vhl的一方偏差大、另一方偏差小的情况下进行高电阻化和低电阻化的任一形式中，也可以只进行节点电位的扫描。例如，在Vlh的偏差大、Vhl大致恒定时进行高电阻化的情况下，也可以只进行节点电位的扫描。反之，在Vhl的偏差大、Vlh大致恒定时进行低电阻化的情况下，也可以只进行节点电位的扫描。

(第二实施方式)

[构成]

如图6所示，第一实施方式的装置是在Vlh的分布和Vhl的分布不重合这种假设下而构成的。但是，该两个分布有时会重合。当分布重合时，在第一实施方式的构成中，比较难以适当地控制。图10是表示偏差较大时的、存储单元阵列的各电阻变化型元件的高电阻化电压和低电阻化电压的分布的概念图。如图10所示，在偏差较大的情况下，易产生高电阻化后的向低电阻状态的再变化、和低电阻化后的向高电阻状态的再变化之类的误动作。对例如在Vlh分布的下限附近(1.5V)发生高电阻化的电阻变化型元件进行探讨。如果是同一电阻变化型元件，则电阻变化层(例如，氧化物的薄膜层)的厚度和寄生电阻等相同，因此推察为低电阻化也还会在Vhl分布的下限附近(2.7V)发生。在使该电阻变化型元件高电阻化的情况下，在节点电位设定为1.5V的阶段产生高电阻化。在第一实施方式中，高电阻化产生后，串联电阻切换电路310的模式也会被切换，电压的施加一直持续到节点电位达到最高。当随着模式的切换而节点电位超过2.7V后，导致电阻变化型元件返回到低电阻状态。偏差越大，扫描的电压范围也会相应地变大，具有导致电阻值不以人的意志而变化的危险。第二实施方式以避免如此问题为主要目的。

图11是本发明第二实施方式的非易失性存储装置之一例的方框图。下面，参照图11对本实施方式的非易失性存储装置400进行说明。另外，对在与第一实施方式(图5)之间通用的构成元件附带同一符号和名称，省略说明。

第一实施方式的非易失性存储装置300的源极线直接接地，与此相对，第二实施方式的非易失性存储装置400如图所示，源极线经由元件电流检测电阻76而接地。元件电流检测电阻76的电阻值设定为比电阻变化型元件22的电阻值小。元件电流检测电阻76的两端电压通过放大电路77形成规定的放大，用比较器78将其与规定的电压进行比较，将比较结果输送到控制装置80。由元件电流检测电阻76、放大电路77、比较器78构成元件状态检测电路79。元件状态检测电路79判断写入中的元件是处于高电阻状态还是处于低电阻状态，将结果输送到控制装置80。

[动作和数据写入方法]

在低电阻化时，节点电位随着电阻值的变化而大为降低，因此变得比Vlh分布的下限还低。因而，即使Vlh的下限和Vhl的上限重叠，控制上也没有障碍。

在高电阻化时，节点电位随着电阻值的变化而上升。当导致将节点电位扫描到Vlh的上限时，具有电阻变化型元件返回到低电阻状态的危险。在本实施方式中，通过元件状态检测电路79，来检测电阻变化型元件高电阻化后的状态，通过控制装置80，停止扫描，移至下一地址的写入。通过如此控制，能够防止高电阻化后的向低电阻状态的再变化，且能够防止横跨电阻值变化的前后而过高的电压施加于电阻变化型元件。电压扫描的停止既可以通过将串联电阻切换电路310的转换停止(停止串联电流路径的电阻值的变化)来进行，也可以通过将写入脉冲驱动电路50实现的电脉冲的输出(向电阻变化型元件的电脉冲输入)停止来进行。

其它的具体动作与第一实施方式同样，因此省略详细的说明。

[效果]

通过以上那种构成和动作，本发明第二实施方式的非易失性存储装置400实现与第一实施方式同样的效果。

非易失性存储装置400还实现下述的效果。控制装置80基于元件状态检测电路79的检测结果，在电阻变化型元件的电阻状态变化后的阶段中止节点电位的扫描，因此能够防止高电阻化后的向低电阻状态的再变化，且能够防止横跨电阻值变化的前后而过高的电压施加于电阻变化型元件。因而，可以进一步提高动作的可靠性、和实现器件的长寿命化。

由上述说明可知，对于本领域技术人员而言，本发明的许多改进和其它实施方式是显然的。因而，上述说明只作为例示来解释较合适，是以指教本领域技术人员的目的来提供实行本发明的最佳方式的。不脱离本发明的精神可以实质地变更其结构和/或功能的细节。

产业上的可利用性

本发明的非易失性存储装置作为能够提高动作的可靠性、和实现器件的长寿命化的非易失性存储装置来使用，该非易失性存储装置具有存储单元阵列，该存储单元阵列具备多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件。另外，向本发明的非易失性存储装置的数据写入方法作为向能够提高动作的稳定性、和实现器件的长寿命化的非易失性存储装置写入的数据写入方法来使用，该非易失性存储装置具有存储单元阵列，该存储单元阵列具备多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件。

Claims (8)

1.一种非易失性存储装置，其特征在于，包括：

存储单元阵列，其具有多个电阻变化型元件，该多个电阻变化型元件包括第一端和第二端且基于所述第一端和所述第二端之间的电阻变化存储信息；

电脉冲施加电路，其具备第一输出端子和第二输出端子，向所述第一输出端子和第二输出端子之间输出电脉冲；

选择电路，其从所述存储单元阵列中选择所希望的电阻变化型元件作为选择电阻变化型元件，将所述选择电阻变化型元件的第一端和所述第一输出端子电连接，并且将所述选择电阻变化型元件的第二端与所述第二输出端子电连接；

串联电阻设定器，以连接所述第一输出端子和所述选择电阻变化型元件的第一端的电流路径上的点为基准节点、以所述第二输出端子和所述基准节点之间的电位为节点电位、以电连接所述第一输出端子和所述基准节点的电流路径为串联电流路径时，任意地设定所述串联电流路径的电阻值；和

控制电路，其控制所述串联电阻设定器，设定所述串联电流路径的电阻值，

所述节点电位通过至少利用所述串联电阻设定器的电阻值和所述选择电阻变化型元件的电阻值对所述第一和第二输出端子间的电压进行分压而得到，

所述电阻变化型元件各自具有如下特性：在处于低电阻状态时，在所述节点电位在其绝对值超过对应于所述电阻变化型元件各自而确定的第一电压电平的情况下，变化到电阻值比所述低电阻状态高的高电阻状态，且在处于所述高电阻状态时，所述节点电位与所述第一电压电平极性相同，并且在其绝对值超过对应于所述电阻变化型元件各自而确定且绝对值比所述第一电压电平大的第二电压电平的情况下，从所述高电阻状态变化到所述低电阻状态，另外，所述控制电路按照进行以下(A)或(B)的控制中的至少一种的方式而构成：

(A)在使所述电阻变化型元件从低电阻状态变化到高电阻状态时，按照所述电阻变化型元件为低电阻状态时所述节点电位在从所述存储单元阵列的所述第一电压电平的偏差分布的下限到上限之间且达到规定的范围内，所述电阻变化型元件变化到高电阻状态后以所述节点电位为所述第二电压电平的偏差分布的下限以下的方式，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化，

(B)在使所述电阻变化型元件从高电阻状态变化到低电阻状态时，按照所述电阻变化型元件为高电阻状态时所述节点电位在从所述存储单元阵列的所述第二电压电平的偏差分布的下限到上限之间且达到规定的范围内，所述电阻变化型元件变化到低电阻状态后以所述节点电位为所述第一电压电平的偏差分布的下限以下的方式，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化。

2.如权利要求1所述的非易失性存储装置，其特征在于，包括：

并联电流路径，其按照将所述基准节点和所述第二输出端子之间与所述电阻变化型元件并联地电连接的方式来设置；和

并联电阻设定器，其任意地设定所述并联电流路径的电阻值，

所述控制电路还构成为：在使所述电阻变化型元件从低电阻状态变化到高电阻状态时和使所述电阻变化型元件从高电阻状态变化到低电阻状态时的至少一方，按照使所述并联电流路径的电阻值在所述规定的范围内随时间变化而变化的方式来控制所述并联电阻设定器，由此选择地调节所述节点电位。

3.如权利要求1所述的非易失性存储装置，其特征在于：

所述串联电阻设定器构成为：具备多个电阻元件，通过将所述电阻元件选择地与所述串联电流路径并联连接，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而台阶状地变化。

4.如权利要求1所述的非易失性存储装置，其特征在于：

该非易失性存储装置还包括控制装置，所述控制装置构成为：通过控制所述串联电阻设定器，在使电阻变化型元件从低电阻状态变化到高电阻状态时和从高电阻状态变化到低电阻状态时的至少一方，在开始向电阻变化型元件施加电脉冲之后直到结束期间，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而变化。

5.如权利要求1所述的非易失性存储装置，其特征在于：

该非易失性存储装置还包括控制装置，所述控制装置构成为：通过控制所述串联电阻设定器，在使电阻变化型元件从低电阻状态变化到高电阻状态时和从高电阻状态变化到低电阻状态时的至少一方，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而台阶状地变化，每使所述串联电流路径的电阻值变化一台阶，都控制所述电脉冲施加装置，使其输出规定的电脉冲。

6.如权利要求1所述的非易失性存储装置，其特征在于：

该非易失性存储装置还包括并联电阻设定器，该并联电阻设定器具有所述电阻变化型元件，

在以经由所述电阻变化型元件将所述基准节点和所述第二输出端子电连接的电流路径为电阻变化电流路径；

以将所述基准节点和所述第二输出端子与所述电阻变化电流路径并联地电连接的电流路径为并联电流路径时，

用于设定所述并联电流路径的电阻值，

所述串联电流路径的电阻值、所述并联电流路径的电阻值和所述电阻变化型元件处于高电阻状态时的所述电阻变化电流路径的电阻值、和所述电阻变化型元件处于低电阻状态时的所述电阻变化电流路径的电阻值成为如下电阻值：

在所述电阻变化型元件处于低电阻状态，所述电脉冲施加装置输出用于使所述电阻变化型元件变化到高电阻状态的第一电脉冲时，所述节点电位其绝对值成为所述第一电压电平以上；

在所述电阻变化型元件处于高电阻状态，所述电脉冲施加装置输出用于使所述电阻变化型元件变化到低电阻状态的第二电脉冲时，所述节点电位其绝对值成为所述第二电压电平以上；

在所述电阻变化型元件处于低电阻状态，所述电脉冲施加装置输出第一电脉冲时，所述电阻变化型元件变化到所述高电阻状态后，即使由所述电脉冲施加装置输出所述第一电脉冲，所述节点电位其绝对值也不会达到所述第二电压电平以上；

在所述电阻变化型元件处于高电阻状态，所述电脉冲施加装置输出第二电脉冲时，所述电阻变化型元件变化到所述低电阻状态后，即使由所述电脉冲施加装置输出所述第二电脉冲，所述节点电位其绝对值也不会达到所述第一电压电平以上，

按照上述方式，所述串联电阻设定器构成为能够设定所述串联电流路径的电阻值，所述并联电阻设定器构成为能够设定所述并联电流路径的电阻值。

7.如权利要求2所述的非易失性存储装置，其特征在于：

所述存储单元阵列的所述第一电压电平的偏差分布和所述第二电压电平的偏差分布重合，

该非易失性存储装置还包括电阻变化检测装置和控制装置，

所述电阻变化检测装置检测由所述选择装置选择的电阻变化型元件从低电阻状态变化到高电阻状态的情况，

所述控制装置构成为：按照所述节点电位从所述存储单元阵列的所述第一电压电平的偏差分布的下限逐渐上升的方式，通过所述串联电阻设定器，使所述串联电流路径的电阻值在所述规定的范围内随时间变化而变化，且在由电阻变化检测装置监视所述电阻变化型元件的电阻状态、检测所述电阻变化型元件高电阻化的情况的时刻，停止向所述电阻变化型元件的电脉冲输入，或使所述串联电流路径的电阻值的变化停止。

8.一种向非易失性存储装置的数据写入方法，其特征在于：

该非易失性存储装置包括：存储单元阵列，其具有基于电阻的变化存储信息的多个电阻变化型元件；电脉冲施加装置，其具备第一输出端子和第二输出端子，向所述第一输出端子和第二输出端子之间输出电脉冲；和选择装置，其连接于所述第一输出端子，从所述存储单元阵列中选择所希望的电阻变化型元件，将该电阻变化型元件与所述第一输出端子连接，其中，

在以将所述第一输出端子和所述选择装置连接的电流路径上的某点为基准节点、以将所述第一输出端子和所述基准节点电连接的电流路径为串联电流路径时，

所述电阻变化型元件各自具有如下特性：在处于低电阻状态时，在作为节点电位的以所述第二输出端子为基准的所述基准节点的电位其绝对值超过对应于该电阻变化型元件而确定的第一电压电平的情况下，各元件变化到电阻值比所述低电阻状态高的高电阻状态，且在处于所述高电阻状态时，所述节点电位与所述第一电压电平极性相同，且在其绝对值超过绝对值更大的对应于该电阻变化型元件而确定的第二电压电平的情况下，从所述高电阻状态变化到所述低电阻状态，

在使电阻变化型元件从低电阻状态变化到高电阻状态时、和使电阻变化型元件从高电阻状态变化到低电阻状态时的至少一方，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化。

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