CN108431895B - 忆阻阵列及用于对忆阻阵列编程的方法 - Google Patents

忆阻阵列及用于对忆阻阵列编程的方法 Download PDF

Info

Publication number
CN108431895B
CN108431895B CN201680075803.0A CN201680075803A CN108431895B CN 108431895 B CN108431895 B CN 108431895B CN 201680075803 A CN201680075803 A CN 201680075803A CN 108431895 B CN108431895 B CN 108431895B
Authority
CN
China
Prior art keywords
memristive
target
resistance
memristive device
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680075803.0A
Other languages
English (en)
Other versions
CN108431895A (zh
Inventor
约翰·保罗·斯特罗恩
布伦特·布坎南
郑乐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Enterprise Development LP
Original Assignee
Hewlett Packard Enterprise Development LP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Enterprise Development LP filed Critical Hewlett Packard Enterprise Development LP
Publication of CN108431895A publication Critical patent/CN108431895A/zh
Application granted granted Critical
Publication of CN108431895B publication Critical patent/CN108431895B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4814—Non-logic devices, e.g. operational amplifiers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4828—Negative resistance devices, e.g. tunnel diodes, gunn effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Micromachines (AREA)

Abstract

在根据本公开的一个示例中，描述了忆阻阵列。该阵列包括若干忆阻器件。忆阻器件可以在状态之间切换并且用于存储信息。该忆阻阵列还包括并联地耦接到若干忆阻器件的并联复位控制器件。并联复位控制器件通过调节流过目标忆阻器件的电流来调节用于若干忆阻器件的复位操作。

Description

忆阻阵列及用于对忆阻阵列编程的方法
政府许可权利
本发明是在智力高级研究项目活动(IARPA)授予的IARPA-2014-14080800008下通过政府支持完成的。政府对本发明享有一定的权利。
技术领域
本公开总体涉及对忆阻阵列编程。
背景技术
诸如忆阻器等忆阻器件是可以通过施加编程刺激(例如电压脉冲或电流脉冲)来被编程为不同状态的器件。编程后，可以读取忆阻器件的状态。忆阻器件的状态保持稳定足够久以将该器件视为非易失性的。若干忆阻器件可以被包括在交叉开关阵列内，在该交叉开关阵列中，若干互连线彼此相交以形成栅格，忆阻器件位于对应互连线的交点处。这些阵列可以提供高存储密度。忆阻器器件可以被用于各种应用，包括非易失性固态存储器、可编程逻辑、信号处理、控制系统、模式识别以及其它应用。
发明内容
根据本公开的一个方面，提供了一种忆阻阵列，包括：多个忆阻器件，其中忆阻器件能在状态之间切换并且用于存储信息；以及并联复位控制器件，并联地耦接到所述多个忆阻器件，以通过调节流过目标忆阻器件的电流来调节用于所述多个忆阻器件的复位操作，其中调节所述复位操作包括在所述目标忆阻器件从低电阻状态到高电阻状态时将所述目标忆阻器件置于多个中间状态中的一个状态中。
根据本公开的另一个方面，提供了一种用于对忆阻阵列编程的方法，包括：为目标忆阻器件选择目标状态，其中所述目标状态是所述目标忆阻器件从低电阻状态到高电阻状态时的多个中间状态中的一个状态；将耦接到所述目标忆阻器件的并联复位控制器的电阻设置为与所述目标状态相对应的电阻值；通过以下将所述目标忆阻器件的状态编程为所述目标状态：在所述目标忆阻器件上生成电压电位；和在所述并联复位控制器上生成电压电位。
根据本公开的另一个方面，提供了一种忆阻交叉开关阵列，包括：多个行线；多个列线，与所述行线相交以形成多个交叉点；多个忆阻器件，在所述交叉点处耦接在所述行线和所述列线之间，其中忆阻器件能在状态之间切换以存储信息；多个并联复位控制器，每个并联复位控制器耦接到对应的行线，以通过在目标忆阻器件的电阻达到阈值时从所述目标忆阻器件汲取电流来调节通过忆阻器件的对应行的电流，并且通过调节流过所述目标忆阻器件的电流来调节用于所述忆阻器件的对应行的复位操作，其中调节所述复位操作包括在所述目标忆阻器件从低电阻状态到高电阻状态时将所述目标忆阻器件置于多个中间状态中的一个状态中。
附图说明
附图示出了本文描述的原理的各种示例并且是说明书的一部分。所示示例仅仅为了说明而给出，并且不限制权利要求的范围。
图1是根据本文描述的原理的一个示例的、具有并联复位控制器件的忆阻阵列的示意图。
图2是根据本文描述的原理的一个示例的、具有电阻器类型并联复位控制器的忆阻阵列的示意图。
图3是根据本文描述的原理的一个示例的、具有晶体管类型并联复位控制器的忆阻阵列的示意图。
图4是根据本文描述的原理的一个示例的、用于对具有并联复位控制器件的忆阻阵列编程的方法的流程图。
图5是根据本文描述的原理的一个示例的、使用具有并联复位控制器件的忆阻阵列的计算系统的示意图。
在整个附图中，相同的附图标记标示相似但不一定相同的要素。
具体实施方式
诸如忆阻器等忆阻器件的阵列可以被用于各种应用，包括非易失性固态存储器、可编程逻辑、信号处理、控制系统、模式识别以及其它应用。越来越小的计算设备已经引起对开发更小组件(例如执行上面列出的功能以及其他功能的存储器阵列和集成电路)的越来越多的关注。交叉开关阵列是尺寸减小阵列的一个示例。交叉开关阵列包括例如以大致正交的定向与第二组互连线相交的第一组互连线。在整个说明书中，第一组互连线可以被称为行线，并且第二组互连线可以被称为列线。然而，术语行和列仅仅用于简化描述，并且可以以行或列之外的其他方式来定向第一组互连线和第二组互连线。
忆阻器件被放置在行线和列线的每个交点处。忆阻器件可以在状态之间切换并且可以存储信息。换句话说，忆阻阵列可以是存储器设备。在交叉开关阵列中，若干忆阻器件可以共用特定行线，并且另一若干忆阻器件可以共用特定列线。
本申请的阵列也可以用于例如执行若干矩阵值和若干输入向量值的乘法累加(MAC)操作。例如，沿着阵列的每一行的输入电压信号由列中的忆阻器件的电阻加权，并且被累加作为从每列输出的电流。因此，忆阻器件的状态可以用于将信息存储在诸如存储器阵列中，或者可以用于执行诸如在滤波中使用的乘法累加操作等操作。
在任一情况中，每个忆阻器件都可以表示多个逻辑值，例如1和0。忆阻器件也能够表示更多值，例如多达四个和更高数量的逻辑值。忆阻器件使用电阻电平来指示特定逻辑值。在使用忆阻器作为阵列中的元件时，通过施加激活刺激(例如不同的值或极性的电压脉冲)以将忆阻器件置于不同的状态中来模拟数字操作。将诸如忆阻器等忆阻器件在较低电阻状态的方向上从较高电阻状态切换称为“置位”操作并且将忆阻器件在较高电阻状态的方向上从较低电阻状态切换称为“复位”操作。
每个忆阻器件具有开关电压，该开关电压指的是忆阻器件上的、启动忆阻器件的电阻状态的改变的电压电位。在该示例中，大于开关电压的忆阻元件上的电压电位使忆阻器件开始在电阻状态之间改变。虽然忆阻器件阵列具有用于广泛应用的电位，但是一些特性降低他们在某些应用中的可用性。
例如，虽然忆阻器件通过被置于多个电阻状态中而具有表示多个逻辑值的能力，但是忆阻器件开关动力学使得难以访问这些多个电阻状态。更具体地，用于开关忆阻器件的控制电路倾向于过驱动忆阻器件，使得难以将忆阻器件置于最高电阻状态和最低电阻状态之间的中间状态中。这对于置位操作和复位操作二者是明显的。例如，通过忆阻器件上的电压电位来支配复位操作，并且随着忆阻器件电阻增大，该忆阻器件上的电压降越来越大，这进一步增大了电阻。在忆阻器件达到中间状态时，该反馈机制使得难以停止复位开关操作。
复位忆阻器件的困难也影响忆阻器件的置位。例如，在忆阻器件已经在复位方向上被过驱动时，对于给定电压，通过该忆阻器件的电流极小。因此，为了增大电流并且开始置位操作，增大的电压被施加到忆阻器件。然而，随着电流开始流动，增大的电压施加提高了置位操作的速度。该正反馈可能导致将置位操作过驱动，这进一步增大了将忆阻器件设置到中间状态的难度。出于至少这些原因，调节复位操作至多是困难的，并且事实上许多应用都很难避免使用任何类别的复位控制。
因此，本说明书描述了减缓这些和其他复杂化的忆阻阵列。具体地，忆阻阵列包括可以是基于电阻器的或基于晶体管的并联复位控制器件。该并联复位控制器件并联地耦接到阵列的忆阻器件。这样做允许忆阻器件的复位操作具有即时可调节的高电阻阈值。此类即时调节允许将忆阻器件复位到中间状态，该中间状态用于多级存储器应用、神经网络应用以及诸如计算点积等模拟计算中。虽然参考了特定应用，但是本公开的主题可以用于各种其他应用中。
更具体地，本说明书描述一种忆阻阵列。该阵列包括若干忆阻器件。忆阻器件可以在状态之间切换并且用于存储信息。忆阻阵列还包括并联地耦接到若干忆阻器件的并联复位控制器件。并联复位控制器件通过调节流过目标忆阻器件的电流来调节用于若干忆阻器件的复位操作。
本说明书还描述了一种用于对忆阻阵列编程的方法。根据该方法，为目标忆阻器件选择目标状态。设置耦接到目标忆阻器件的并联复位控制器的电阻。将并联复位控制器的电阻设置为与目标状态相对应的电阻值。然后将目标忆阻器件的状态编程为目标状态。这些是通过在目标忆阻器件和并联复位控制器上生成电压电位来进行。
本说明书还描述了一种忆阻交叉开关阵列，该忆阻交叉开关阵列包括若干行线和与行线相交以形成若干交叉点的若干列线。若干忆阻器件在交叉点处被耦接在行线和列线之间。忆阻器件可以在状态之间切换以存储信息。忆阻交叉开关阵列还包括多个并联复位控制器。并联复位控制器被耦接到行线，以在目标忆阻器件的电阻达到阈值时通过从目标忆阻器件汲取电流来调节流过忆阻器件的对应行的电流。
使用并联复位控制器件1)允许将忆阻器件复位到中间状态；2)减小过驱动忆阻器件的可能性；3)减缓复位操作，从而改善朝向目标状态的会聚；4)维持集成电路上的小占用面积；以及5)可以用于其中单个忆阻器件存储多于两个比特信息的存储器。然而，预期到的是，本文公开的器件可以在解决若干技术领域中的其他问题和缺陷时提供有用性。因此，本文公开的系统和方法不应当被理解为解决任何特定问题。
如在本说明书中和在所附权利要求中所使用的，术语“忆阻器件”或“忆阻器”可以指维持电流的时间积分和/或电压的时间积分之间的功能关系的无源二端电路元件。
此外，如在本说明书中和在所附权利要求中所使用的，术语“状态”指的是忆阻器件的定义的配置，其中该忆阻器件具有定义的特性。状态可以与逻辑值相关联。例如，忆阻器件的电阻状态指的是忆阻器件的确切的且不同的配置，该忆阻器件具有定义的电阻值。类似地，忆阻器件的电导状态指的是忆阻器件的确切的且不同的电导电平。
更进一步，如在本说明书中和在所附权利要求中所使用的，术语“目标器件”、“目标忆阻器件”或类似的术语指的是将从其读取或对其写入的忆阻器件。例如，目标忆阻器件是其状态经由置位操作或复位操作要被改变的忆阻器件。目标行线和目标列线指的是与目标忆阻器件相对应的那些线。
甚而进一步，如在本说明书中和在所附权利要求中所使用的，术语“目标状态”指的是用于目标忆阻器件的期望状态以及对应的逻辑值。
甚而进一步，如在本说明书中和在所附权利要求中所使用的，术语“方向”指的是忆阻器件在其中器件具有对于某些属性的增大或减小的值的状态之间的移动。例如，第一方向上的切换可能意味着忆阻器件正经过减小电阻的状态。第二方向上的切换可能意味着忆阻器件正经过增大电阻的状态。应当注意的是，电阻的增大方向与电导的减小方向相同，并且电阻的减小方向与电导的增大方向相同。
甚而进一步，如在本说明书中和在所附权利要求中所使用的，术语“开关电压”可以指使忆阻器件的状态改变恢复的忆阻器件上的电压电位。例如，忆阻器件的开关电压可以在1-2伏特(V)之间。在该示例中，大于开关电压(即，1-2V)的忆阻器件上的电压电位使忆阻器件在电阻状态之间改变。忆阻器件可以具有多个开关电压。例如，第一开关电压可以是在被超过的情况下将忆阻器件从高电阻状态“置位”到低电阻状态的电压。类似地，第二开关电压可以是在被超过的情况下将忆阻器件从低电阻状态“复位”到高电阻状态的电压。虽然具体参考了电压脉冲，但是也可以通过电流来提供改变忆阻器件的状态的激活刺激。
甚而进一步，如在本说明书中和在所附权利要求中所使用的，术语“互连线”指的是用于选择忆阻器件的导电电线。互连线包括第一线(即，行线)和第二线(即，列线)。
更进一步，如在本说明书中和在所附权利要求中所使用的，术语“若干”或类似语言意味着被宽泛地理解为包括1至无穷大的任何正数；零不是数目，而是不存在数目。
在下面的描述中，为了解释的目的，阐述了许多特定细节以便提供对本发明的系统和方法的彻底理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些特定细节的情况下实践本发明的装置、系统和方法。在说明书中对“示例”或者类似语言的引用指示与如所描述被包括的示例结合描述的、但可以不被包括在其他示例中的特定特征、结构或特性。
现在转到附图，图1是根据本文描述的原理的一个示例的、具有并联复位控制器件(104)的忆阻阵列(100)的示意图。忆阻阵列(100)包括若干忆阻器件(102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9)。如在本说明书中所使用的，指示符“-*”指的是元件的特定实例。例如，第一忆阻器件被引用为(102-1)。缺少指示符“-*”指的是通用元件。例如，通用忆阻器件被引用为(102)。在附图中，利用点来指示忆阻器件(102)的上电极。
忆阻器件(102)基于忆阻器件(102)的电阻电平来存储信息，每个电平与忆阻器件(102)的状态相对应。通过在电阻状态之间切换，忆阻器件(102)因此表示多个逻辑值并且存储多个比特的信息。换句话说，忆阻器件(102)可以用于表示若干比特的数据。例如，第一电阻状态中的忆阻器件(102)可以表示逻辑值“1”。第二电阻状态中的相同忆阻器件(102)可以表示逻辑值“0”。由于忆阻器件(102)能够具有多个电阻状态，所以忆阻器件(102)还能够表示不只是两个(即，0和1)逻辑值。每个逻辑值与忆阻器件(102)的电阻状态相关联，使得可以通过改变忆阻器件(102)的电阻状态来将数据存储在忆阻器件(102)中。这可以通过借助于将电压传递到与目标忆阻器件(102)相对应的互连线而在目标忆阻器件(102)上施加电压电位来进行。
虽然具体提到了表示两个逻辑值的忆阻器件(102)(即，二元忆阻器件(102)，但是忆阻器件(102)可以具有任何数量的电阻状态并且因此可以表示任何数量的逻辑值。例如，忆阻器件(102)可以具有三个、四个，或者甚至更多个电阻状态。
忆阻器件(102)通过在开关层内输送掺杂物以增大或减小忆阻器件(102)的电阻率来改变电阻。在足够的电压通过忆阻器件(102)时，掺杂物变为活性的，使得掺杂物在忆阻器件(102)的开关层内移动并且因此改变忆阻器件(102)的电阻。
忆阻器件(102)是非易失性的，这是因为忆阻器件(102)甚至在不存在供应电压的情况下也维持其电阻率，以及所指示的逻辑值。以这样的方式，忆阻器件(102)是“存储器电阻器”，原因在于他们“记得”他们具有的最后的电阻。换句话说，如果电荷在一个方向上流过忆阻器件(102)，则电路的组件的电阻将增大。如果电荷在忆阻器件(102)中在相反方向上流动，则电阻将减小。如果通过关闭施加的电压来停止电荷的流动，则忆阻器件(102)将“记得”其具有的最后的电阻，并且在电荷的流动再次开始时，忆阻器件(102)的电阻将是其最后是活性时的电阻。
忆阻器阵列中的忆阻器件(102)可以采取许多形式。一个示例是金属-绝缘体-金属结构，其中忆阻器件(102)包括第一导电电极、第二导电电极和放置在导电电极之间的开关元件。第一导电电极和第二导电电极可以由诸如AlCu、AlCuSi、TaAl、TiN、HfN、AlN、Pt、Cu和WSiN等导电性材料形成。在一些示例中，第一电极和第二电极由相同的材料形成，并且在其他示例中，第二电极由与第一电极不同的材料形成。
开关元件可以由诸如金属氧化物等开关氧化物形成。开关氧化物材料的特定示例除其他氧化物之外可以包括氧化镁、氧化钛、氧化锆、氧化铪、氧化钒、氧化铌、氧化钽、氧化铬、氧化钼、氧化钨、氧化锰、氧化铁、氧化钴、氧化铜、氧化锌、氧化铝、氧化镓、氧化硅、氧化锗、二氧化锡、氧化铋、氧化镍、氧化钇、氧化钆和氧化铼等氧化物。除上面呈现的二元氧化物之外，开关氧化物可以是诸如氮氧化硅等三元的且复合的氧化物。所呈现的氧化物可以使用许多不同工艺(例如从氧化物靶溅射、从金属靶反应溅射、原子层沉积(ALD)、氧化沉积的金属或合金层等)中的任何一种来形成。可以通过诸如化学气相沉积、溅射、蚀刻、平版印刷等任何其他合理适当的制作工艺或者形成忆阻器件(102)的其它方法来制作忆阻器件(102)。
忆阻器件(102)可以以微米级或纳米级来构建并且可以用作多种电子电路中的组件，例如存储器的基底和逻辑电路。如上所述，在用作存储器的基底时，忆阻器件(102)可以用于存储比特信息。如在本文所描述的，在用作逻辑电路时，忆阻器件(102)可以被用来表示现场可编程门阵列中的比特、用作布线逻辑可编程序逻辑阵列的基底或者用作点积引擎。本文公开的忆阻器件(102)也可以发现用于多种其它应用中。
可以响应于各种编程条件来改变忆阻器件(102)的状态，并且忆阻器件(102)
能够向存储器展现过去的电气条件。例如，忆阻器件(102)可以被编程为具有多个确切的状态中的一个状态。具体地，可以通过电场的施加(例如，电流或电压的施加)来改变开关元件的电阻电平，其中电流或电压可以使开关元件中的可移动掺杂物移动和/或改变开关元件中的一个或多个导电通道的状态，这可以改变忆阻器件(102)的作为结果的电气操作。例如，也就是说，开关元件的确切的电阻电平以及因此忆阻器件(102)的状态可以与施加到开关元件的不同编程电流电平或电压幅值相对应。
作为示例，可以通过施加较早的电流或电压电平来将开关元件编程为具有较高的电阻电平。在移除电流或电压之后，直到施加另一个编程电场之前，掺杂物或导电通道的位置和特性将保持稳定。也就是说，在移除电流或电压之后，开关元件保持在编程的电阻电平。虽然具体参考了忆阻器件(102)，但是也可以使用其他电阻存储器元件。其他示例的电阻存储器元件包括电阻随机存取存储器(RRAM)元件、相变随机存取存储器(PCRAM)和磁阻随机存取存储器(MRAM)。
忆阻阵列(100)还包括并联复位控制器件(104)。并联复位控制器件(104)可以包括耦接到忆阻器件(102)的行的多个复位控制器。例如，忆阻器件(102)的每一行可以具有对应的复位控制器。并联复位控制器件(104)通过调节流过目标忆阻器件(102)的电流来调节用于忆阻器件(102)的复位操作。例如，如上所述，忆阻器件(102)可以是可编程为多个状态。例如，忆阻器件(102)可以不只是二元器件。然而，尤其在期望中间状态时，开关动力学可以使得难以将忆阻器件(102)从低电阻状态切换到高电阻状态。更具体地，复位操作期间的正反馈倾向于朝向高电阻状态而过驱动忆阻器件(102)，使得难以减缓复位操作或者难以在达到中间目标状态时停止复位操作。
并联复位控制器件(104)在目标忆阻器件(102)接近期望状态时通过减缓复位操作来调节该复位操作，或者在目标忆阻器件(102)达到期望状态时停止复位操作。换句话说，调节复位操作可以包括在从低电阻状态进行到高电阻状态时将目标忆阻器件(102)置于多个状态中的一个状态中。这通过在目标忆阻器件(102)接近若干状态中的一个状态时从目标忆阻器件(102)汲取电流来进行。
使用并联复位控制器件(104)允许对复位操作进行更大的控制，以允许阵列(100)中的忆阻器件(102)在从初始低电阻状态朝向高电阻状态进行时被设置为若干中间状态。例如，在调谐忆阻器件(102)的电阻以用于神经网络中时，此类操作可以改善各种应用的功能。例如，在神经网络中，成本最高的操作之一是反向传播的操作。反向传播是使用神经网络的输出来将忆阻器件(102)的电阻训练到特定期望值。电阻表示矩阵乘法中的权重。在这个操作中，忆阻器件(102)的电阻朝向特定值的会聚而改变。然而，由于难以编程为中等电阻电平，所以这种会聚过程可能很漫长。通过使用由并联复位控制器件(104)提供的微调控制，可以缩短会聚周期，从而减少会聚时间以及
与这种会聚相关联的成本。而且，由于神经网络使用不只是二元电平，即使用任何中间模拟电平，本文描述的具有并联复位控制器件(104)的阵列(100)使忆阻器件(102)打开以容易且有效地被编程为这些中间模拟电平中的任何一个，同时最小化过冲(overshoot)，从而允许这些忆阻器件(102)用于神经网络中。
图2是根据本文描述的原理的一个示例的、具有电阻器类型并联复位控制器
(206-1、206-2、206-3)的忆阻阵列(100)的示意图。如在图2中所描绘的，忆阻阵列(100)可以是具有若干行线(210-1、210-2、210-3)和若干列线(212-1、212-2、212-3、212-4、212-5、212-6)的交叉开关阵列。忆阻器件(102)和下面描述的并联复位控制器(206)在交叉点处被耦接在行线(210)和列线(212)之间。虽然图2描绘了特定数量的行线(210)、列线(212)和忆阻器件(102)，但是可以根据本文描述的原理使用任何数量的这些组件。在附图中，利用点来指示忆阻器件(102)的上电极。
在一些示例中，忆阻阵列(100)是一晶体管一忆阻器(1T1M)阵列，意味着选择晶体管(209)被耦接到每个忆阻器件(102)。为了简化，通过附图标记来指示选择晶体管(209)的单个实例，然而，每个忆阻器件(102)和每个电阻器(208)可以被耦接到类似的选择晶体管(209)。
选择晶体管(209)减小了遍及忆阻阵列(100)的潜行电流(sneak current)并且更完全地隔离了在被当作目标时对应的忆阻器件(102)。例如，在选择晶体管(209)打开时，无电流通过选择晶体管(209)和对应的忆阻器件(102)。通过比较，在选择晶体管(209)关闭时，电流通过选择晶体管(209)。
选择晶体管(209)可以是调节置位操作的置位控制器。例如，在置位操作期间，选择晶体管(209)针对若干电流阈值中的一个阈值来强制实施通过忆阻器件(102)的电流的依从性。电流阈值对应于忆阻器件(102)的状态。通过强制实施电流依从性，在进入置位方向时，置位操作可以被停止在任何数量的中间状态。因此，在强制实施电流依从性时，在通过忆阻器件(102)的电流匹配电流阈值(该电流阈值通过施加在选择晶体管(209)的栅极上的电压来设置)时，选择晶体管(209)停止置位操作。因此，忆阻阵列(100)包括打开或关闭晶体管(例如，耦接到忆阻器件(102)和电阻器(208)的选择晶体管(209))的若干栅极线(214-1、214-2、214-3、214-4、214-5、
214-6)，以便在选择期间更完全地隔离那些组件并且经由电流依从性来调节置位操作。
图2中描绘的并联复位控制器件(104)是电阻器类型控制器件。更具体地，并联复位控制器件(104)包括若干并联复位控制器(206-1、206-2、206-3)。每个并联复位控制器(206)被耦接到并且对应于一组忆阻器件(102)，并且被耦接到与该组忆阻器件(102)相对应的行线(210)。每个并联复位控制器(206)调节流过忆阻器件(102)的对应行的电流。例如，在特定忆阻器件(102)被当作目标时，对应的并联复位控制器(206)被用于从目标忆阻器件汲取电流。更具体地，如果第一忆阻器件(102-1)被当作目标，则在目标忆阻器件(102-1)的电阻接近阈值时，对应的并联复位控制器(206-1)可以从该第一忆阻器件(102-1)汲取越来越多的电流。
在图2中描绘的示例中，并联复位控制器(206)包括若干固定值电阻器(208-1、208-2、208-3)。为了简化，利用附图标记来指示一个并联复位控制器(206-1)的电阻器(208)，并且剩余并联复位控制器(206-2、206-3)包括具有类似配置的固定值电阻器(208)。例如，相同列中的电阻器共享相同的电阻值；而不同列中的那些电阻器具有不同的电阻值。
这些固定值电阻器(208)的电阻定义了与用于忆阻器件(102)的目标状态相对应的阈值。在一些示例中，不同电阻器(208)可以具有不同的值并且因此定义不同的阈值。例如，每个电阻器(208-1、208-2、208-3)可以具有不同的电阻值，每个电阻值定义了用于该行中的忆阻器件(102)的不同状态。而且，不同电阻器(208)的组合可以用于定义甚至更多的阈值。本文描述的阈值与忆阻器件(102)的状态相对应。
由于固定值电阻器(208)与特定行的忆阻器件(102)并联，如果该行的忆阻器件(102)被当作目标，则并联的固定值电阻器(208)被用于限制流过目标忆阻器件(102)的电流并且因此减缓复位操作和/或停止复位操作。下面给出了特定示例。在该示例中，第一电阻器(208-1)具有10,000欧姆(Ω)的电阻值，第二电阻器(208-2)具有500,000Ω的电阻，并且第三电阻器(208-3)具有5,000,000Ω的电阻。在该示例中，第一忆阻器件(102-1)被当作目标用于激活并且被当作目标以被复位为与10,000Ω的电阻电平相对应的状态。因此，在该示例中，与目标忆阻器件(102-1)和第一电阻器(208-1)相对应的栅极线(214-1、214-4)被激活以允许电流流动。此外，通过向忆阻器件(102)的任一端施加电压来将电压点位施加在第一忆阻器件(102-1)上。更具体地，第一电压被施加到第一行线(210-1)，并且与第一忆阻器件(102-1)相对应的第一列线(212-1)被接地。电压是这样的电压电位：该电压电位通过使忆阻器件(102)的开关层内的掺杂物移动来恢复复位操作。通过使电压沿着第一行线(210-1)通过并且使第四列线(212-4)接地来将类似的电压电位施加在第一电阻器(208-1)上。
在处于最初低电阻状态时，与流过第一电阻器(208-1)相比，电流更容易流过第一忆阻器件(102-1)，这是因为处于低电阻状态的第一忆阻器件(102-1)具有与第一电阻器(208-1)的10,000Ω电阻相比更小的电阻。然而，随着第一忆阻器件(102-1)的开关层内的掺杂物开始移动并且第一忆阻器件(102-1)的电阻朝向第一电阻器(208-1)的电平增大，电流越来越多地从第一忆阻器件(102-1)朝向并联的第一电阻器(208-1)转移。电流朝向第一电阻器(208-1)分支的转移减缓了复位操作。更进一步，在第一忆阻器件(102-1)的电阻达到10,000Ω时，电流同等地流过第一忆
阻器件(102-1)和第一电阻器(208-1)二者，因此通过不允许更多的电流流过第一忆阻器件(102-1)来停止复位操作。
换句话说，并联复位控制器件(104)允许目标忆阻器件(102)的电阻被匹配为固定电阻。由于忆阻器件(102)的电阻定义了忆阻器件(102)的状态，所以目标忆阻器件(102)的状态因此可以被设置为任何期望的中间电平。使用如在本文所描述的固定值电阻器(208)允许在没有用于控制操作的复杂电路的情况下进行忆阻器件(102)的微调复位。
虽然图2描述了激活一个特定忆阻器件(102)，但是可以对多于一个忆阻器件(102)编程。例如，通过激活一个栅极线(214-2)、一个列线(212-2)和多个行线(210-1、210-2、210-3)，可以同时对特定列中的所有忆阻器件(102-2、102-5、102-8)编程。以这种方式，行的复位控制器(206)调节流过每一行的一个目标忆阻单元的电流。因此，为了对多个列的忆阻器件(102)编程，同时使用多个复位控制器(206)来管理每一行的一个目标忆阻单元。
图3是根据本文描述的原理的一个示例的、具有晶体管类型并联复位控制器(206)的忆阻阵列(100)的示意图。在该示例中，通过单个可变电阻晶体管(316)来替换该组固定值电阻器(图2、208)。通过经由对应的栅极线(214-4)向晶体管(316)的栅极施加不同的电压来改变可变电阻晶体管(316)的电阻。施加到晶体管(316)的栅极的不同电压调整了那些晶体管(316)的通道电阻。图3将晶体管描绘为电压控制组件；然而，其他有源元件可以用于实现电压控制的电阻改变，但是这里使用晶体管作为示例。
类似于如在图2中所描述的，通过设置可变电阻晶体管(316)的电阻来在忆阻器件(102)上强制实施该目标忆阻器件(102)的目标状态以及与该状态相对应的电阻阈值。通过向可变电阻晶体管(316)施加栅电压来设置该可变电阻晶体管(316)的电阻。更具体地，由于可变电阻晶体管(316)上的栅电压被改变，所以该晶体管(316)导通电的能力也被改变，即，该晶体管(316)的电阻被改变。因此，通过改变施加到可变电阻晶体管(316)的栅极的电压来改变该可变电阻晶体管(316)的电阻。换句话说，通过可变电阻晶体管(316)可以被设置的各种电阻电平来定义用于定义忆阻器件(102)的不同状态的阈值。
随着实现了忆阻器件(102)上的电压电位，并且实现了可变电阻晶体管(316)
上的对应电压电位，电流开始流过目标忆阻器件(102)以减小其导电性。随着目标忆阻器件(102)的电阻上升并且最终达到可变电阻晶体管(316)的电平，复位操作减缓并且一旦目标忆阻器件(102)的电阻达到可变电阻晶体管(316)的电阻则最终停止，这因此表示目标忆阻器件(102)处于期望状态。使用可变电阻晶体管(316)提供对复位操作的微调控制，同时在没有复位控制器件的情况下极小地增大忆阻阵列上的占用空间。
图4是根据本文描述的原理的一个示例的、用于对具有并联复位控制器件(图1、104)的忆阻阵列(图1、100)编程的方法(400)的流程图。根据方法(400)，为目标忆阻器件(图1、102)选择(框401)目标状态。更具体地，如上所述，忆阻器件(图1、102)可以具有多个状态，例如完全导通状态、完全断开状态和若干中间状态。过去，尤其在忆阻器件(图1、102)处于最初低电阻状态时，将忆阻器件(图1、102)设置为若干中间状态已经是困难的，并且将忆阻器件(图1、102)复位到中间状态包括增大忆阻器件(图1、102)的电阻。该困难是由于复位操作期间的能够导致电压失控的正反馈，该正反馈过驱动忆阻器件(图1、102)并且使开关操作停止在中间状态相当困难。
返回到方法(400)，为忆阻器件(图1、102)选择的目标状态可以是具有对应的电阻电平的中间状态，该对应的电阻电平与该状态相关联。换句话说，在目标忆阻器件(图1、102)具有特定电阻电平时，目标忆阻器件(图1、102)处于对应的状态。
然后将并联复位控制器(图2、206)的电阻设置(框402)为与目标状态相对应的值。例如，如果目标中间状态对应于10,000Ω的电阻值，则将并联复位控制器(图2、206)的电阻设置为10,000Ω。在并联复位控制器(图2、206)包括一组固定值电阻器(图2、208)的情况下，设置(框402)并联复位控制器(图2、206)的电阻包括激活与目标电阻值相对应的该组内的电阻器(图2、208)中的一个电阻器。例如，如果第一固定值电阻器(图2、208-1)具有10,000Ω的电阻值，则通过向与该第一固定值电阻器(图2、208-1)相对应的选择晶体管(图2、209)的栅极传递电压来激活该第一固定值电阻器(图2、208-1)，使得电流流过该固定值电阻器(图2、208-1)。
在并联复位控制器(图2、206)包括可变电阻晶体管(图3、316)的情况下，设置(框402)并联复位控制器(图2、206)的电阻包括将可变电阻晶体管(图3、316)的电阻设置为目标电阻值。例如，可以通过向晶体管(图3、316)的栅极传递电压来将可变电阻晶体管(图3、316)设置为具有1,000Ω的电阻。
然后可以将目标忆阻器件(图1、102)的状态编程(框403)为目标状态。更具体地，在目标忆阻器件(图1、102)上生成电压电位。在一个特定示例中，第一电压被施加到与目标忆阻器件(图1、102)相对应的行线(图2、210)，并且与目标忆阻器件(图1、102)相对应的第一列线(图2、212)被设置为接地。虽然具体参考了第一电压和接地，但是可以使用电压值和极性的任何组合来在目标忆阻器件(图1、102)上生成电压电位。仍然进一步为了激活目标忆阻器件(图1、102)，第二电压可以被施加到耦接到忆阻器件(图1、102)的选择晶体管(图2、209)的栅极。虽然图1和图2描绘了耦接到忆阻器件(图1、102)的选择晶体管(图2、209)，但是可以在
没有选择晶体管(图2、209)的情况下实施本文描述的原理，尽管选择晶体管用来减少寄生电流并且更完全地隔离目标忆阻器件(图1、102)。
为了耦接并联复位控制器(图2、206)使其能够调节流过目标忆阻器件(图1、102)的电流，单个固定值电阻器(图2、208)或可变电阻晶体管(图3、316)也被激活。这通过在固定值电阻器(图2、208)或可变电阻晶体管(图3、316)上生成电压电位并且关闭任何对应的选择晶体管(图2、209)来进行。可以通过传递通过行线(图2、210)的第一电压以及将与单个固定值电阻器(图2、208)或可变电阻晶体管(图3、316)相对应的第二列线(图2、212)接地来生成电压电位。
以这种方式，在电阻接近并联复位控制器(图2、206)组件的电阻(该电阻定义了忆阻器件(图1、102)的状态)时，该并联复位控制器(图2、206)能够从目标忆阻器件(图1、102)汲取电流。照此，目标忆阻器件(图1、102)可以被设置为任何数量的中间状态电平。本说明书提供的微调控制适用于其中模拟值或多于两个值将通过忆阻器件(图1、102)来表示的应用。此类应用包括训练神经网络、数字信号处理、矩阵乘法及其他。
图5是根据本文描述的原理的一个示例的、使用具有并联复位控制器(图2、206)的忆阻阵列(100)的计算系统(518)的示意图。可以在电子设备中实施计算系统(518)。电子设备的示例除其他电子设备外包括服务器、台式计算机、膝上型计算机、个人数字助理(PDA)、移动设备、智能电话、游戏系统和平板机。
可以在包括独立硬件、移动式应用或他们的组合等任何数据处理场景中通过计算网络来利用计算系统(518)。此外，可以在计算网络、公共云网络、私有云网络、混合云网络、其他形式的网络或者他们的组合中使用计算系统(518)。在一个示例中，由计算系统(518)提供的方法作为例如由第三方通过网络提供的服务提供。
为了实现其期望的功能，计算系统(518)包括各种硬件组件。在这些硬件组件中可以是若干处理器(520)、若干数据存储设备(528)、若干外围设备适配器(522)和若干网络适配器(526)。可以通过使用若干总线和/或网络连接来将这些硬件组件互连。在一个示例中，处理器(520)、数据存储设备(528)、外围设备适配器(522)和网络适配器(526)可以经由总线(524)通信地耦接。
处理器(520)可以包括硬件体系结构以从数据存储设备(528)中检索可执行代码并执行该可执行代码。可执行代码在由处理器(520)执行时可以使处理器(520)至少实现使用并联复位控制器件(图1、104)来开关忆阻元件(图1、102)的功能。计算系统(518)的功能依照本文描述的本说明书的方法。在执行代码的过程中，处理器(520)可以从若干剩余硬件单元检索输入并向该若干剩余硬件单元提供输出。
数据存储设备(528)可以存储由处理器(520)或其他处理设备执行的诸如可执行程序代码等数据。如将讨论的，数据存储设备(528)具体地可以存储表示若干应用的计算机代码，处理器(520)执行该计算机代码以实现至少本文描述的功能的。
数据存储设备(528)可以包括各种类型的存储器模块，包括易失性存储器和非易失性存储器。例如，本示例的数据存储设备(528)包括随机存取存储器(RAM)(532)、只读存储器(ROM)(534)和硬盘驱动器(HDD)存储器(536)。也可以利用许多其他类型的存储器，本说明书考虑在数据存储设备(528)中使用可以适合本文描述的原理的特定应用的许多不同类型的存储器。在某些示例中，数据存储设备(528)中的不同类型的存储器可以用于不同的数据存储需要。例如，在某些示例中，处理器(520)可以从只读存储器(ROM)(534)启动，将非易失存储器维持在硬盘驱动器(HDD)存储器(536)中，并且执行存储在随机存取存储器(RAM)(532)中的程序代码。
数据存储设备(528)除其他外可以包括计算机可读媒介、计算机可读存储媒介或非暂时性计算机可读媒介。例如，数据存储设备(528)可以是电子、磁、光、电磁、红外或半导体系统、装置或设备，或者上述的任何适当的组合。计算机可读存储媒介的更多特定示例例如可以包括以下：具有若干线材的电气连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程序只读存储器(EPROM或闪存)、便携式光盘只读存储器(CD-ROM)、光存储设备、磁存储设备或上述的任何适当的组合。在本文档的上下文中，计算机可读存储媒介可以是能够包含或存储计算机可用程序代码的任何有形媒介，该计算机可用程序代码由指令执行系统、装置或设备使用，或者与他们结合使用。在另一个示例中，计算机可读存储媒介可以是能够包含或存储程序的任何非暂时性媒介，该程序由指令执行系统、装置或设备使用，或者与他们结合使用。
计算系统(518)中的硬件适配器(522、524)使处理器(520)能够与计算系统(518)外部和内部的各种其他硬件元件对接。例如，外围设备适配器(522)可以提供到诸如显示设备(538)、鼠标或键盘等输入/输出设备的接口。外围设备适配器(522)还可以提供对诸如外部存储设备等其他外部设备，诸如服务器、交换机和路由器等若干网络设备，客户端设备，其他类型的计算设备，以及他们的组合的访问。
可以提供显示设备(538)以允许计算系统(518)的用户与计算系统(518)的功能交互并且实现计算系统(518)的功能。外围设备适配器(522)也可以创建处理器(520)与显示设备(538)、打印机或其他介质输出设备之间的接口。网络适配器(526)可以提供与例如网络内的其他计算设备的接口，由此实现计算系统(518)和位于网络内的其他设备之间的数据传输。
在由处理器(520)执行时，计算系统(518)可以在显示设备(538)上显示与可执行程序代码相关联的若干图形用户界面(GUI)，该可执行程序代码表示存储在数据存储设备(528)上的若干应用。例如，GUI可以显示交互式屏幕截图，该交互式屏幕截图允许用户与计算系统(518)交互以输入与忆阻阵列(514)相关联的值，如将在下面更详细描述的。另外，借助于在显示设备(538)的GUI上作出若干交互式手势，用户可以基于输入数据获取点积值。显示设备(538)的示例除其他显示设备(538)外包括计算机屏幕、膝上型屏幕、移动设备屏幕、个人数字助理(PDA)屏幕和平板电脑屏幕。
计算系统(518)还可以包括忆阻阵列(100)，该忆阻阵列(100)包括并联复位控制器(图2、206)。此类阵列(100)可以被布置为交叉开关阵列。
计算系统(518)还包括本文描述的系统和方法的实施方式中所使用的若干模块。计算系统(518)内的各种模块包括可以被单独执行的可执行程序代码。在该示例中，各种模块可以被存储为单独的计算机程序产品。在另一个示例中，计算系统(518)内的各种模块可以被结合在若干计算机程序产品内；每个计算机程序产品包括若干模块。
计算系统(518)可以包括忆阻开关模块(530)，以在由处理器(520)执行时辅助忆阻阵列(100)的功能。例如，忆阻开关模块(530)被用于确定施加到行线(图2、210)、列线(图2、212)和栅极线(图2、214)的电压。更进一步，忆阻开关模块(530)操作以通过激活对应的栅极线(图2、214)来选择特定固定值电阻器(图2、208)，以及以设置可变电阻晶体管(图3、316)的电阻。更进一步，忆阻开关模块(530)可以执行识别与忆阻器件(图1、102)的特定电阻电平相关联的逻辑值的功能。忆阻开关模块(530)还辅助选择特定忆阻器件(图1、102)作为目标。虽然具体参考了几个特定操作，但是忆阻开关模块(530)结合忆阻阵列(100)中的忆阻器件(图1、102)的开关执行了若干不同的操作。
使用并联复位控制器件(图1、104)1)允许将忆阻器件(图1、102)复位到中间状态；2)减小过驱动忆阻器件(图1、102)的可能性；3)减缓复位操作，从而改善朝向目标状态的会聚；4)维持集成电路上的小占用空间；以及5)可以用于其中单个忆阻器件(图1、102)存储多于两个比特信息的存储器。然而，预期到的是，本文公开的设备可以在解决若干技术领域中的其他问题和缺陷时提供有用性。因此，本文公开的系统和方法不应当被理解为解决任何特定问题。
已经给出了前面的描述以说明和描述所述原理的示例。此描述并非旨在穷举或将这些原理限制为所公开的任何精确形式。鉴于上述教导，许多修改和变化是可能的。

Claims (13)

1.一种忆阻阵列，包括：
多个忆阻器件，其中忆阻器件能在状态之间切换并且用于存储信息；以及
并联复位控制器件，并联地耦接到所述多个忆阻器件，以通过调节流过目标忆阻器件的电流来调节用于所述多个忆阻器件的复位操作，其中调节所述复位操作包括在所述目标忆阻器件接近多个中间状态中的一中间状态时减缓所述复位操作和一旦所述目标忆阻器件达到所述中间状态则停止所述复位操作，并且
其中调节所述复位操作包括在所述目标忆阻器件接近所述多个中间状态中的所述中间状态时从所述目标忆阻器件汲取电流以将所述目标忆阻器件置于所述多个中间状态中的所述中间状态中。
2.根据权利要求1所述的忆阻阵列，其中所述并联复位控制器件包括多组固定值电阻器，一组固定值电阻器被耦接到一组忆阻器件。
3.根据权利要求1所述的忆阻阵列，其中所述并联复位控制器件包括多个可变电阻晶体管，可变电阻晶体管被耦接到一组忆阻器件。
4.根据权利要求1所述的忆阻阵列，其中所述忆阻器件是多级忆阻器。
5.一种用于对忆阻阵列编程的方法，包括：
为目标忆阻器件选择目标状态，其中所述目标状态是所述目标忆阻器件从低电阻状态到高电阻状态时的多个中间状态中的一个状态；
将耦接到所述目标忆阻器件的并联复位控制器的电阻设置为与所述目标状态相对应的电阻值；
通过以下将所述目标忆阻器件的状态编程为所述目标状态：
在所述目标忆阻器件上生成电压电位；和
在所述并联复位控制器上生成电压电位，
其中，所述并联复位控制器通过调节流过所述目标忆阻器件的电流来调节用于所述忆阻阵列的复位操作，其中调节所述复位操作包括在所述目标忆阻器件接近所述多个中间状态中的所述目标状态时减缓所述复位操作和一旦所述目标忆阻器件达到所述目标状态则停止所述复位操作，并且
其中，在所述目标忆阻器件接近所述多个中间状态中的所述目标状态时从所述目标忆阻器件汲取电流，以使得所述目标忆阻器件被置于所述目标状态中。
6.根据权利要求5所述的方法，其中将所述并联复位控制器的电阻设置为所述电阻值包括：激活所述并联复位控制器的一组固定值电阻器中的一个固定值电阻器。
7.根据权利要求5所述的方法，其中将所述并联复位控制器的电阻设置为所述电阻值包括：通过使到可变电阻晶体管的栅极的输入信号变化来设置所述可变电阻晶体管的电阻。
8.一种忆阻交叉开关阵列，包括：
多个行线；
多个列线，与所述行线相交以形成多个交叉点；
多个忆阻器件，在所述交叉点处耦接在所述行线和所述列线之间，其中忆阻器件能在状态之间切换以存储信息；
多个并联复位控制器，每个并联复位控制器耦接到对应的行线，以通过在目标忆阻器件的电阻达到阈值时从所述目标忆阻器件汲取电流来调节通过忆阻器件的对应行的电流，并且通过调节流过所述目标忆阻器件的电流来调节用于所述忆阻器件的对应行的复位操作，
其中调节所述复位操作包括在所述目标忆阻器件接近多个中间状态中的一中间状态时减缓所述复位操作和一旦所述目标忆阻器件达到所述中间状态则停止所述复位操作，并且
其中调节所述复位操作包括在所述目标忆阻器件接近所述多个中间状态中的所述中间状态时从所述目标忆阻器件汲取电流以将所述目标忆阻器件置于所述多个中间状态中的所述中间状态中。
9.根据权利要求8所述的忆阻交叉开关阵列，进一步包括选择晶体管，所述选择晶体管被耦接到所述忆阻器件中的每个忆阻器件，用于调节流过对应忆阻器件的电流。
10.根据权利要求8所述的忆阻交叉开关阵列，其中所述阈值是通过所述并联复位控制器强制实施的一组阈值中的一个阈值。
11.根据权利要求10所述的忆阻交叉开关阵列，其中所述并联复位控制器包括多个固定值电阻器，每个固定值电阻器的电阻定义了对应的阈值。
12.根据权利要求10所述的忆阻交叉开关阵列，其中所述并联复位控制器是可变电阻晶体管，所述可变电阻晶体管的每个变化电阻定义了对应的阈值。
13.根据权利要求8所述的忆阻交叉开关阵列，进一步包括用于调节所述目标忆阻器件的置位操作的置位控制器。
CN201680075803.0A 2016-01-27 2016-01-27 忆阻阵列及用于对忆阻阵列编程的方法 Active CN108431895B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/015054 WO2017131651A1 (en) 2016-01-27 2016-01-27 Memristive array with parallel reset control devices

Publications (2)

Publication Number Publication Date
CN108431895A CN108431895A (zh) 2018-08-21
CN108431895B true CN108431895B (zh) 2023-06-23

Family

ID=59398557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680075803.0A Active CN108431895B (zh) 2016-01-27 2016-01-27 忆阻阵列及用于对忆阻阵列编程的方法

Country Status (4)

Country Link
US (1) US10770140B2 (zh)
EP (1) EP3378066A4 (zh)
CN (1) CN108431895B (zh)
WO (1) WO2017131651A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102578124B1 (ko) * 2016-12-16 2023-09-14 에스케이하이닉스 주식회사 신경망 장치의 정규화 장치 및 방법
EP3631800A4 (en) * 2017-05-22 2021-04-07 University of Florida Research Foundation DEEP LEARNING IN TWO PART MEMRISTIVE NETWORKS
CN108712621B (zh) * 2018-06-29 2020-02-14 华中科技大学 一种基于忆阻和cmos的运动目标检测电路
US10522223B1 (en) 2018-07-04 2019-12-31 International Business Machines Corporation Resistive memory device for matrix-vector multiplications
JP6789576B2 (ja) * 2018-08-02 2020-11-25 株式会社フローディア 積和演算装置
US11294763B2 (en) 2018-08-28 2022-04-05 Hewlett Packard Enterprise Development Lp Determining significance levels of error values in processes that include multiple layers
US10984860B2 (en) * 2019-03-26 2021-04-20 Hewlett Packard Enterprise Development Lp Self-healing dot-product engine
CN111986721A (zh) * 2019-05-21 2020-11-24 华为技术有限公司 存储设备与写数据的方法
CN110767963B (zh) * 2019-09-09 2021-02-26 杭州电子科技大学 一种基于忆阻器的新型可重构双频带通滤波器
US10978149B1 (en) * 2020-05-12 2021-04-13 Winbond Electronics Corp. Resistive memory apparatus and adjusting method for write-in voltage thereof
US11200948B1 (en) * 2020-08-27 2021-12-14 Hewlett Packard Enterprise Development Lp System for a flexible conductance crossbar
US11988555B1 (en) * 2023-02-06 2024-05-21 International Business Machines Corporation Configurable sensor units and sensor apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574076A (zh) * 2003-06-12 2005-02-02 夏普株式会社 非易失性半导体存储装置及其控制方法
CN1722302A (zh) * 2004-01-20 2006-01-18 索尼株式会社 存储器设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
JP4662990B2 (ja) * 2005-06-20 2011-03-30 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7920402B2 (en) * 2006-11-17 2011-04-05 Panasonic Corporation Resistance variable memory apparatus
JP5065401B2 (ja) * 2007-09-10 2012-10-31 パナソニック株式会社 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法
US7961534B2 (en) * 2007-09-10 2011-06-14 Hynix Semiconductor Inc. Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof
US7898844B2 (en) 2008-10-31 2011-03-01 Seagate Technology, Llc Magnetic tunnel junction and memristor apparatus
US7830693B2 (en) 2008-11-12 2010-11-09 Seagate Technology Llc NAND based resistive sense memory cell architecture
US8416604B2 (en) * 2010-01-26 2013-04-09 Industrial Cooperation Foundation Chonbuk National University Method of implementing memristor-based multilevel memory using reference resistor array
WO2012091691A2 (en) * 2010-04-30 2012-07-05 Hewlett-Packard Development Company, L.P. Programmable current-limited voltage buffer, integrated-circuit device and method for current-limiting a memory element
US8331127B2 (en) 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
US20120044742A1 (en) 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
US8830727B2 (en) * 2011-10-21 2014-09-09 Hewlett-Packard Development Company, L.P. Multi-level memory cell with continuously tunable switching
CN102543172B (zh) * 2012-02-27 2014-09-24 北京大学 一种适用于神经元电路的阻变忆阻器的控制方法
US9306151B2 (en) 2012-05-25 2016-04-05 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Threshold gate and threshold logic array
US8773167B2 (en) * 2012-07-30 2014-07-08 Hewlett-Packard Development Company, L.P. Implementing logic circuits with memristors
US8937829B2 (en) * 2012-12-02 2015-01-20 Khalifa University of Science, Technology & Research (KUSTAR) System and a method for designing a hybrid memory cell with memristor and complementary metal-oxide semiconductor
JP6017291B2 (ja) * 2012-12-10 2016-10-26 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ回路
US9070436B2 (en) * 2013-01-30 2015-06-30 Hewlett-Packard Development Company, L.P. Memory controller using crisscross error-correcting codes
US9461539B2 (en) * 2013-03-15 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-calibrated voltage regulator
CN105431906B (zh) * 2013-07-31 2018-06-05 慧与发展有限责任合伙企业 存储器单元、数据存储装置以及形成存储器单元的方法
CN104571949B (zh) * 2014-12-22 2017-07-07 华中科技大学 基于忆阻器实现计算与存储融合的处理器及其操作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574076A (zh) * 2003-06-12 2005-02-02 夏普株式会社 非易失性半导体存储装置及其控制方法
CN1722302A (zh) * 2004-01-20 2006-01-18 索尼株式会社 存储器设备

Also Published As

Publication number Publication date
WO2017131651A1 (en) 2017-08-03
US10770140B2 (en) 2020-09-08
EP3378066A4 (en) 2019-07-31
CN108431895A (zh) 2018-08-21
US20190027217A1 (en) 2019-01-24
EP3378066A1 (en) 2018-09-26

Similar Documents

Publication Publication Date Title
CN108431895B (zh) 忆阻阵列及用于对忆阻阵列编程的方法
US11055603B2 (en) Neuromorphic system and memory device having stacked synapse elements connected in parallel
US10534840B1 (en) Multiplication using non-volatile memory cells
EP3732686B1 (en) Drift mitigation with embedded refresh
Zhang et al. Synaptic characteristics of Ag/AgInSbTe/Ta-based memristor for pattern recognition applications
Gao et al. Fully parallel write/read in resistive synaptic array for accelerating on-chip learning
Hu et al. Associative memory realized by a reconfigurable memristive Hopfield neural network
US10593403B2 (en) Memristive arrays with a waveform generation device
US20100220523A1 (en) Stochastic synapse memory element with spike-timing dependent plasticity (stdp)
CN107077887B (zh) 生成分组忆阻器的代表性逻辑指示符
Woo et al. Impact of selector devices in analog RRAM-based crossbar arrays for inference and training of neuromorphic system
Merkel et al. Reconfigurable N-level memristor memory design
US20200167530A1 (en) Performing complex multiply-accumulate operations
US20200118626A1 (en) Method of operating resistive memory device to increase read margin
US11410025B2 (en) Implementing a multi-layer neural network using crossbar array
US10424378B2 (en) Memristive control circuits with current control components
TWI753532B (zh) 神經網絡中用於權重更新的記憶體元件
Ramadan et al. Adaptive programming in multi-level cell ReRAM
García-Redondo et al. Self-controlled multilevel writing architecture for fast training in neuromorphic RRAM applications
US20170271408A1 (en) Memory cell with a multi-layered selector
Yu Orientation classification by a winner-take-all network with oxide RRAM based synaptic devices
US11158370B2 (en) Memristive bit cell with switch regulating components
WO2016118165A1 (en) Sensing an output signal in a crossbar array
US20150221701A1 (en) Memory device and memory cell array
US11217630B2 (en) Implementing memristor crossbar array using non-filamentary RRAM cells

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant