TWI640004B - 電阻式隨機存取記憶體 - Google Patents

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Abstract

本發明提供一種電阻式記憶體，包括至少一第一電阻式記憶胞、第一位元線選擇開關、第一源極線選擇開關、第一下拉開關以及第二下拉開關。第一位元線選擇開關耦接至第一位元線以及感測放大器。第一源極線選擇開關耦接至源極線以及感測放大器。第一及第二下拉開關分別地耦接至位元線及源極線。當讀取操作被執行時，第一位元線選擇開關以及第二下拉開關的導通或斷開狀態相同，第一源極線選擇開關以及第一下拉開關的導通或斷開狀態相同，且第一及第二下拉開關的導通或斷開為互補的。

Description

電阻式隨機存取記憶體
本發明關於一種電阻式記憶體，特別是關於一種具有可執行反向讀取的結構的電阻式記憶體。
在習知的電阻式隨機存取記憶體技術中，選擇好的設定或重置電壓以及克服電阻式隨機存取記憶胞的讀取干擾(read disturb)是很大的挑戰。即使是應用一個非常小的讀取電壓至隨機存取記憶胞中，都可能因為讀取干擾現象而導致記憶胞狀態的改變。電阻式隨機存取記憶胞被干擾的現象是在執行讀取操作時，由於漏極的讀取電壓或者是源極的讀取電壓的極性(polarity)與設定或重置操作相同。因此，電阻式隨機存取記憶胞在連續讀取時，會有資料干擾的情形發生。
本發明提供一種電阻式記憶體，此電阻式記憶體證明具有可執行反向讀取的結構，以降低電阻式記憶體中位元胞讀取干擾狀態。
本發明提供一種電阻式記憶體。此電阻式記憶體包括至少一第一電阻式細胞、第一位元線選擇開關、第一源極線選擇開關、第一下拉開關以及第二下拉開關。第一電阻式記憶胞具有第一端、第二端以及控制端，其中第一電阻式記憶胞的第一端耦接至第一位元線，第一電阻式記憶胞的第二端耦接至第一源極線，以及第一電阻式記憶胞的控制端耦接至字元線。第一位元線選擇開關具有與第一位元線耦接的第一端，以及與感測放大器的第一輸入端耦接的第二端。第一源極線選擇開關具有與第一源極線耦接的第一端，以及與感測放大器的第一輸入端耦接的第二端。第一下拉開關耦接至第一電阻式記憶胞的第一端與參考接地之間，並接收第一控制訊號以被導通或斷開。第二下拉開關耦接至第一電阻式記憶胞的第二端以及參考接地之間，並接收第二控制訊號以被導通或斷開。其中，當讀取操作被執行於第一電阻式記憶胞時，第一位元線選擇開關與第二下拉開關的導通或斷開狀態相同第一源極線選擇開關與該第一下拉開關的導通或斷開狀態相同，且第一以及第二下拉開關的導通或斷開狀態是互補的。
根據上述說明內容，在本揭露中，此電阻式記憶胞可以以由電阻式記憶胞的正向(forward)或反向(reverse)極性(polarity)而被讀取。藉由本揭露的架構，讀取干擾可以被最小化。再者，本揭露的電阻式記憶胞可以以兩種不同的模式而被讀取，正向讀取(forward read)可以被使用於設定認證操作(set verify operation)，而反向讀取(reverse read)可以被用於重置讀取操作(reset verify operation)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示了本揭露的一實施例中的電阻式記憶體架構圖。電阻式記憶體100包括電阻式記憶胞RMCELL1、RMCELL2，位元線選擇開關110、源極線選擇開關130、下拉開關120、140，設定／重置寫入驅動器150、參考記憶胞160以及電晶體T1、T2。在此範例實施例中，電阻式記憶胞RMCELL1的第一端耦接至第一位元線BL，電阻式記憶胞RMCELL1的第二端耦接至源極線SL，以及電阻式記憶胞RMCELL1的控制端耦接至字元線WL1。電阻式記憶胞RMCELL2的第一端耦接至位元線BL，電阻式記憶胞RMCELL2的第二端耦接至源極線SL，以及電阻式記憶胞RMCELL2的控制端耦接至字元線WL2。在此範例實施例中，電阻式記憶胞RMCELL1是一個電晶體搭配一個電阻元件（1T1R）的態樣。舉例來說，電阻式記憶胞RMCELL1包括電晶體MR以及電阻RR，且電晶體MR以及電阻RR以串聯的方式耦接至源極線SL以及位元線BL之間。位元線選擇開關110的第一端耦接至位元線BL，以及位元線選擇開關110的第二端耦接至感測放大器SA的第一輸入端I1。源極線選擇開關130的第一端耦接至源極線SL，源極線選擇開關130的第二端亦耦接至感測放大器SA的第一輸入端I1。下拉開關(pull down switches)120、140分別地耦接至位元線BL以及源極線SL，經由控制訊號BLYSb、BLSY，下拉開關120、120被分別控制導通或斷開，以分別地將位元線BL及源極線SL拉至參考接地VSS。
另一方面，設定／重置寫入驅動器150被耦接至感測放大器SA的第一輸入端I1，以及設定／重置寫入驅動器150可以透過位元線選擇開關110提供寫入訊號至位元線BL，以設定或重置電阻式記憶胞RMCELL1、RMCELL2。參考記憶胞160耦接至感測放大器SA的傳送輸入端I2。參考記憶胞160具有預設參考電阻，並根據參考電阻提供參考訊號至感測放大器SA的第二輸入端I2。
電晶體T2耦接至參考記憶胞160與感測放大器SA的第二輸入端I2之間，以及電晶體T1耦接至位元線選擇開關110以及感測放大器SA的第一輸入端I1之間。電晶體T1、T2的控制端接收參考偏壓VSAREF。
在本範例實施例中，位元線選擇開關110包括開關SW11、SW12。開關SW11、SW12以串聯的方式耦接至位元線BL以及感測放大器SA的第一輸入端I1之間。開關SW11的控制端接收反相控制訊號(inverted control signal) BLYS，而開關SW11會根據此反相控制訊號BLYS被導通或斷開。開關12的控制端接收位元線選擇訊號Blsel，而開關12會根據此位元線選擇訊號Blsel被導通或斷開。其中，反相控制訊號BLYS被反轉成控制訊號BLYSb。此外，開關SW11、SW12分別地由電晶體M11、M12所形成。
源極線選擇開關130包括開關SW21、SW22。開關SW21、SW22以串聯的方式耦接至源極線SL以及感測放大器SA的第一輸入端I1之間。開關SW21的控制端接收反相控制訊號SLYS，而開關SW21會根據此反相控制訊號SLYS被導通或斷開。開關SW22的控制端接收源極線選擇訊號Slsel，而開關22會根據源極線選擇訊號Slsel被導通或斷開。其中，反相控制訊號SLYS被反轉成控制訊號SLYSb。此外，開關SW21、SW22分別地由電晶體M21、M22所形成。
當讀取操作被執行於電阻式記憶胞RMCELL1時，位元線選擇開關110與下拉開關140的導通或斷開狀態一致，源極線選擇開關130與下拉開關120的導通或斷開狀態一致，而下拉開關120、140的導通或斷開狀態是互補的。
關於電阻式記憶體100的詳細操作，當讀取操作被執行於電阻式記憶體100中時，有兩種模式可以被選擇以執行讀取操作。第一種模式為正向讀取模式，而第二種模式則為反向讀取模式。若正向讀取模式被選擇，源極線選擇開關130的開關SW21、SW22都會被斷開，且下拉開關140會被導通。此外，位元線選擇開關110的開關SW11、SW12都會被導通，且下拉開關120會被斷開。若電阻式記憶胞RMCELL1被選擇以執行讀取操作，而電阻式記憶胞RMCELL2未被選擇，則字元線WL2會被拉至參考接地，而字元線WL1會被驅動至致能電壓。也就是說，在執行讀取操作的期間，下拉開關140、電阻式記憶胞RMCELL1以及位元線選擇開關110會形成一個電路迴圈，且電阻式記憶胞RMCELL1的電阻值可以以電流或電壓的形式來表示，並被傳至感測放大器SA的第一輸入端I1。接著，感測放大器SA會比較第一輸入端I1以及第二輸入端I2上的訊號，以產生感測輸出資料。
相反地，若反向讀取模式被選擇，源極線選擇開關130的開關SW21、SW22皆會被導通，而下拉開關140會被斷開。此外，位元線選擇開關110的開關SW11、SW12都會被斷開，而下拉開關120會被導通。也就是說，若電阻式記憶胞RMCELL1被選擇以執行讀取操作，則下拉開關120、電阻式記憶胞RMCELL1以及源極線選擇開關130可形成電路迴圈，且電阻式記憶胞RMCELL1的電阻值可以以電流或者電壓的形式來表示，並被傳至感測放大器SA的第一輸入端I1。接著，感測放大器SA會比較第一輸入端I1以及第二輸入端I2上的訊號，以產生感測輸出資料。
需注意的是，正向讀取模式被定義為，讀取操作的讀取電壓極性與設定電壓極性相同，而反向讀取模式被定義為，讀取操作的讀取電壓極性與重置電壓極性相同。在某些實施例中，正向讀取模式是被執行於設定操作致後，以作為設定認證操作。而反向讀取模式則是被執行於重置操作之後，以作為重置認證操作。
在另一方面，電阻式記憶體100會以正向或反向讀取模式兩者之一的方式讀取電阻式記憶胞，且藉由保險絲選項位元可以預先選擇預設的讀取模式。舉例來說，藉由保險絲選項位元，由於反向讀取模式具有較高的干擾讀取電壓（約0.6伏特），反向讀取模式可以用於所有認證讀取操作以及一般讀取操作。
此外，為了較佳的電路匹配，參考記憶胞160具有與電阻式記憶胞RMCELL1相同的正向或反向讀取電壓極性。
請參考圖2，圖2繪示了本揭露的另一實施例中的電阻式記憶體架構圖。電阻式記憶體200包括電阻式記憶胞RMCELL1、RMCELL2、位元線選擇開關110、源極線選擇開關130、下拉開關120、140、設定／重置驅動器150、參考記憶胞160以及電晶體T1、T2。在此範例實施例中，電阻式記憶胞RMCELL1包括記憶胞RMCELL1-1、RMCELL1-2，以及電阻式記憶胞RMCELL2包括記憶胞RMCELL2-1、RMCELL2-2。記憶胞RMCELL1-1、RMCELL1-2、RMCELL2-1以及RMCELL2-2耦接至相同的源極線SL，亦耦接至相同的位元線BL。然而，記憶胞RMCELL1-1、RMCELL1-2分別地耦接至兩個不同的字元線WL1以及WLn+1，而記憶胞RMCELL2-1、RMCELL2-2分別地耦接至兩個不同的字元線WL2以及WLn+2。
在此實施例中，下拉開關120、140分別地由電晶體MD1及MD2所形成。
圖3繪示本揭露的又一實施例中的電阻式記憶體架構圖。電阻式記憶體300包括電阻式記憶胞RMCELL1-RMCELL4、位元線選擇開關310、350、源極線選擇開關330、370、下拉開關320、340、360及380、設定／重置寫入驅動器301、302，以及電晶體T1、T2。位元線選擇開關310耦接至位元線BLc以及感測放大器SA的第一輸入端I1之間，以及下拉開關320耦接至位元線BLc以及參考接地VSS之間。源極線選擇開關330耦接至源極線SLc以及感測放大器SA的第一輸入端I1之間，且下拉開關340耦接至源極線SLc以及參考接地VSS之間。
位元線選擇開關350耦接至位元線BLt以及感測放大器SA的第二輸入端I2之間，且下拉開關360耦接至位元線BLt以及參考接地VSS之間。源極線選擇開關370耦接至源極線SLt以及感測放大器SA的第二輸入端I2之間，且下拉開關380耦接至源極線SLt以及參考接地VSS之間。
設定／重置驅動器301、302分別地耦接至感測放大器SA的第一輸入端I1以及第二輸入端I2。
在正向讀取模式中，電阻式記憶胞RMCELL1、RMCELL3被選擇進行讀取。在此時，位元線選擇開關310、350被導通，下拉開關340、380被導通，源極線選擇開關330、370被斷開，下拉開關320、360被斷開。感測放大器SA感測來自位元線BLt、BLc的訊號，並藉由比較來自位元線BLt、BLc的訊號來產生感測輸出資料。
在反向讀取模式中，電阻式記憶胞RMCELL1、RMCELL3被選擇進行讀取。在此時，位元線選擇開關310、350被斷開，下拉開關340、380被斷開，源極線選擇開關330、370被導通，下拉開關320、360被導通。感測放大器SA感測來自源極線SLt、SLc的訊號，並藉由比較來自源極線SLt、SLc的訊號來產生感測輸出資料。
圖4繪示了本揭露的再一實施例中的電阻式記憶體架構圖。電阻式記憶體400包括電阻式記憶胞RMCELL1-RMCELL2、位元線選擇開關410、450、源極線選擇開關430、470、下拉開關420、440、460以及480、設定／重置寫入驅動器401、402以及電晶體T1、T2。在此範例實施例中，電阻式記憶胞RMCELL1包括記憶胞RMCELL1-1、RMCELL1-2，而電阻式記憶胞RMCELL2包括記憶胞RMCELL2-1、RMCELL2-2。
記憶胞RMCELL1-1、RMCELL1-2耦接至相同的位元線BLc且耦接至相同的源極線SLc，然而，記憶胞RMCELL1-1、RMCELL1-2分別耦接至不同的字元線WL1、WLn+1。記憶胞RMCELL2-1、RMCELL2-2耦接至相同的位元線BLt且耦接至相同的源極線SLt，然而，記憶胞RMCELL2-1、RMCELL2-2分別耦接至不同的字元線WL1、WLn+1。在此範例實施例中，藉由感測放大器獲得的感測電流可以被放大，並改善電阻式記憶體400的資料讀取精確度。
綜上所述，本揭露提供了一種具有可執行反向讀取的記憶體架構，且可以選擇正向或反向讀取操作，以最小化讀取干擾情形。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400‧‧‧電阻式記憶體
110、310、350、410、450‧‧‧位元線選擇開關
120、140、320、340、360、380、420、440、460、480‧‧‧下拉開關
130、330、370、430、470‧‧‧源極線選擇開關
150、301、302、401、402‧‧‧設定／重置寫入驅動器
160‧‧‧參考記憶胞
BL、BLt、BLc‧‧‧位元線
Blsel‧‧‧位元線選擇訊號
BLYSb、SLYSb‧‧‧控制訊號
BLYS、SLYS‧‧‧反相控制訊號
I1、I2‧‧‧輸入端
MR、MD1、MD2、M21、M22、T1、T1s、T2‧‧‧電晶體
RMCELL1-RMCELL4、RMCELL1-1、RMCELL1-2、RMCELL2-1、RMCELL2-2‧‧‧電阻式記憶胞
RR‧‧‧電阻
SA‧‧‧感測放大器
SL、SLt、SLc‧‧‧源極線
Slsel‧‧‧源極線選擇訊號
SW11、SW12、SW21、SW22‧‧‧開關
VSS‧‧‧參考接地
VSAREF‧‧‧參考偏壓
WL1、WLn+1、WL2、WLn+2‧‧‧字元線
附圖圖式是用以提供對發明更進一步理解，並且被併入並構成本說明書的一部分。這些圖示繪示了本發明的範例實施例，並與說明書一起，用於解釋本發明的原理。 圖1繪示了本揭露的一實施例中的電阻式記憶體架構圖。 圖2繪示了本揭露的另一實施例中的電阻式記憶體架構圖。 圖3繪示了本揭露的又一實施例中的電阻式記憶體架構圖。 圖4繪示了本揭露的再一實施例中的電阻式記憶體架構圖。

Claims (10)

  1. 一種電阻式記憶體，包括：至少一第一電阻式記憶胞，具有一第一端、一第二端以及一控制端，其中該第一電阻式記憶胞的該第一端耦接至一第一位元線，該第一電阻式記憶胞的該第二端耦接至一第一源極線，以及該第一電阻式記憶胞的該控制端耦接至一字元線；以及一第一位元線選擇開關，具有與該第一位元線耦接的一第一端，以及與一感測放大器的一第一輸入端耦接的一第二端；一第一源極線選擇開關，具有與該第一源極線耦接的一第一端，以及與該感測放大器的該第一輸入端耦接的一第二端；一第一下拉開關，耦接至該第一電阻式記憶胞的該第一端與一參考接地之間，並接收一第一控制訊號以被導通或斷開；以及一第二下拉開關，耦接至該第一電阻式記憶胞的該第二端以及該參考接地之間，並接收一第二控制訊號以被導通或斷開，其中，當一讀取操作被執行於該第一電阻式記憶胞時，該第一位元線選擇開關與該第二下拉開關的導通或斷開狀態相同，該第一源極線選擇開關與該第一下拉開關的導通或斷開 狀態相同，且該第一以及第二下拉開關的導通或斷開狀態是互補的，其中該第一位元線選擇開關包括：一第一開關單元，具有一第一端、一第二端以及一控制端，其中該第一開關單元的該第一端耦接至該第一位元線，且該第一開關單元的該控制端接收一反相第一控制訊號；以及一第二開關單元，具有一第一端、一第二端以及一控制端，其中該第二開關單元的該第一端耦接至該第一開關單元的該第二端，該第二控制單元的該第二端耦接至該感測放大器的該第一輸入端，且該第二開關單元的該控制端接收一第一位元線選擇訊號。
  2. 如申請專利範圍第1項所述的電阻式記憶體，其中該第一源極線選擇開關包括：一第三開關單元，具有一第一端，一第二端以及一控制端，其中該第三開關單元的該第一端耦接至該第一源極線，以及該第三開關單元的該控制端接收一反相第二控制訊號；一第四開關單元，具有一第一端，一第二端以及一控制端，其中該第四開關單元的該第一端耦接至該第三開關單元的該第二端，該第四開關單元的該第二端耦接至該感測放大器的該第一輸入端，以及該第四開關單元的該控制端接收一第一源極線選擇訊號。
  3. 如申請專利範圍第1項所述的電阻式記憶體，更包括： 一參考記憶胞，耦接至該感測放大器的一第二輸入端，其中該參考記憶胞具有一參照電阻，並根據該參照電阻提供一參考訊號至該感測放大器的該第二輸入端。
  4. 如申請專利範圍第3項所述的電阻式記憶體，更包括：一第一電晶體，具有一第一端、一第二端以及一控制端，該第一電晶體的該第一端耦接至該第一位元線選擇開關的該第二端以及該第一源極線選擇開關的該第二端，該第一電晶體的該第二端耦接至該感測放大器的該第一輸入端，以及該第一電晶體的該控制端接收一參考偏壓；以及一第二電晶體，具有一第一端以接收該參考訊號，一第二端耦接至該感測放大器的該第二輸入端，以及一控制端以接收該參考偏壓。
  5. 如申請專利範圍第1項所述的電阻式記憶體，更包括：一設定/重置寫入驅動器，耦接至該第一位元線選擇開關，透過該第一位元線選擇開關提供一寫入訊號至該第一位元線，以設定或重置該第一電阻式記憶胞。
  6. 如申請專利範圍第1項所述的電阻式記憶體，更包括：至少一第二電阻式記憶胞，具有一第一端、第二端以及一控制端，其中該第一電阻式記憶胞的該第一端耦接至該第二位元線，該第一電阻式記憶胞的一第二端被耦接一第二源極線，以及該第一電阻式記憶胞的該控制端耦接至該字元線；以及 一第二位元線選擇開關，具有耦接至該第二位元線的一第一端，以及耦接至該感測放大器的一第二輸入端的一第二端；一第二源極線選擇開關，具有耦接至該第二源極線的一第一端，以及耦接至該感測放大器的該第二輸入端的一第二端；一第三下拉開關，耦接至該第二電阻式記憶胞的該第一端以及該參考接地，並接收該第一控制訊號以被導通或斷開；一第四下拉開關，耦接至該第二電阻式記憶胞的該第二端以及該參考接地，並接收該第二控制訊號以被導通或斷開，其中，當該讀取操作被執行於該第二電阻式記憶胞，該第二位元線選擇開關以及該第四下拉開關的導通或斷開狀態是相同的，該第二源極線選擇開關以及該第三下拉開關的導通或斷開狀態是相同的，且該第三下拉開關以及該第四下拉開關的導通或斷開狀態是互補的。
  7. 如申請專利範圍第6項所述的電阻式記憶體，其中該第二位元線選擇開關包括：一第三開關單元，具有一第一端、一第二端以及一控制端，其中該第三開關單元的該第一端耦接至該第二位元線，以及該第三開關單元的該控制端接收該反相第一控制訊號；以及一第二開關單元，具有一第一端、一第二端以及一控制端，其中該第四開關單元的該第一端耦接至該第三開關單元的 該第二端，該第四開關單元的該第二端耦接至該感測放大器的該第二輸入端，以及該第四開關單元的該控制端接收該第一位元線選擇訊號。
  8. 如申請專利範圍第6項所述的電阻式記憶體，其中該第二源極線選擇開關包括：一第三開關單元，具有一第一端、一第二端以及一控制端，其中該第三開關單元的該第一端被耦接至該第二源極線，以及該第三開關單元的該控制端接收一反相第二控制訊號；以及一第四開關單元，具有一第一開關、一第二開關以及一控制開關，其中該第四開關單元的該第一端耦接至該第一開關單元的該第二端，該第四開關單元的該第二端耦接至該感測放大器的該第二輸入端，以及該第四開關單元的該控制端接收一第一源極線選擇訊號。
  9. 如申請專利範圍第8項所述的電阻式記憶體，更包括：一第一電晶體，具有耦接至該第一位元線選擇開關的該第二端以及該第一源極線選擇開關的該第二端的一第一端，耦接至該感測放大器的該第一輸入端的一第二端，以及一控制端以接收一參考偏壓；以及一第二電晶體，具有耦接至該第二位元線選擇開關以及該第二源極線選擇開關的一第一端，耦接至該感測放大器的該第二輸入端的一第二端，以及一控制端以接收該參考偏壓。
  10. 如申請專利範圍第6項所述的電阻式記憶體，更包括：一設定/重置寫入驅動器，耦接至該第二源極線選擇開關，透過該第二源極線選擇開關提供一寫入訊號至該第二源極線，以設定或重置該第二電阻式記憶胞。
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