JP2005063644A - 不揮発性半導体メモリ装置 - Google Patents

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Abstract

【課題】 不揮発性半導体メモリ装置を提供する。
【解決手段】本発明によるメモリ装置は、基準セルアレイと各々がメモリセルを含む複数個のバンクを含む。複数個の電流複写回路はバンクの各々に対応し、基準セルアレイを通じて流れる基準電流を複写して基準電圧を各々発生する。複数個の感知ブロックはバンクの各々に対応し、対応する電流複写回路からの基準電圧に応答して対応するバンクからデータを感知する複数個の感知増幅器を各々含む。
【選択図】図１

Description

本発明は半導体メモリ装置に関するものであり、さらに具体的には、基準メモリセルを利用して感知動作を実行するフラッシュメモリ装置に関するものである。
コンピュータシステム、デジタルハンディターミナルなどのような電子装置で不揮発性半導体メモリ装置は重要な構成要素としての役割を果たしている。そのような電子装置において、大きい貯蔵容量を有するメモリ装置に対する要求が徐々に増加している。これを満足させるためには、集積度を向上させることを最も優先すべきである。しかし、多くの制約によって現工程技術を利用して集積度を大きく向上させることは難しい。対案として、集積度の向上なしに、貯蔵容量を倍加させることのできる方法が開発されている。そのような方法は、よく知られたように、一つのメモリセルにマルチビット（またはマルチレベル）データを貯蔵する技術を含む。
マルチビットデータを貯蔵するメモリの例が特許文献１および２に記載されている。
メモリセルに貯蔵されたマルチビットデータの読み出し／書き込みのために、よく知られたように、感知増幅回路が使用される。感知増幅回路は選択されたメモリセルを通じて流れる電流の量を基準電流と比較することによって、選択されたメモリセルに貯蔵されたデータを感知増幅する。基準電流を生成するために、一般的に、感知増幅回路内に基準メモリセルを配置する。例えば、一つのメモリセルが単一ビットデータを貯蔵する時、感知増幅回路には一つの基準メモリセルが存在する。一つのメモリセルが２ビットデータを貯蔵する時、感知増幅回路には三つの基準メモリセルが存在する。感知増幅回路に位置した基準メモリセルは異なるしきい値電圧を有するようにプログラムされるべきである。
マルチビットメモリ装置に多数の感知増幅回路が求められる場合に、各感知増幅回路には多数の基準メモリセルが配置されるであろう。マルチビットメモリ装置の場合、各メモリセルはマルチビット状態に各々対応するしきい値電圧分布のうちの一つを有し、しきい値電圧分布間のマージンは単一ビットメモリ装置と比べて少ない。少ないマージンを利用してマルチビットデータを読み出すためには、基準メモリセルのしきい値電圧は厳格に管理されるべきである。したがって、感知増幅回路に使用される基準メモリセルのしきい値電圧を厳格に管理するためには、基準メモリセルの各々が求められるしきい値電圧を有するか否かを判別するためのテスト動作がかなり長時間の間実行されるべきである。さらに、感知増幅回路内の基準メモリセルは、よく知られたように、多くのレイアウト領域（基準メモリセルのための別途のウェル領域、基準メモリセルを制御するのに使用される高電圧トランジスタのための別途のウェル領域など）を要する。
米国特許第6,122,188号明細書 米国特許第5,673,233号明細書
本発明の目的は、レイアウト面積を減らすことができるフラッシュメモリ装置を提供することである。
本発明の他の目的は、テスト時間を減らすことができるフラッシュメモリ装置を提供することである。
本発明のさらに他の目的は、読み出し時間を向上させるフラッシュメモリ装置を提供することである。
上述の目的を達成するために本発明の特徴によると、半導体メモリ装置は、基準セルアレイと、各々がメモリセルを含む複数個のバンクと、前記バンクの各々に対応し、各々が前記基準セルアレイを通じて流れる基準電流を複写して基準電圧を発生する複数個の電流複写回路と、前記バンクの各々に対応し、各々が対応する電流複写回路からの基準電圧に応答して対応するバンクからデータを感知する複数個の感知増幅器を含む複数個の感知増幅ブロックとを含む。
この実施の形態において、前記電流複写回路は対応する感知増幅ブロックに隣接して配置される。
この実施の形態において、前記電流複写回路の各々は電源電圧に連結されたソース、および基準信号ラインを通じて前記基準セルアレイに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、前記電源電圧に連結されたソース、および第２ノードに共通連結されたゲートおよびドレインを有する第２ＰＭＯＳトランジスタと、前記第１ノードの電圧と前記第２ノードの電圧とを比較して前記基準電圧を発生する第１増幅器と、前記第２ノードと接地電圧との間に連結され、前記基準電圧によって制御される第１ＮＭＯＳトランジスタとを含む。
この実施の形態において、前記各感知増幅ブロックの各感知増幅器はメイン感知ノードと、基準感知ノードと、前記メイン感知ノードに所定の電流を供給する第１ＰＭＯＳトランジスタと、前記基準感知ノードに所定の電流を供給する第２ＰＭＯＳトランジスタと、対応する電流複写回路からの基準電圧に応答して前記基準感知ノードに供給される電流を放電する第２ＮＭＯＳトランジスタと、前記基準感知ノードの電圧と前記メイン感知ノードの電圧とを比較してデータを出力する第２増幅器とを含む。
この実施の形態において、前記各感知増幅器は、前記メイン感知ノードおよび前記基準感知ノードに各々連結され、放電信号に応答して動作する第３および第４ＮＭＯＳトランジスタをさらに含み、前記第１および第２ＮＭＯＳトランジスタは第１接地ラインに連結された第１ガードバンド内に形成され、前記第３および第４ＮＭＯＳトランジスタは第２接地ラインに連結された第２ガードバンド内に形成される。
本発明の他の特徴によると、半導体メモリ装置は、基準セルアレイと、各々がメモリセルを含む複数個のバンクと、前記バンクの各々に対応し、各々が前記基準セルアレイを通じて流れる基準電流を複写して基準電圧を発生する複数個の電流複写回路と、前記バンクの各々に対応し、各々が対応する電流複写回路からの基準電圧に応答して対応するバンクからデータを感知する複数個の感知増幅器を含む複数個の感知増幅ブロックとを含む。
この実施の形態において、前記メモリセルの各々はマルチビットデータを貯蔵する。前記基準セルアレイは異なるしきい値電圧を有するようにプログラムされる第１乃至第３基準メモリセルを含み、前記電流複写回路の各々は前記第１乃至第３基準メモリセルを通じて流れる電流を複写して第１乃至第３基準電圧を発生する第１乃至第３電流複写機を含む。
この実施の形態において、前記第１乃至第３電流複写機の各々は電源電圧に連結されたソース、および対応する基準信号ラインを通じて前記基準セルアレイに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、前記電源電圧に連結されたソース、および第２ノードに共通連結されたゲートおよびドレインを有する第２ＰＭＯＳトランジスタと、前記第１ノードの電圧と前記第２ノードの電圧とを比較して対応する基準電圧を発生する第１増幅器と、前記第２ノードと接地電圧との間に連結され、前記対応する基準電圧によって制御される第１ＮＭＯＳトランジスタとを含む。
この実施の形態において、前記各感知増幅ブロックの各感知増幅器はメイン感知ノードと、基準感知ノードと、前記メイン感知ノードに所定の電流を供給する第１ＰＭＯＳトランジスタと、前記基準感知ノードに所定の電流を供給する第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、対応する電流複写回路の第１電流複写機からの第１基準電圧に応答して前記基準感知ノードに供給される電流を放電する第３ＮＭＯＳトランジスタと、第４ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記対応する電流複写回路の第２電流複写機からの第２基準電圧に応答して前記基準感知ノードに供給される電流を放電する第５ＮＭＯＳトランジスタと、第６ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記対応する電流複写回路の第３電流複写機からの第３基準電圧に応答して前記基準感知ノードに供給される電流を放電する第７ＮＭＯＳトランジスタと、前記基準感知ノードの電圧と前記メイン感知ノードの電圧とを比較してデータを出力する第２増幅器とを含む。
本発明のさらに他の特徴によると、半導体メモリ装置は、基準セルアレイと、各々が行と列のマトリックス形態に配列されたメモリセルを含む第１および第２セクタと、前記第１および第２セクタを通じて配列された第１および第２グローバルビットラインと、選択信号に応答して前記第１グローバルビットラインを前記第１セクタのメモリセルに連結し、前記第２グローバルビットラインを前記第２セクタのメモリセルに連結する列選択ゲート回路と、前記基準セルアレイを通じて流れる電流を複写して基準電圧を発生する電流複写回路と、メイン感知ノードと基準感知ノードとを有し、前記基準電圧に応答して前記メイン感知ノードの電圧と前記基準感知ノードの電圧とを比較してデータを出力する感知増幅回路と、前記第１および第２グローバルビットラインのうちの選択されたグローバルビットラインを前記メイン感知ノードに連結し、非選択されたグローバルビットラインを前記基準感知ノードに連結するスイッチ回路とを含む。前記第１および第２グローバルビットラインに連結されたメモリのセルのうちのいずれか一つだけが導電される。
本発明によるフラッシュメモリ装置は、バンクに各々対応する感知増幅回路および電流複写回路を含む。各バンクに対応する感知増幅回路は複数個の感知増幅器を含み、各感知増幅器は基準メモリセルに代えてＮＭＯＳトランジスタを通じて基準電流が流れるように構成される。感知増幅器のＮＭＯＳトランジスタは対応する電流複写回路によって共通に制御される。バンクの各々に対応する電流複写回路は基準セルアレイの基準メモリセルを通じて流れる電流を複写して感知増幅器のＮＭＯＳトランジスタを制御するための基準電圧を発生する。このような構造によると、各感知増幅回路に基準メモリセルを各々配置することに代えて一つの基準メモリセルを通じて流れる電流を複写することによって、基準メモリセルのしきい値電圧を調整するのに必要な時間を短縮することができる。
また、本発明による電流複写回路の場合、基準メモリセルと異なるトランスコンダクタンスを有するＮＭＯＳトランジスタを利用して基準電流を複写しても、基準メモリセルを通じて流れる電流を正確に複写することが可能である。これとともに、感知増幅器で、基準電流が流れるＮＭＯＳトランジスタの接地電圧ラインを感知増幅器の他の素子と分離し、異なるガードバンド内に形成されるようにして、接地電源ノイズによって基準電流が変わることを防止することができる。
さらに、感知増幅器のＳＯｒおよびＳＯｍノードが同一のローディングを有するように、グローバルビットラインをスイッチすることによって、読み出し（または感知速度）を向上させることが可能である。
本発明の望ましい実施の形態を参照の図面に基づいて以下詳細に説明する。本発明はマルチレベルデータを貯蔵するメモリ装置、例えば、ＮＯＲフラッシュメモリ装置（ＮＯＲ−ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を利用して説明される。
図１は本発明によるフラッシュメモリ装置を示すブロック図である。図１を参照すると、本発明によるフラッシュメモリ装置１０００はデータ情報を貯蔵するメモリセルアレイ１００を含み、メモリセルアレイ１００は複数個のバンクＢＫ０〜ＢＫｍで構成される。バンクＢＫ０〜ＢＫｍの各々は複数個のセクタＳＣＴ０〜ＳＣＴｎで構成される。各セクタ（図示しない）は、行（またはワードライン）と列（またはビットライン）のマトリックス形態に配列された複数個のメモリセルを含む。例えば、メモリセルの各々はフローティングゲートトランジスタ（ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）で構成されるであろう。各バンクにおいて、各セクタのワードラインはロウデコーダ回路１１０によって選択されるであろう。これは、この分野の通常の知識を有する者において自明であるので、それに対する説明は省略する。
カラム選択ゲート回路１２０は選択されたバンク内の選択されたセクタのビットラインを感知増幅ブロック１３０に連結する。感知増幅ブロック１３０はバンクＢＫ０〜ＢＫｍの各々に対応する感知増幅回路ＳＡＰ０〜ＳＡＰｍを含む。感知増幅回路ＳＡＰ０〜ＳＡＰｍは感知増幅制御回路１５０によって制御される。感知増幅回路ＳＡＰ０〜ＳＡＰｍの各々はカラム選択ゲート回路１２０を通じて選択されたセクタからデータを読み出す。感知増幅回路ＳＡＰ０〜ＳＡＰｍには対応する電流複写回路（ｃｕｒｒｅｎｔ ｃｏｐｉｅｒ ｃｉｒｃｕｉｔｓ）ＣＰＢ０〜ＣＰＢｍが各々配置されている。電流複写回路ＣＰＢ０〜ＣＰＢｍの各々は基準セルアレイ１４０で提供される基準電流を複写して対応する感知増幅回路ＳＡＰ０〜ＳＡＰｍに供給される。
図２は本発明による図１に示した感知増幅ブロック１３０および基準セルアレイ１４０を示すブロック図である。
先ず、基準セルアレイ１４０は三つの基準メモリセルＲＭＬ、ＲＭＭ、ＲＭＨを含む。基準メモリセルＲＭＬ、ＲＭＭ、ＲＭＨは異なるしきい値電圧を有するように調整されるであろう。例えば、基準メモリセルＲＭＬは基準メモリセルＲＭＭより低いしきい値電圧を有し、基準メモリセルＲＭＨは基準メモリセルＲＭＭより高いしきい値電圧を有する。これは、各メモリセルに貯蔵された２ビットデータを読み出すためであって、２ビットデータに代えてＮビットデータ（Ｎは３またはそれより大きい整数）を読み出すためには、より多い基準メモリセルが求められることは自明である。これに反して、単一ビットデータを読み出すためには、ただ一つの基準メモリセルが必要になる。これは以後、詳細に説明する。
続いて、図２を参照すると、基準メモリセルＲＭＬは接地されたソース、基準ワードラインＷＬｒに連結された制御ゲート、およびＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３を通じて基準信号ラインＲＳＬ１に連結されたドレインを有する。基準メモリセルＲＭＭは接地されたソース、基準ワードラインＷＬｒに連結された制御ゲート、およびＮＭＯＳトランジスタＭ４、Ｍ５、Ｍ６を通じて基準信号ラインＲＳＬ２に連結されたドレインを有する。基準メモリセルＲＭＨは接地されたソース、基準ワードラインＷＬｒに連結された制御ゲート、およびＮＭＯＳトランジスタＭ７、Ｍ８、Ｍ９を通じて基準信号ラインＲＳＬ３に連結されたドレインを有する。基準ワードラインＷＬｒが活性化される時、設定されたしきい値電圧によって基準メモリセルを通じて異なる基準電流が流れる。
この場合、メモリーセルの各々に対応するＮＭＯＳトランジスタは、カラム選択ゲート回路１２０のカラムパストランジスタに対応する。この時、任意のビットラインが感知増幅ブロック１３０に連結されるならば、ＮＭＯＳトランジスタは、カラム選択ゲート回路１２０を貫通する。
図２に示したように、感知増幅ブロック１３０はバンクの各々に対応する感知増幅回路ＳＡＰ０〜ＳＡＰｍで構成され、各感知増幅回路は複数個の感知増幅器と一つの電流複写回路とを含む。例えば、感知増幅回路ＳＡＰ０は感知増幅器ＳＡ０〜ＳＡｉと一つの電流複写回路ＣＰＢ０とを含み、感知増幅器の数は入出力構造によって決められるであろう。フラッシュメモリ装置の入出力構造がＸ１６である時、感知増幅回路は１６個の感知増幅器で構成されるであろう。基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３は感知増幅回路ＳＡＰ０〜ＳＡＰｍの電流複写回路ＣＰＢ０〜ＣＰＢｍに共通に連結されている。電流複写回路ＣＰＢ０〜ＣＰＢｍの各々は基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３を通じて流れる基準電流（すなわち基準メモリセルを通じて流れる電流）を複写して基準電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨを発生する。各電流複写回路において、基準電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨは対応する感知増幅回路の感知増幅器ＳＡ０〜ＳＡｉに共通に提供される。
図３（Ａ）は本発明の望ましい実施の形態による図２に示した電流複写回路を示す回路図である。
図３（Ａ）を参照すると、本発明による電流複写回路ＣＰＢ０は三つの電流複写機（ｃｕｒｒｅｎｔ ｃｏｐｉｅｒｓ）ＣＰＬ、ＣＰＭ、ＣＰＨを含む。電流複写機ＣＰＬは基準信号ラインＲＳＬ１に連結され、電流複写機ＣＰＭは基準信号ラインＲＳＬ２に連結され、電流複写機ＣＰＨは基準信号ラインＲＳＬ３に連結される。基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３は、先の説明のように、基準セルアレイ１４０の基準メモリセルＲＭＬ、ＲＭＭ、ＲＭＨに各々連結される。電流複写機ＣＰＬはＰＭＯＳトランジスタＭ１１、Ｍ１２、ＮＭＯＳトランジスタＭ１３、および増幅器ＡＭＰ１を含む。ソースが電源電圧ＶＣＣに連結されたＰＭＯＳトランジスタＭ１１は基準信号ラインＲＳＬ１に共通に連結されたドレインおよびゲートを有する。さらに、ＰＭＯＳトランジスタＭ１１のゲートおよびドレインは増幅器ＡＭＰ１の反転入力端子−に連結される。ＰＭＯＳトランジスタＭ１２は電源電圧ＶＣＣに連結されたソース、増幅器ＡＭＰ１の非反転入力端子＋に共通に連結されたゲートおよびドレインを有する。ゲートが増幅器ＡＭＰ１の出力電圧ＶＲＥＦＬに連結されたＮＭＯＳトランジスタＭ１３はＰＭＯＳトランジスタＭ１２のドレインと接地電圧ＶＳＳとの間に連結される。
残りの電流複写機ＣＭＰ、ＣＰＨは先の説明の電流複写機ＣＰＬと同一に構成されるので、それに対する説明は省略する。ただし、基準信号ラインＲＳＬ２、ＲＳＬ３を通じて流れる基準電流によって、電流複写機ＣＰＭ、ＣＰＨの出力電圧ＶＲＥＦＭ、ＶＲＥＦＨは異なって決められるであろう。
基準ワードラインＷＬｒが活性化される時、基準メモリセルＲＭＬ、ＲＭＭ、ＲＭＨはターンオンされる。このような条件によると、先ず、電流複写機ＣＰＬにおいて、ダイオードとして動作するＰＭＯＳトランジスタＭ１１を通じて基準信号ラインＲＳＬ１に電流が供給される。基準信号ラインＲＳＬ１に供給された電流は基準メモリセルＲＭＬを通じて放電される。基準メモリセルＲＭＬを通じて流れる電流の量は基準メモリセルＲＭＬのしきい値電圧に依存する。この時、ＰＭＯＳトランジスタＭ１１のドレインまたはゲート電圧が基準メモリセルＲＭＬのしきい値電圧に従って予め設定された値になるであろう。増幅器ＡＭＰ１は入力電圧（またはＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電圧）を比較して、その比較結果として基準電圧ＶＲＥＦＬを発生する。基準電圧ＶＲＥＦＬはＮＭＯＳトランジスタＭ１３のゲートに印加される。このような動作は増幅器ＡＭＰ１の入力電圧（またはＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電圧）が一致するまで実行されるであろう。増幅器ＡＭＰ１の入力電圧が一致する時、ＮＭＯＳトランジスタＭ１３を通じて流れる電流の量は基準メモリセルＲＭＬを通じて流れることと同一になる。すなわち、電流複写機ＣＰＬは基準メモリセルＲＭＬを通じて流れる電流を複写し、複写された電流ｉＬはＮＭＯＳトランジスタＭ１３を通じて流れる。
残りの電流複写機ＣＰＭ、ＣＰＨは先の説明と同一の方法に対応する基準電圧ＶＲＥＦＭ、ＶＲＥＦＨを各々発生する。
たとえ基準メモリセルＲＭＬのトランスコンダクタンスがＮＭＯＳトランジスタＭ１３のトランスコンダクタンスと一致しなくても、本発明による電流複写機は基準メモリセルＲＭＬを通じて流れる電流を正確に複写することができる。これは、ＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電圧を比較してＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電圧が一致するまで比較結果に従ってＮＭＯＳトランジスタＭ１３のゲート電圧を調節することによって達成される。結果的に、ＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電圧が一致する場合、ＰＭＯＳトランジスタＭ１１、Ｍ１２を通じて流れる電流ｉＲ、ｉＬは同一であり、この電流ｉＲ、ｉＬは基準メモリセルＲＭＬとＮＭＯＳトランジスタＭ１３を通じて各々流れるようになる。
図３（Ｂ）は本発明の他の実施の形態による図２に示した電流複写回路を示す回路図である。
図３（Ｂ）を参照すると、本発明による電流複写回路ＣＰＢ０'は三つの電流複写機ＣＰＬ'、ＣＰＭ'、ＣＰＨ'を含む。電流複写機ＣＰＬ'はＰＭＯＳトランジスタＭ１４、Ｍ１５、ＮＭＯＳトランジスタＭ１６、および増幅器ＡＭＰ２を含む。図３（Ｂ）に示した電流複写機ＣＰＬ'は、ＰＭＯＳトランジスタＭ１５のゲートが増幅器ＡＭＰ２の非反転入力端子＋に代えてＰＭＯＳトランジスタＭ１４のゲートに連結されることを除いて図３（Ａ）に示した電流複写機ＣＰＬと同一である。残りの電流複写機ＣＰＭ'、ＣＰＨ'は先の説明の電流複写機ＣＰＬ'と同一に構成されるので、それに対する説明は省略する。
図３（Ｂ）で、ＰＭＯＳトランジスタＭ１５は小信号増幅器として使用され、これはＰＭＯＳトランジスタＭ１４、Ｍ１５のドレイン電圧差を増幅させるためのものである。そのように増幅したドレイン電圧差は再び増幅器ＡＭＰ２を通じて増幅するので、全体的な増幅率が向上して増幅器ＡＭＰ２のオフセットが除去され得る。
図４は本発明の望ましい実施の形態による図２に示した感知増幅器ＳＡ０を示す回路図である。
図４を参照すると、感知増幅器ＳＡ０はＰＭＯＳトランジスタＭ２０、Ｍ２１、ＮＭＯＳトランジスタＭ２２〜Ｍ３２、および増幅器ＡＭＰ３を含む。ＰＭＯＳトランジスタＭ２０は電源電圧ＶＣＣに連結されたソースとＳＯｒノード（または基準感知ノード）に共通連結されたゲートおよびドレインを有する。ＳＯｒノードは増幅器ＡＭＰ３の反転入力端子−に連結される。ＰＭＯＳトランジスタＭ２１は電源電圧ＶＣＣに連結されたソース、ＰＭＯＳトランジスタＭ２０のゲートに連結されたゲート、およびＳＯｍノード（またはメイン感知ノード）に連結されたドレインを有する。ＳＯｍノードは増幅器ＡＭＰ３の非反転入力端子＋に連結される。ドレインがＳＯｒノードに連結されたＮＭＯＳトランジスタＭ２２はバイアス電圧ＢＳによって制御される。ドレインがＳＯｍノードに連結されたＮＭＯＳトランジスタＭ２３のバイアス電圧ＢＳによって制御される。ＮＭＯＳトランジスタＭ２３のドレインはカラム選択ゲートＹＧを通じてメモリセルＭＣに連結される。
ＮＭＯＳトランジスタＭ２４、Ｍ２５はＮＭＯＳトランジスタＭ２２のドレインと接地電圧との間に直列連結される。ＮＭＯＳトランジスタＭ２４は選択信号ＳＨによって制御され、ＮＭＯＳトランジスタＭ２５は電流複写機ＣＰＨからの基準電圧ＶＲＥＦＨによって制御される。ＮＭＯＳトランジスタＭ２６、Ｍ２７はＮＭＯＳトランジスタＭ２２のドレインと接地電圧との間に直列連結される。ＮＭＯＳトランジスタＭ２６は選択信号ＳＭによって制御され、ＮＭＯＳトランジスタＭ２６は電流複写機ＣＰＭからの基準電圧ＶＲＥＦＭによって制御される。ＮＭＯＳトランジスタＭ２８、Ｍ２９はＮＭＯＳトランジスタＭ２２のドレインと接地電圧との間に直列連結される。ＮＭＯＳトランジスタＭ２８は選択信号ＳＬによって制御され、ＮＭＯＳトランジスタＭ２９は電流複写機ＣＰＬからの基準電圧ＶＲＥＦＬによって制御される。ＮＭＯＳトランジスタＭ３０、Ｍ３１は制御信号ＰＤＩＳに応答して動作し、ＳＯｒノード、ＳＯｍノードおよびビットラインの電圧を放電させる。ＰＭＯＳトランジスタＭ３２は制御信号ＰＥＱに応答してＳＯｒおよびＳＯｍノードの電圧を等化する。
図４で、ＰＭＯＳトランジスタＭ２１は小信号増幅器として使用され、これはＰＭＯＳトランジスタＭ２０、Ｍ２１のドレイン電圧の差を増幅させるためのものである。そのように増幅したドレイン電圧差は再び増幅器ＡＭＰ３を通じて増幅するので、感知増幅器の全体的な増幅率を向上させることができる。
ＮＭＯＳトランジスタＭ２５のゲート電圧ＶＲＥＦＨは基準メモリセルＲＭＨを通じて流れる電流を複写するように電流複写機ＣＰＨによって調節され、ＮＭＯＳトランジスタＭ２７のゲート電圧ＶＲＥＦＭは基準メモリセルＲＭＭを通じて流れる電流を複写するように電流複写機ＣＰＭによって調節され、ＮＭＯＳトランジスタＭ２９のゲート電圧ＶＲＥＦＬは基準メモリセルＲＭＬを通じて流れる電流を複写するように電流複写機ＣＰＬによって調節される。
感知増幅器ＳＡ０と電流複写機ＣＰＬ、ＣＰＭ、ＣＰＬを互いに隣り合って配置し、感知増幅器ＳＡ０と電流複写機ＣＰＬ、ＣＰＭ、ＣＰＬに同一の電源電圧を供給することによって、ノイズによる電流複写の歪曲を防止することができる。すなわち、感知増幅器ＳＡ０の供給電圧がノイズ性に変わる場合、感知増幅器ＳＡ０のＰＭＯＳトランジスタＭ２０、Ｍ２１のソース電圧が変わる。これによりＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９のドレイン電圧が変わる。したがって、複写された基準電流が変わることができる。しかし、電流複写機ＣＰＬ、ＣＰＭ、ＣＰＨの各々はＰＭＯＳトランジスタＭ１１、Ｍ１２を通じて供給電圧の変化を認識し、変化に応じてＮＭＯＳトランジスタＭ１３のゲート電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨを調節する。このように調節されたゲート電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨによると、感知増幅器ＳＡ０の対応するＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９を通じて流れる電流は供給電圧の変化に関係なしに維持される。
この実施の形態において、図４に示したように、感知増幅器ＳＡ０のＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９に使用される接地電圧ラインＶＳＳ１は他のＮＭＯＳトランジスタと他の接地電圧ラインＶＳＳ２と分離されている。特に、図５に示したように、ＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９はガードバンド（ｇｕａｒｄ ｂａｎｄ）１０１によって分離された基板内に形成される。同様に、感知増幅器ＳＡ０の他のＮＭＯＳトランジスタも他のガードバンド１０３によって分離された基板内に形成される。このような構造は制御信号ＰＤＩＳの活性化によってＮＭＯＳトランジスタＭ３０、Ｍ３１がターンオンされる時、または増幅器ＡＭＰ３の動作時に発生する接地ノイズがＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９に影響を及ばないようにする。
また、ＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９のソース電圧がノイズによって変わる場合、電流複写機ＣＰＨ、ＣＰＭ、ＣＰＬのＮＭＯＳトランジスタＭ１３のソース電圧も同時に変わる。したがって、基準電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨは対応する電流複写機のフィードバック特性に従いソース電圧変化によって変わる。このような変化はＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９に流れる電流が基準メモリセルに流れる電流と同一に維持されるようにする。例えば、ＮＭＯＳトランジスタＭ２５のソースにノイズが生じてゲート電圧が変わる場合、ＮＭＯＳトランジスタＭ２５を通じて流れる電流が減少する。これと同時に、ＮＭＯＳトランジスタＭ１３を通じて流れる電流が減少する。ＮＭＯＳトランジスタＭ１３を通じて流れる電流が減少すると、ＰＭＯＳトランジスタＭ１２のドレイン電圧は上昇する。このような電圧の変化は増幅器ＡＭＰ２を通じてＮＭＯＳトランジスタＭ１３のゲート電圧ＶＲＥＦＨを上昇させる。このように上昇したゲート電圧はＮＭＯＳトランジスタＭ１３、Ｍ２５の電流を増加させる。したがって、ソース／ゲート電圧がノイズによって変わっても、ＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９に流れる電流が基準メモリセルに流れる電流と同一に維持されるようにする。
図６は本発明の望ましい実施の形態による図４に示した増幅器および図１に示した感知増幅制御回路を示す回路図である。
図６を参照すると、本発明による増幅器ＡＭＰ３はＰＭＯＳトランジスタＭ３３、Ｍ３４、Ｍ３５、ＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、および伝達ゲートＴＧ１、ＴＧ２を含む。増幅器ＡＭＰ３のＳＯｍノードは伝達ゲートＴＧ１を通じてラッチノードＬＤ１０に連結され、増幅器ＡＭＰ３のＳＯｒノードは伝達ゲートＴＧ２を通じてラッチノードＬＤ１２に連結される。伝達ゲートＴＧ１、ＴＧ２は制御信号ＰＤＯＴ１Ｂ、ＰＤＯＴ１に応答して動作する。ＰＭＯＳトランジスタＭ３３は電源電圧に連結されたソースおよび制御信号ＰＤＯＴ１Ｂが入力されるように連結されたゲートを有する。ＮＭＯＳトランジスタＭ３８は接地電圧に連結されたソースおよび制御信号ＰＤＯＴ１が入力されるように連結されたゲートを有する。ＰＭＯＳおよびＮＭＯＳトランジスタＭ３４、Ｍ３６はＰＭＯＳトランジスタＭ３３のドレインとＮＭＯＳトランジスタＭ３８のドレインとの間に直列連結され、ラッチノードＮＤ１２の電圧によって共通に制御される。ＰＭＯＳおよびＮＭＯＳトランジスタＭ３５、Ｍ３７はＰＭＯＳトランジスタＭ３３のドレインとＮＭＯＳトランジスタＭ３８のドレインとの間に直列連結され、ラッチノードＮＤ１０の電圧によって共通に制御される。
この実施の形態において、ＰＭＯＳトランジスタＭ３４、Ｍ３５とＮＭＯＳトランジスタＭ３６、Ｍ３７はラッチＬＡＴ１０を構成する。
制御信号ＰＤＯＴ１Ｂ、ＰＤＯＴ１が非活性化状態に維持される間ラッチノードＬＤ１０、ＬＤ１２は対応する伝達ゲートＴＧ１、ＴＧ２を通じてＳＯｍおよびＳＯｒノードに電気的に連結される。制御信号ＰＤＯＴ１Ｂ、ＰＤＯＴ１が活性化される時、ラッチノードＬＤ１０、ＬＤ１２はＳＯｍおよびＳＯｒノードに電気的に絶縁されると同時に、ＰＭＯＳおよびＮＭＯＳトランジスタＭ３３、Ｍ３８がターンオンされる。これはラッチノードＬＤ１０、ＬＤ１２の電圧差をラッチＬＡＴ１０によって増幅させる。
続いて、図６を参照すると、感知増幅制御回路１５０はＰＭＯＳトランジスタＭ３９、Ｍ４０、Ｍ４１、Ｍ４２、Ｍ４４、Ｍ４５とＮＭＯＳトランジスタＭ４６、Ｍ４７、Ｍ４８、Ｍ４９を含む。ＰＭＯＳトランジスタＭ３９は電源電圧に連結されたソースおよび増幅器ＡＭＰ３のラッチノードＬＤ１０に連結されたゲートを有する。ＰＭＯＳトランジスタＭ４０は電源電圧に連結されたソースおよび増幅器ＡＭＰ３のラッチノードＬＤ１２に連結されたゲートを有する。ＰＭＯＳトランジスタＭ４１はＰＭＯＳトランジスタＭ３９のドレインに連結されたソース、ラッチノードＬＤ１４に連結されたドレイン、および制御信号ＰＤＯＴ２Ｂが入力されるように連結されたゲートを有する。ＰＭＯＳトランジスタＭ４２はＰＭＯＳトランジスタ４０のドレインに連結されたソース、ラッチノードＬＤ１６に連結されたドレイン、および制御信号ＰＤＯＴ２Ｂに入力されるように連結されたゲートを有する。ＮＭＯＳトランジスタＭ４８はラッチノードＬＤ１４に連結されたドレイン、接地電圧に連結されたソース、および制御信号ＰＤＯＴ２Ｂ＿ＬＡＴが入力されるように連結されたゲートを有する。ＮＭＯＳトランジスタＭ４９はラッチノードＬＤ１６に連結されたドレイン、接地電圧に連結されたソース、および制御信号ＰＤＯＴ２Ｂ＿ＬＡＴが入力されるように連結されたゲートを有する。ＰＭＯＳトランジスタＭ４３は電源電圧に連結されたソースおよび制御信号ＰＤＯＴ２Ｂ＿ＬＡＴが入力されるように連結されたゲートを有する。ＰＭＯＳおよびＮＭＯＳトランジスタＭ４４、Ｍ４６はＰＭＯＳトランジスタＭ４３のドレインと接地電圧との間に直列連結され、ラッチノードＮＤ１６の電圧によって共通に制御される。ＰＭＯＳおよびＮＭＯＳトランジスタＭ４５、Ｍ４７はＰＭＯＳトランジスタＭ４３のドレインと接地電圧との間に直列連結され、ラッチノードＮＤ１４の電圧によって共通に制御される。
図６において、ＰＭＯＳトランジスタＭ３９、Ｍ４１の連結ノードにはＰＭＯＳトランジスタＭ５０が連結され、ＰＭＯＳトランジスタＭ４０、Ｍ４２の連結ノードにはＰＭＯＳトランジスタＭ５１が連結される。ＰＭＯＳトランジスタＭ５０は読み出し動作を知らせる制御信号ＰＤＯＴ２ＢＲによって制御され、読み出し動作の時、感知増幅器によって感知増幅されたデータを出力する。ＰＭＯＳトランジスタＭ５１は検証動作を知らせる制御信号ＰＤＯＴ２ＢＶによって制御され、検証動作の時、感知増幅器によって感知増幅したデータを出力する。
この実施の形態において、バイアス電圧ＢＳは対応するバンクが選択される時のみ供給されるように制御されるであろう。
図７は本発明によるフラッシュメモリ装置の読み出し動作を説明するための動作タイミング図である。マルチビット、例えば、２ビットデータを貯蔵する本発明によるフラッシュメモリ装置の読み出し動作を参照図面に基づいて以下詳細に説明する。よく知られたように、選択されたメモリセルに貯蔵された２ビットデータは２回の感知動作を通じて読み出される。まず、上位ビットが読み出され、その次に下位ビットが読み出される。各感知動作は、図７に示したように、プリチャージ区間、発電区間、およびデータ出力区間からなる。実質的な感知動作が実行される前に、先ず、制御信号ＰＤＩＳの活性化によって放電動作が実行される。説明の便宜上、一つの感知増幅器ＳＡ０を基準に読み出し動作が実行されるであろう。
図７に示したように、バイアスイネーブル信号ＢＩＡＳ＿ＥＮが活性化されることによって、感知増幅器ＳＡ０および電流複写機ＣＰＬ、ＣＰＭ、ＣＰＨにはバイアス電圧ＢＳが供給される。プリチャージ区間の間第１制御信号ＰＤＴＯ１Ｂ、ＰＤＯＴ２Ｂ、ＰＤＯＴ２＿ＬＡＴがハイレベルに維持される。これによって、ＳＯｍおよびＳＯｒノードはラッチノードＬＤ１０、ＬＤ１２と電気的に連結され、感知増幅制御回路１５０内のラッチノードＬＤ１４、ＬＤ１６はＮＭＯＳトランジスタＭ４８、Ｍ４９を通じて接地電圧にプリチャージされる。
基準ワードラインＷＬが活性化され、バイアス電圧ＢＳが電流複写機ＣＰＬ、ＣＰＭ、ＣＰＨに印加されることによって、電流複写機ＣＰＬ、ＣＰＭ、ＣＰＨのＰＭＯＳトランジスタＭ１１は基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３に電流を供給し、基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３に供給された電流は対応する基準メモリセルＲＭＬ、ＲＭＭ、ＲＭＨを通じて放電される。先の説明のように、基準メモリセルＲＭＬ、ＲＭＭ、ＲＭＨは予め設定された異なるしきい値電圧を有する。したがって、基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３を通じて異なる基準電流が流れる。基準信号ラインＲＳＬ１、ＲＳＬ２、ＲＳＬ３はバンクＢＫ０〜ＢＬｍに各々対応する電流複写回路ＣＰＢ０〜ＣＰＢｍに共通に連結されている。電流複写機ＣＰＬ、ＣＰＭ、ＣＰＨにおいて、増幅器ＡＭＰ２の各々はＰＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電圧の電圧差を感知増幅し、その結果、ＮＭＯＳトランジスタＭ１３のゲート電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨが決められる。ドレイン電圧の電圧差がない時、電流複写機ＣＰＬ、ＣＰＭ、ＣＰＨの各々のＮＭＯＳトランジスタＭ１３は対応する基準メモリセルを通じて流れる同一の量の電流を流す。このような過程を通じて感知増幅器ＳＡ０のＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９のゲート電圧ＶＲＥＦＨ、ＶＲＥＦＭ、ＶＲＥＦＬが決められるであろう。
上位データビットを決めるために、先ず、制御信号ＳＭが活性化され、これによりＳＯｒノードに供給される電流がＮＭＯＳトランジスタＭ２６、Ｍ２７を通じて流れるようにするカラム選択ゲート回路を通じて選択されたメモリセルＭＣがＳＯｍノードに連結される。そのためにＳＯｒおよびＳＯｍノードに各々連結されたラッチノードＬＤ１０、ＬＤ１２の間に電圧差が生じるようになる。ラッチノードＬＤ１０、ＬＤ１２の間に電圧差は制御信号ＰＤＯＴ１Ｂが活性化されることに伴いラッチＬＡＴ１０によって増幅される。例えば、ＮＭＯＳトランジスタＭ２６、Ｍ２７を通じて流れる電流の量が選択されたメモリセルＭＣを通じて流れる電流の量より多い時、ラッチノードＬＤ１０の電圧はラッチノードＬＤ１２の電圧より相対的に高い。制御信号ＰＤＯＴ１Ｂが活性化されることによって、伝達ゲートＴＧ１、ＴＧ２は非導電される一方、ＰＭＯＳおよびＮＭＯＳトランジスタＭ３３、Ｍ３８はターンオンされる。ラッチノードＬＤ１０、ＬＤ１２の電圧は各々電源電圧と接地電圧で増幅する。
その次に、図７に示したように、制御信号ＰＤＯＴ２Ｂ、ＰＤＯＴ２Ｂ＿ＬＡＴがローに活性化される。ＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３がターンオンされ、ＮＭＯＳトランジスタＭ４８、Ｍ４９がターンオフされる。このような条件で、感知増幅制御回路１５０はラッチノードＬＤ１０、ＬＤ１２の電圧によって、次の感知動作に必要な基準電流を選択するための選択信号ＳＬ、ＳＨを発生する。さらに具体的に説明すれば、ラッチノードＬＤ１０、ＬＤ１２が各々ハイレベルとローレベルを有する時、ＰＭＯＳトランジスタＭ３９はターンオフされ、ＰＭＯＳトランジスタＭ４０はターンオンされる。それに応じてラッチノードＬＤ１４は接地電圧に維持される一方、ラッチノードＬＤ１６はＰＭＯＳトランジスタＭ４０、Ｍ４２を通じて電源電圧になる。すなわち、選択信号ＳＬはローレベルになり、選択信号ＳＨはハイレベルになる。これに反して、ラッチノードＬＤ１０、ＬＤ１２が各々ローレベルとハイレベルを有する場合、選択信号ＳＬはハイレベルになり、選択信号ＳＨはローレベルになる。制御信号ＰＤＯＴ２ＢＲがローレベルに維持される間、ＰＭＯＳトランジスタＭ５０はＰＭＯＳトランジスタＭ３９を通じて伝達されるデータを次の端に位置したレジスタ（図示しない）に出力する。
先の説明の過程を通じて選択されたメモリセルに貯蔵された２ビットデータのうちの上位データビットが感知される。感知増幅制御回路１５０によって生成された選択信号ＳＬ、ＳＨのうちの活性化された信号に従って、次に実行された感知動作の基準電流が選択される。例えば、選択信号ＳＬが活性化される時、ＮＭＯＳトランジスタＭ２８が活性化され、最も低いしきい値電圧を有する基準メモリセルＲＭＬを通じて流れる基準電流が選択されるであろう。選択信号ＳＨが活性化される時、ＮＭＯＳトランジスタＭ２４が活性化され、最も高いしきい値電圧を有する基準メモリセルＲＭＨを通じて流れる基準電流が選択されるであろう。下位データビットはそのように決められた基準電流を利用して、先の説明と同一の方式で感知されるであろう。
各感知増幅器のＳＯｍノードはカラム選択ゲート回路およびグローバルビットラインを通じて選択されたメモリセルに連結される一方、それのＳＯｒノードはただ基準電流を流すＮＭＯＳトランジスタにのみ連結される。ＳＯｍおよびＳＯｒノード間のローディング差は感知速度を低下させる。より速い読み出し時間を確保するためにはＳＯｍおよびＳＯｒノードが同一なローディングを有するように制御されるべきである。このために、本発明によるフラッシュメモリ装置は、選択されたグローバルビットラインに隣接する他のグローバルビットラインがＳＯｒノードに連結されるように構成される。さらに具体的に説明すれば、次の通りである。
ただ二つのグローバルビットラインＧＢＬｅ、ＧＢＬｏと関連した構成を示す図８を参照すれば、バンクＢＫｉは複数個のセクタＳＣＴ０〜ＳＣＴｎを含み、グローバルビットラインＧＢＬｅ、ＧＢＬｏがセクタＳＣＴ０〜ＳＣＴｎに共有されるように配置されている。各セクタの構成要素は同一の参照番号で表記される。セクタＳＣＴｋにおいて、メモリセルＭＣｅは対応する選択トランジスタＭ６０ｅ、Ｍ６２ｅを通じてグローバルビットラインＧＢＬｅに連結され、メモリセルＭＣｏは対応する選択トランジスタＭ６０ｏ、Ｍ６２ｏを通じてグローバルビットラインＧＢＬｏに連結される。メモリセルＭＣｅ、ＭＣｏは同一のワードラインＷＬｋに連結されている。選択トランジスタＭ６０ｅは選択信号ＳＥＬＥｋによって制御され、選択トランジスタＭ６０ｏは選択信号ＳＥＬＯｋによって制御される。選択トランジスタＭ６２ｅ、Ｍ６２ｏは選択信号ＹＡによって共通に制御される。スイッチ回路１６０は選択信号ＳＥＬＥ、ＳＥＬＯに応答して動作し、ＮＭＯＳトランジスタＭ６６ｅ、Ｍ６８ｅ、Ｍ６６ｏ、Ｍ６８ｏを含む。スイッチ回路１６０はグローバルビットラインＧＢＬｅ、ＧＢＬｏのうちの選択されたグローバルビットラインを感知増幅器ＳＡｉのＳＯｍノードに連結する。これと同時に、スイッチ回路１６０は非選択されたグローバルビットラインを感知増幅器ＳＡｉのＳＯｒノードに連結する。
セクタＳＣＴｋのメモリセルＭＣｅが選択されると仮定すれば、選択信号ＳＥＬＥ、ＳＥＬＥｋ、ＳＥＬＥｋ＋１が活性化される一方、選択信号ＳＥＬＯ、ＳＥＬＯｋ、ＳＥＬＯｋ＋１は非活性化される。選択されたメモリセルＭＣｅはＮＭＯＳトランジスタＭ６０ｅ、Ｍ６２ｅを通じてグローバルビットラインＧＢＬｅに連結され、グローバルビットラインＧＬＢｅはＮＭＯＳトランジスタＭ６４ｅ、Ｍ６６ｅを通じて感知増幅器ＳＡｉのＳＯｍノードに連結される。これと同時に、隣接する非選択されたグローバルビットラインＧＢＬｏはセクタＳＣＴｋ＋１のトランジスタＭ６０ｏ、Ｍ６２ｏを通じてメモリセルＭＣｏに連結される。セクタＳＣＴｋ＋１のワードラインＷＬｋは非選択される。これと同時に、グローバルビットラインＧＢＬｏはＮＭＯＳトランジスタＭ６４ｏ、Ｍ６６ｏを通じて感知増幅器ＳＡｉのＳＯｒノードに連結される。したがって、感知増幅器ＳＡｉのＳＯｒおよびＳＯｍノードは同一のローディングを有する。
セクタＳＣＴｋのメモリセルＭＣｏが選択されると仮定すれば、選択信号ＳＥＬＯ、ＳＥＬＯｋ、ＳＥＬＯｋ＋１が活性化される一方、選択信号ＳＥＬＥ、ＳＥＬＥｋ、ＳＥＬＥｋ＋１は非活性化される。選択されたメモリセルＭＣｏはＮＭＯＳトランジスタＭ６０ｏ、Ｍ６２ｏを通じてグローバルビットラインＧＢＬｏに連結され、グローバルビットラインＧＢＬｏはＮＭＯＳトランジスタＭ６４ｏ、Ｍ６８ｅを通じて感知増幅器ＳＡｉのＳＯｍノードに連結される。この時、セクタＳＣＴｋ＋１のワードラインＷＬｋは非選択される。これと同時に、隣接する非選択されたグローバルビットラインＧＢＬｅはセクタＳＣＴｋ＋１のトランジスタＭ６０ｅ、Ｍ６２ｅを通じてメモリセルＭＣｅに連結される。これと同時に、グローバルビットラインＧＢＬｅはＮＭＯＳトランジスタＭ６４ｅ、Ｍ６８ｏを通じて感知増幅器ＳＡｉのＳＯｒノードに連結される。したがって、感知増幅器ＳＡｉのＳＯｒおよびＳＯｍノードは同一のローディングを有する。
隣接するセクタＳＣＴｋ＋１のメモリセルが選択される場合、セクタＳＣＴｋ＋１と同一の方式でグローバルビットラインが選択的に感知増幅器ＳＡｉのＳＯｒおよびＳＯｍノードに連結される。したがって、それに対する説明はここで省略する。
本発明の技術的思想をマルチビット、例えば、２ビットデータを貯蔵するフラッシュメモリ装置を利用して説明したが、本発明はこれに極限されないことは自明である。例えば、本発明の技術的思想は単一ビットデータを貯蔵するフラッシュメモリ装置にも適用されるであろう。
本発明の他の例による図１に示した感知増幅ブロック１３０および基準セルアレイ１４０を示すブロック図である図９を参照すると、基準セルアレイ１４０'は基準メモリセルＲＭを含み、基準メモリセルＲＭはオンセルおよびオフセルを判断するのに適する電流を流すようにプログラムされるであろう。基準メモリセルＲＭは接地されたソース、基準ワードラインＷＬｒに連結された制御ゲート、およびＮＭＯＳトランジスタＭ７０、Ｍ７１、Ｍ７２を通じて基準信号ラインＲＳＬに連結されたドレインを有する。
図９に示したように、感知増幅ブロック１３０'はバンクの各々に対応する感知増幅回路ＳＡＰ０〜ＳＡＰｍで構成され、各感知増幅回路は複数個の感知増幅器と一つの電流複写回路とを含む。例えば、感知増幅回路ＳＡＰ０は感知増幅器ＳＡ０〜ＳＡｉと一つの電流複写回路ＣＰＢ０とを含み、感知増幅器の数は入出力構造によって決められるであろう。フラッシュメモリ装置の入出力構造がＸ１６である時、感知増幅回路は１６個の感知増幅器で構成されるであろう。基準信号ラインは感知増幅回路ＳＡＰ０〜ＳＡＰｍの電流複写回路ＣＰＢ０〜ＣＰＢｍに共通に連結されている。電流複写回路ＣＰＢ０〜ＣＰＢｍの各々は基準信号ラインＲＳＬを通じて流れる基準電流（すなわち、基準メモリセルを通じて流れる電流）を複写して基準電圧ＶＲＥＦを発生する。各電流複写回路において、基準電圧ＶＲＥＦは対応する感知増幅回路の感知増幅器ＳＡ０〜ＳＡｉに共通に提供される。
本発明の他の例による図２に示した感知増幅器および電流複写回路を示す図１０を参照すると、単一ビットデータを感知増幅するために、ただ一つの電流複写回路が使用されることを除いては、図１０に示した感知増幅器ＳＡ０および電流複写回路ＣＰＢ０は図４に示したことと実質的に同一に構成されるので、それに対する説明は省略する。ＮＭＯＳトランジスタＭ１３、Ｍ２５のゲートに印加される電圧ＶＲＥＦはオンセルおよびオフセルを判断するのに適する電圧を有するように設定されるであろう。感知増幅器ＳＡ０の増幅器ＡＭＰ３は図６に示したことと実質的に同一に構成されるであろう。
以上、本発明による回路の構成および動作を上述の説明および図面によって図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
本発明によるフラッシュメモリ装置を示すブロック図である。 本発明による図１に示した感知増幅ブロックおよび基準セルアレイを示すブロック図である。 本発明の望ましい実施の形態による図２に示した電流複写回路を示すブロック図である。 本発明の望ましい実施の形態による図２に示した電流複写回路を示す回路図である。 本発明の望ましい実施の形態による図２に示した感知増幅器を示す回路図である。 図４に示したＮＭＯＳトランジスタＭ２５、Ｍ２７、Ｍ２９、Ｍ３０、Ｍ３１のレイアウト構造を示す断面図である。 本発明の望ましい実施の形態による図４に示した増幅器および図１に示した感知増幅制御回路を示す回路図である。 本発明によるフラッシュメモリ装置の読み出し動作を説明するための動作タイミング図である。 本発明の他の例によるフラッシュメモリ装置を示すブロック図である。 本発明の他の例による図１に示した感知増幅ブロックおよび基準セルアレイを示すブロック図である。 本発明の他の例による図２に示した感知増幅器および電流複写回路を示す回路図である。
符号の説明
１００ メモリセルアレイ
１１０ ロウデコーダ回路
１２０ カラム選択ゲート回路
１３０ 感知増幅ブロック
１４０ 基準セルアレイ
１５０ 感知増幅制御回路

Claims (23)

  1. 基準セルアレイと、
    各々がメモリセルを含む複数個のバンクと、
    前記バンクの各々に対応し、各々が前記基準セルアレイを通じて流れる基準電流を複写して基準電圧を発生する複数個の電流複写回路と、
    前記バンクの各々に対応し、各々が対応する電流複写回路からの基準電圧に応答して対応するバンクからデータを感知する複数個の感知増幅器とを含む複数個の感知増幅ブロックを含むことを特徴とする半導体メモリ装置。
  2. 前記電流複写回路は対応する感知増幅ブロックに隣接して配置されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記電流複写回路の各々は、
    電源電圧に連結されたソース、および基準信号ラインを通じて前記基準セルアレイに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、および第２ノードに共通連結されたゲートおよびドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して前記基準電圧を発生する第１増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記基準電圧によって制御される第１ＮＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記電流複写回路の各々は、
    電源電圧に連結されたソース、および基準信号ラインを通じて前記基準セルアレイに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのゲートに連結されたゲート、および第２ノードに連結されたドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して前記基準電圧を発生する第１増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記基準電圧によって制御される第１ＮＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記各感知増幅ブロックの各感知増幅器は、
    メイン感知ノードと、
    基準感知ノードと、
    前記メイン感知ノードに所定の電流を供給する第１ＰＭＯＳトランジスタと、
    前記基準感知ノードに所定の電流を供給する第２ＰＭＯＳトランジスタと、
    対応する電流複写回路からの基準電圧に応答して前記基準感知ノードに供給される電流を放電する第２ＮＭＯＳトランジスタと、
    前記基準感知ノードの電圧と前記メイン感知ノードの電圧とを比較してデータを出力する第２増幅器とを含むことを特徴とする請求項３および請求項４のうちのいずれか一項に記載の半導体メモリ装置。
  6. 前記各感知増幅器は前記メイン感知ノードおよび前記基準感知ノードに各々連結され、放電信号に応答して動作する第３および第４ＮＭＯＳトランジスタをさらに含み、前記第１および第２ＮＭＯＳトランジスタは第１接地ラインに連結された第１ガードバンド内に形成され、前記第３および第４ＮＭＯＳトランジスタは第２接地ラインに連結された第２ガードバンド内に形成されることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 基準セルアレイと、
    各々がメモリセルを含む複数個のバンクと、
    前記バンクの各々に対応し、各々が前記基準セルアレイを通じて流れる基準電流を複写して基準電圧を発生する複数個の電流複写回路と、
    前記バンクの各々に対応し、各々が対応する電流複写回路からの基準電圧に応答して対応するバンクからデータを感知する複数個の感知増幅器を含む複数個の感知増幅ブロックとを含むことを特徴とする半導体メモリ装置。
  8. 前記電流複写回路は対応する感知増幅ブロックに隣接して配置されることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記メモリセルの各々はマルチビットデータを貯蔵することを特徴とする請求項７に記載の半導体メモリ装置。
  10. 前記基準セルアレイは異なるしきい値電圧を有するようにプログラムされる第１乃至第３基準メモリセルを含むことを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記電流複写回路の各々は前記第１乃至第３基準メモリセルを通じて流れる電流を複写して第１乃至第３基準電圧を発生する第１乃至第３電流複写機を含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記第１乃至第３電流複写機の各々は、
    電源電圧に連結されたソース、および対応する基準信号ラインを通じて前記基準セルアレイに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、および第２ノードに共通連結されたゲートおよびドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して対応する基準電圧を発生する第１増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記対応する基準電圧によって制御される第１ＮＭＯＳトランジスタとを含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  13. 前記第１乃至第３電流複写機の各々は、
    電源電圧に連結されたソース、および対応する基準信号ラインを通じて前記基準セルアレイに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのゲートに連結されたゲート、および第２ノードに連結されたドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して対応する基準電圧を発生する第１増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記対応する基準電圧によって制御される第１ＮＭＯＳトランジスタとを含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  14. 前記各感知増幅ブロックの各感知増幅器は、
    メイン感知ノードと、
    基準感知ノードと、
    前記メイン感知ノードに所定の電流を供給する第１ＰＭＯＳトランジスタと、
    前記基準感知ノードに所定の電流を供給する第２ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、対応する電流複写回路の第１電流複写機からの第１基準電圧に応答して前記基準感知ノードに供給される電流を放電する第３ＮＭＯＳトランジスタと、
    第４ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記対応する電流複写回路の第２電流複写機からの第２基準電圧に応答して前記基準感知ノードに供給される電流を放電する第５ＮＭＯＳトランジスタと、
    第６ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記対応する電流複写回路の第３電流複写機からの第３基準電圧に応答して前記基準感知ノードに供給される電流を放電する第７ＮＭＯＳトランジスタと、
    前記基準感知ノードの電圧と前記メイン感知ノードの電圧とを比較してデータを出力する第２増幅器とを含むことを特徴とする請求項１２および請求項１３のうちのいずれか一項に記載の半導体メモリ装置。
  15. 前記各感知増幅器は前記メイン感知ノードおよび前記基準感知ノードに各々連結され、放電信号に応答して動作する第８および第９ＮＭＯＳトランジスタをさらに含み、前記第３、第５、および第７ＮＭＯＳトランジスタは第１接地ラインに連結された第１ガードバンド内に形成され、前記第８および第９ＮＭＯＳトランジスタは第２接地ラインに連結された第２ガードバンド内に形成されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. メモリセルと、
    基準信号ラインに連結された基準メモリセルと、
    前記基準信号ラインに連結され、前記基準メモリセルを通じて流れる基準電流を複写して基準電圧を発生する電流複写機と、
    前記メモリセルに連結されたメイン感知ノードおよび基準感知ノードに所定の電流を各々供給する電流供給回路と、
    前記基準感知ノードに連結され、前記基準電圧に応答して前記基準感知ノードに供給される電流を放電する第１ＮＭＯＳトランジスタと、
    前記基準感知ノードの電圧と前記メイン感知ノードの電圧とを比較してセルデータを出力する第１増幅器とを含むことを特徴とする半導体メモリ装置。
  17. 前記電流複写回路は、
    電源電圧に連結されたソース、および前記基準信号ラインを通じて前記基準メモリセルに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、および第２ノードに共通連結されたゲートおよびドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して前記基準電圧を発生する第２増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記基準電圧によって制御される第２ＮＭＯＳトランジスタとを含むことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記電流複写回路は、
    電源電圧に連結されたソース、および前記基準信号ラインを通じて前記基準メモリセルに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのゲートに連結されたゲート、および第２ノードに連結されたドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して前記基準電圧を発生する第２増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記基準電圧によって制御される第２ＮＭＯＳトランジスタとを含むことを特徴とする請求項１６に記載の半導体メモリ装置。
  19. メモリセルと、
    第１乃至第３基準信号ラインに各々連結された第１乃至第３基準メモリセルと、
    前記第１乃至第３基準信号ラインに連結され、前記第１乃至第３基準メモリセルを通じて流れる基準電流を複写して第１乃至第３基準電圧を発生する第１乃至第３電流複写機と、
    前記メモリセルに連結されたメイン感知ノードおよび基準感知ノードに所定の電流を各々供給する電流供給回路と、
    第１ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記第１基準電圧に応答して前記基準感知ノードに供給される電流を放電する第２ＮＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記第２基準電圧に応答して前記基準感知ノードに供給される電流を放電する第４ＮＭＯＳトランジスタと、
    第５ＮＭＯＳトランジスタを通じて前記基準感知ノードに連結され、前記第３基準電圧に応答して前記基準感知ノードに供給される電流を放電する第６ＮＭＯＳトランジスタと、
    前記基準感知ノードの電圧と前記メイン感知ノードの電圧とを比較してセルデータを出力する第１増幅器とを含むことを特徴とする半導体メモリ装置。
  20. 前記第１乃至第３電流複写機の各々は、
    電源電圧に連結されたソース、および対応する基準信号ラインに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、および第２ノードに共通連結されたゲートおよびドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して対応する基準電圧を発生する第２増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記対応する基準電圧によって制御される第７ＮＭＯＳトランジスタとを含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記第１乃至第３電流複写機の各々は、
    電源電圧に連結されたソース、および対応する基準信号ラインに連結された第１ノードに共通連結されたゲートおよびドレインを有する第１ＰＭＯＳトランジスタと、
    前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのゲートに連結されたゲート、および第２ノードに連結されたドレインを有する第２ＰＭＯＳトランジスタと、
    前記第１ノードの電圧と前記第２ノードの電圧とを比較して対応する基準電圧を発生する第２増幅器と、
    前記第２ノードと接地電圧との間に連結され、前記対応する基準電圧によって制御される第７ＮＭＯＳトランジスタとを含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  22. 基準セルアレイと、
    各々が行と列のマトリックス形態に配列されたメモリセルを含む第１および第２セクタと、
    前記第１および第２セクタを通じて配列された第１および第２グローバルビットラインと、
    選択信号に応答して前記第１グローバルビットラインを前記第１セクタのメモリセルに連結し、前記第２グローバルビットラインを前記第２セクタのメモリセルに連結する列選択ゲート回路と、
    前記基準セルアレイを通じて流れる電流を複写して基準電圧を発生する電流複写回路と、
    メイン感知ノードと基準感知ノードとを有し、前記基準電圧に応答して前記メイン感知ノードの電圧と前記基準感知ノードの電圧とを比較してデータを出力する感知増幅回路と、
    前記第１および第２グローバルビットラインのうちの選択されたグローバルビットラインを前記メイン感知ノードに連結し、非選択されたグローバルビットラインを前記基準感知ノードに連結するスイッチ回路とを含むことを特徴とする半導体メモリ装置。
  23. 前記第１および第２グローバルビットラインに連結されたメモリセルのうちのいずれか一つだけが導電されることを特徴とする請求項２２に記載の半導体メモリ装置。



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