KR20050019455A - 불 휘발성 반도체 메모리 장치 - Google Patents
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Abstract
Description
Claims (23)
- 기준 셀 어레이와;각각이 메모리 셀들을 포함하는 복수 개의 뱅크들과;상기 뱅크들 각각에 대응하며, 각각이 상기 기준 셀 어레이를 통해 흐르는 기준 전류를 복사하여 기준 전압을 발생하는 복수 개의 전류 복사 회로들과; 그리고상기 뱅크들 각각에 대응하며, 각각이 대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 복수 개의 감지 증폭 블록들을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 전류 복사 회로들은 대응하는 감지 증폭 블록들에 인접하여 배치되는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 전류 복사 회로들 각각은전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 1 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 전류 복사 회로들 각각은전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 1 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 3 항 및 제 4 항 중 어느 하나에 있어서,상기 각 감지 증폭 블록의 각 감지 증폭기는메인 감지 노드;기준 감지 노드와;상기 메인 감지 노드로 소정 전류를 공급하는 제 1 PMOS 트랜지스터와;상기 기준 감지 노드로 소정 전류를 공급하는 제 2 PMOS 트랜지스터와;대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 2 NMOS 트랜지스터와; 그리고상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 데이터를 출력하는 제 2 증폭기를 포함하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 각 감지 증폭기는 상기 메인 감지 노드 및 상기 기준 감지 노드에 각각 연결되며, 방전 신호에 응답하여 동작하는 제 3 및 제 4 NMOS 트랜지스터들을 더 포함하며, 상기 제 1 및 제 2 NMOS 트랜지스터들은 제 1 접지 라인에 연결된 제 1 가드 밴드 내에 형성되고 상기 제 3 및 제 4 NMOS 트랜지스터들은 제 2 접지 라인에 연결된 제 2 가드 밴드 내에 형성되는 반도체 메모리 장치.
- 기준 셀 어레이와;각각이 메모리 셀들을 포함하는 복수 개의 뱅크들과;상기 뱅크들 각각에 대응하며, 각각이 상기 기준 셀 어레이를 통해 흐르는 기준 전류들을 복사하여 기준 전압들을 발생하는 복수 개의 전류 복사 회로들과; 그리고상기 뱅크들 각각에 대응하며, 각각이 대응하는 전류 복사 회로로부터의 기준 전압들에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 복수 개의 감지 증폭 블록들을 포함하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 전류 복사 회로들은 대응하는 감지 증폭 블록들에 인접하여 배치되는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 메모리 셀들 각각은 멀티-비트 데이터를 저장하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 기준 셀 어레이는 상이한 문턱 전압들을 갖도록 프로그램되는 제 1 내지 제 3 기준 메모리 셀들을 포함하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 전류 복사 회로들 각각은 상기 제 1 내지 제 3 기준 메모리셀들을 통해 흐르는 전류들을 복사하여 제 1 내지 제 3 기준 전압들을 발생하는 제 1 내지 제 3 전류 복사기들을 포함하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 1 내지 제 3 전류 복사기들 각각은전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 대응하는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 1 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 1 내지 제 3 전류 복사기들 각각은전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 대응하는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 1 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 12 항 및 제 13 항 중 어느 하나에 있어서,상기 각 감지 증폭 블록의 각 감지 증폭기는메인 감지 노드;기준 감지 노드와;상기 메인 감지 노드로 소정 전류를 공급하는 제 1 PMOS 트랜지스터와;상기 기준 감지 노드로 소정 전류를 공급하는 제 2 PMOS 트랜지스터와;제 2 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 대응하는 전류 복사 회로의 제 1 전류 복사기로부터의 제 1 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 3 NMOS 트랜지스터와;제 4 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 대응하는 전류 복사 회로의 제 2 전류 복사기로부터의 제 2 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 5 NMOS 트랜지스터와;제 6 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 대응하는 전류 복사 회로의 제 3 전류 복사기로부터의 제 3 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 7 NMOS 트랜지스터와; 그리고상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 데이터를 출력하는 제 2 증폭기를 포함하는 반도체 메모리 장치.
- 제 14 항에 있어서,상기 각 감지 증폭기는 상기 메인 감지 노드 및 상기 기준 감지 노드에 각각 연결되며, 방전 신호에 응답하여 동작하는 제 8 및 제 9 NMOS 트랜지스터들을 더 포함하며, 상기 제 3, 제 5 및 제 7 NMOS 트랜지스터들은 제 1 접지 라인에 연결된 제 1 가드 밴드 내에 형성되고 상기 제 8 및 제 9 NMOS 트랜지스터들은 제 2 접지 라인에 연결된 제 2 가드 밴드 내에 형성되는 반도체 메모리 장치.
- 메모리 셀과;기준 신호 라인에 연결된 기준 메모리 셀과;상기 기준 신호 라인에 연결되며, 상기 기준 메모리 셀을 통해 흐르는 기준 전류를 복사하여 기준 전압을 발생하는 전류 복사기와;상기 메모리 셀에 연결된 메인 감지 노드 및 기준 감지 노드로 소정 전류를 각각 공급하는 전류 공급 회로와;상기 기준 감지 노드에 연결되며, 상기 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 1 NMOS 트랜지스터와; 그리고상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 셀 데이터를 출력하는 제 1 증폭기를 포함하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 전류 복사 회로는전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 상기 기준 신호 라인을 통해 상기 기준 메모리 셀에 연결되며;상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 2 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 전류 복사 회로는전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 상기 기준 신호 라인을 통해 상기 기준 메모리 셀에 연결되며;상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 2 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 메모리 셀과;제 1 내지 제 3 기준 신호 라인들에 각각 연결된 제 1 내지 제 3 기준 메모리 셀들과;상기 제 1 내지 제 3 기준 신호 라인들에 연결되며, 상기 제 1 내지 제 3 기준 메모리 셀들을 통해 흐르는 기준 전류들을 복사하여 제 1 내지 제 3 기준 전압들을 발생하는 제 1 내지 제 3 전류 복사기들과;상기 메모리 셀에 연결된 메인 감지 노드 및 기준 감지 노드로 소정 전류를 각각 공급하는 전류 공급 회로와;제 1 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 제 1 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 2 NMOS 트랜지스터와;제 3 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 제 2 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 4 NMOS 트랜지스터와;제 5 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 제 3 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 6 NMOS 트랜지스터와; 그리고상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 셀 데이터를 출력하는 제 1 증폭기를 포함하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 제 1 내지 제 3 전류 복사기들 각각은전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 대응하는 기준 신호 라인에 연결되며;상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 2 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 7 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 제 1 내지 제 3 전류 복사기들 각각은전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;상기 제 1 노드는 대응하는 기준 신호 라인에 연결되며;상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 2 증폭기와; 그리고상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 7 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 기준 셀 어레이와;각각이 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 포함하는 제 1 및 제 2 섹터들과;상기 제 1 및 제 2 섹터들을 통해 배열된 제 1 및 제 2 그로벌 비트 라인들과;선택 신호들에 응답하여 상기 제 1 그로벌 비트 라인을 상기 제 1 섹터의 메모리 셀에 연결하고 상기 제 2 그로벌 비트 라인을 상기 제 2 섹터의 메모리 셀에 연결하는 열 선택 게이트 회로와;상기 기준 셀 어레이를 통해 흐르는 전류를 복사하여 기준 전압을 발생하는 전류 복사 회로와;메인 감지 노드와 기준 감지 노드를 가지며, 상기 기준 전압에 응답하여 상기 메인 감지 노드의 전압과 상기 기준 감지 노드의 전압을 비교하여 데이터를 출력하는 감지 증폭 회로와; 그리고상기 제 1 및 제 2 그로벌 비트 라인들 중 선택된 그로벌 비트 라인을 상기 메인 감지 노드에 연결하고 비선택된 그로벌 비트 라인을 상기 기준 감지 노드에 연결하는 스위치 회로를 포함하는 반도체 메모리 장치.
- 제 22 항에 있어서,상기 제 1 및 제 2 그로벌 비트 라인들에 연결된 메모리 셀들 중 어느 하나만이 도전되는 반도체 메모리 장치.
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