TW201535365A

TW201535365A - 可變電阻式記憶體及其寫入方法

Info

Publication number: TW201535365A
Application number: TW103135457A
Authority: TW
Inventors: Katsutoshi Suito
Original assignee: Winbond Electronics Corp
Priority date: 2014-03-07
Filing date: 2014-10-14
Publication date: 2015-09-16
Also published as: JP5748877B1; TWI533298B; CN104900261A; CN104900261B; JP2015170377A

Abstract

本發明的目的是提供一種能夠高速化、低成本化、小尺寸的可變電阻式記憶體。本發明的可變電阻式記憶體100包括儲存互補狀態的記憶胞單元結構的記憶體陣列。記憶胞單元CU中，位元線BL及共通源極線BSL之間串聯連接存取用電晶體T1及可變阻抗元件R1，共通源極線BSL及位元線BLb之間串聯連接存取用電晶體T2及可變阻抗元件R2。可變阻抗元件R1、R2是使極性朝向相同方向的方式串聯連接，可變阻抗元件R1及可變阻抗元件R2之間的連接節點N連接到共通源極線BSL。

Description

可變電阻式記憶體及其寫入方法

本發明係有關於使用可變阻抗元件的可變電阻式記憶體，且特別有關於可變電阻式記憶體的陣列結構及寫入方法。

做為取代快閃記憶體的一種非揮發性記憶體，使用可變阻抗元件的可變電阻式記憶體相當受到關注。可變電阻式記憶體是一種施加脈衝電壓於金屬氧化物等的膜，可逆且非揮發地設定膜的阻抗值，藉此儲存資料的記憶體。可變電阻式記憶體因為能夠以電壓改寫資料(電流微量)，所以消耗電力小，並且因為是1電晶體加1阻抗構成的相對單純的結構，所以記憶胞面積小到約6F²(F為配線徑，約數十nm)，能夠高密度化。再加上讀出時間為10奈秒這種足以與DRAM並駕齊驅的高速的優點。

第1圖係顯示習知的可變電阻式記憶體的記憶體陣列的典型結構的電路圖。1個記憶胞單元由可變阻抗元件以及與其串聯的存取用電晶體所構成。m×n(m、n是1以上的整數)個記憶胞單元形成二維矩陣狀，電晶體的閘極連接字元線，汲極領域連接可變阻抗元件的一側的電極，源極領域連接源極線。可變阻抗元件的另一側的電極連接位元線。

可變組抗元件是氧化鉿(HfOx)等的金屬氧化物的薄膜構成，藉由被施加的脈衝電壓的大小及極性能夠可逆且非揮發地設定阻抗值於低阻抗狀態及高阻抗狀態。將可變阻抗元件設定(或是寫入)成高阻抗狀態稱為SET，設定(寫入)成低阻抗狀態稱為RESET。

記憶胞單元能夠透過位元線及源極線以位元單位來選擇。例如，當對記憶胞單元M11進行寫入的情況下，字元線WL1使電晶體導通，對位元線BL1、源極線SL1施加對應SET或RESET的電壓。藉此，可變阻抗元件被設定為SET或RESET。當對記憶胞單元M11進行讀出的情況下，字元線WL1使電晶體導通，對位元線BL1、源極線SL1施加用以讀出的電壓。位元線BL1上所出現的對應到可變阻抗元件的SET或RESET的電壓或電流會被感測電路所檢測出來。

[先行技術文獻]

專利文獻1：特開2012-64286號公報

專利文獻2：特開2008-41704號公報

為了提高可變電阻式記憶體的存取速度，有一種使互補的資料保持於一對的可變阻抗元件的陣列結構。第2圖顯示記憶體陣列的一部分，其具有儲存上述互補的資料的記憶胞單元結構。第3圖顯示第2圖的1個記憶胞單元。

如第2、3圖所示，1個記憶胞單元CU包括串聯於一對的位元線BL、BLb之間的一對的存取用電晶體T1、T2以及一對的可變阻抗元件R1、R2，也就是說是由2個電晶體與2個阻抗所構成。共通源極線BSL連接到可變阻抗元件R1、R2的連接節點N，電晶體T1及可變阻抗元件R1串聯連接到位元線BL與共通源極線BSL之間，電晶體T2及可變阻抗元件R2串聯連接到共通源極線BSL與位元線BLb之間。電晶體T1、T2的閘極共通地連接到字元線WL。

互補的記憶胞單元CU任一方的可變阻抗元件被設定為SET時，另一方的可變阻抗元件就被設定為RESET。因此，一對的位元線BL、BLb之間會出現差動信號，利用此差動信號進行讀取。藉此，比起單條位元線時可靠度更高，並且可高速存取。

接著，說明記憶胞單元的動作。使用氧化鉿(HfOx)等的金屬氧化物的薄膜做為可變阻抗元件的材料的情況下，做初期設定時必須使金屬氧化物成形(forming process)。通常，成形是藉由施加比寫入可變阻抗元件時的電壓稍大的電壓Vf來實施，藉由電壓施加時流過薄膜的電流的方向來決定SET與RESET的極性。這種成形會在可變電阻式記憶體出貨前進行。

第4圖顯示了成形的一個例子。例如，施加0V於位元線BL、BLb，施加成形電壓Vf(例如4V)於共通源極線BSL，施加使電晶體T1、T2導通所必要的電壓(例如6V)於字元線WL。藉此，可變阻抗元件R1流過從共通源極線BSL朝向位元線BL的電流，可變阻抗元件R2流過從共通源極線BSL朝向位元線BLb的電流。進行成形時，可變阻抗元件R1、R2是高阻抗狀態，也就是SET的狀態。要將可變阻抗元件R1、R2設定為RESET的話，要施加BSL>BL、BSL>BLb的偏壓電壓。要將可變阻抗元件R1、R2設定為SET的話，要施加BSL<BL、BSL<BLb的偏壓電壓。具有這種極性的可變阻抗元件的連接稱為背對背連接。

接著，說明記憶胞單元CU的寫入動作。如上所述，進行成形時，可變阻抗元件R1、R2是高阻抗狀態，也就是被設定為SET的狀態。要將可變阻抗元件R1設定為RESET，也就是低阻抗狀態的話，如第5(A)圖所示，位元線BL施加0V，位元線BLb施加2V，共通源極線BSL施加2V，字元線WL施加4V。藉此，可變阻抗元件R1流過從共通源極線BSL朝向位元線BL的電流，可變阻抗元件R1被設定為RESET。可變阻抗元件R1被設定為RESET，可變阻抗元件R2被設定為SET時，假設定義為資料「0」。

接著，說明從資料「0」改寫為資料「1」的動作。首先，如第5(B)圖所示，位元線BL施加2V，位元線BLb施加0V，共通源極線BSL施加2V，字元線WL施加4V。藉此，可變阻抗元件R2流過從共通源極線BSL朝向位元線BLb的電流，可變阻抗元件R2被設定為RESET。此時，可變阻抗元件R1沒有電流流過，因此維持RESET。接著，如第5(C)圖所示，位元線BL施加2V，位元線BLb施加0V，共通源極線BSL施加0V，字元線WL施加4V。藉此，可變阻抗元件R1流過從位元線BL朝向共通源極線BSL的電流，可變阻抗元件R1被設定為SET。這樣一來，可變阻抗元件R1、R2的SET及RESET狀態就反轉過來了。

上述的改寫方法中，必須如第5(B)、5(C)圖所示的施加2次的偏壓，但如果在只施加1次偏壓的情況下，可以如第 5(D)圖般施加偏壓電壓。也就是說，位元線BL施加4V，位元線BLb施加0V，共通源極線BSL施加2V，字元線WL施加6V。藉此可變阻抗元件R1流過從位元線BL朝向共通源極線BSL的電流，可變阻抗元件R1被設定為SET。同時，可變阻抗元件R2流過從共通源極線BSL朝向位元線BLb的電流，可變阻抗元件R2被設定為RESET。

如上述，習知的背對背連接的互補的記憶胞單元CU進行資料的改寫的情況下，必須有如第5(B)、5(C)圖所示的施加2次偏壓的動作，而產生了寫入時間耗時的問題。另一方，如第5(D)圖所示的施加1次偏壓來進行寫入的情況下，設定至位元線BL、BLb的電壓必須增大。結果要以單一電源使可變電阻式記憶體動作變得困難，需要升壓電路而造成了低成本化、小尺寸的阻礙。

本發明的目的是為了解決上述的問題，而提出一種可達成高速化、低成本化、小尺寸的可變電阻式記憶體。

本發明的可變電阻式記憶體，藉由可逆性且非揮發性可變阻抗元件來儲存資料，包括：記憶體陣列，其中在一對的位元線間串聯連接一對的電晶體與一對的可變阻抗元件，上述一對的可變阻抗元件之間連接共通源極線，上述一對的可變阻抗元件的極性是同一方向，上述一對的電晶體的閘極連接至共通的字元線。

上述一對的電晶體及上述一對的可變阻抗元件構成用以儲存一資料的記憶胞單元。上述記憶胞單元的上述一對的可變阻抗元件具有互補的狀態。可變阻抗元件是藉由被施加的電壓而設定至高阻抗狀態(SET)或低阻抗狀態(RESET)。藉由將施加於上述共通源極線及上述一對的位元線的電壓反轉，使上述記憶胞單元儲存互補的狀態。可變阻抗元件的極性是藉由使電流流過上述可變阻抗元件的成形步驟來決定。上述可變電阻式記憶體更包括：列選擇元件，根據位址資訊來選擇列；行選擇元件，根據位址資訊來選擇行；以及寫入元件，進行資料的寫入，其中上述寫入元件將因應寫入資料的電壓施加於上述列選擇元件及上述行選擇元件所選擇的記憶胞單元的位元線及共通源極線。上述可變電阻式記憶體更包括：列選擇元件，根據位址資訊來選擇列；行選擇元件，根據位址資訊來選擇行；以及讀出元件，進行資料的讀出，其中上述讀出元件將既定的電壓施加於上述列選擇元件及上述行選擇元件所選擇的記憶胞單元的位元線及共通源極線。

本發明的可變電阻式記憶體的寫入方法，包括：準備記憶體陣列，包括複數記憶胞單元，每個上述記憶胞單元中，在一對的位元線間串聯連接一對的電晶體與一對的可變阻抗元件，上述一對的可變阻抗元件之間連接共通源極線，上述一對的可變阻抗元件的極性是同一方向，上述一對的電晶體的閘極連接至共通的字元線；根據位址資訊選擇上述記憶胞單元；施加既定的偏壓至被選擇的記憶胞單元的上述一對的位元線及上述共通源極線；施加既定的偏壓至被選擇的記憶胞單元的字元線；以及將互補的狀態同時寫入上述記憶胞單元的上述一對的可變阻抗元件。上述一對的可變阻抗元件同時被設定為 SET及RESET。

根據本發明，比起習知技術，能夠將互補的狀態同時寫入一對的可變阻抗元件，因此比起習知技術能夠提昇存取速度。另外，寫入所需要的偏壓電壓可變小，因此不一定需要升壓電路，可用單一電源使可變電阻式記憶體動作。結果能夠達成可變電阻式記憶體的高度積體化、低成本化。

100‧‧‧可變電阻式記憶體

110‧‧‧記憶體陣列

120‧‧‧輸出入緩衝器

130‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧行選擇電路

180‧‧‧感測電路

190‧‧‧電壓產生電路

BL、BL1、BL2、BL3、...BLm、BLb‧‧‧位元線

BSL‧‧‧共通源極線

CU、M11、M12、M1n、M21、M22、M2n、Mm1、Mm2、Mmn‧‧‧記憶胞單元

N‧‧‧節點

R1、R2‧‧‧可變阻抗元件

SL1、SL2、SL3、...SLn‧‧‧源極線

T1、T2‧‧‧電晶體

WL、WL1、WL2、WL3、...WLn‧‧‧字元線

第1圖係顯示習知的可變電阻式記憶體的陣列結構。

第2圖係顯示習知的高速存取用的可變電阻式記憶體的陣列結構。

第3圖係顯示第2圖所示的記憶胞單元的結構。

第4圖係用來說明習知的記憶胞單元的形成。

第5A~5D圖係用來說明習知的記憶胞單元的資料寫入動作。

第6圖係顯示本發明實施例的可變電阻式記憶體的結構。

第7圖係顯示本發明實施例的可變電阻式記憶體的陣列的結構。

第8圖係顯示第7圖所示的記憶胞單元的結構。

第9A、9B圖係用來說明本發明的記憶胞單元的形成。

第10A~10D圖係用來說明本發明的記憶胞單元的資料寫入動作。

第11A、11B圖係顯示本發明實施例的記憶胞單元的其他結構例。

第12A、12B圖係顯示寫入本實施例的可變電阻式記憶體時的各部位的電壓波形。

第13A、13B圖係顯示本發明實施例的記憶胞單元的其他結構例。

接著，參照圖式詳細說明本發明的實施型態。在圖式中為了容易了解而強調各部位，但必須留意圖式與實際的裝置尺寸不同。

第6圖係顯示本發明實施例的可變電阻式記憶體的全體結構的方塊圖。本實施例的可變電阻式記憶體100包括：記憶體陣列110，由配置成行列狀的複數記憶胞單元所形成；輸出入緩衝器120，連接至外部輸出入端子I/O並保持輸出入資料；位址暫存器130，接收來自輸出入緩衝器120的位址資料；資料暫存器140，保持輸出入的資料；控制器150，根據來自輸出入緩衝器120的指令資料來控制各部；字元線選擇電路160，接收來自位址暫存器130的列位址資訊Ax，將列位址資訊Ax解碼並根據解碼的結果來進行字元線的選擇及驅動等；行選擇電路170，接收來自位址暫存器130的行位址資訊Ay，將行位址資訊Ay解碼並根據解碼的結果來進行位元線的選擇及驅動；感測電路180，檢測行選擇電路170所選擇的記憶胞單元中所讀出的信號，保持要寫入被選擇的記憶胞單元的寫入資料；電壓產生電路190，產生資料讀出或寫入所必須的電壓，並將這些電壓供給至字元線選擇電路160及行選擇電路170。

本實施例的可變電阻式記憶體100包括記憶體陣列110，用與習知不同的記憶胞單元的結構來儲存互補的狀態。第7圖顯示本實施例的記憶體陣列的一部分，第8圖顯示本實施例的1個記憶胞單元。本實施例的記憶胞單元CU具有存取用電晶體T1與可變阻抗元件R1串聯連接於位元線BL與共通源極線BSL之間，存取用電晶體T2與可變阻抗元件R2串聯連接於共通源極線BSL與位元線BLb與之間。可變阻抗元件R1、R2其極性朝相同方向連接，連接於可變阻抗元件R1及可變阻抗元件R2之間的節點N會連接到到共通源極線BSL。

本實施例的記憶胞單元CU是可變阻抗元件R1、R2的極性排列於相同方向，從共通源極線BSL來看的可變阻抗元件R1、R2的極性方向則相反。相對於此，在第3圖所示的背對背連接的記憶胞單元中，從共通源極線BSL來看的可變阻抗元件R1、R2的極性方向相同。因此，在本實施例的記憶胞單元CU中，施加高電壓VH於共通源極線BSL，施加低電壓VL於位元線BL、BLb時，或者是施加低電壓VL於共通源極線BSL，施加高電壓VH於位元線BL、BLb時，可將一個可變阻抗元件設定為SET，同時將另一個可變阻抗元件設定為RESET。

接著，說明本實施例的記憶胞單元的形成。第9(A)圖顯示可變阻抗元件R1的形成，第9(B)圖顯示可變阻抗元件R2的形成。如第9(A)圖所示，形成可變阻抗元件R1時，例如對位元線BL施加3.8V，對共通源極線BSL施加0V，對位元線BLb施加0V，對字元線WL施加5V。藉此，可變阻抗元件R1流過從位元線BL朝向共通源極線BSL的電流，可變阻抗元件R1為高阻抗狀態，也就是被設定為SET。此時，共通源極線BSL與位元線 BLb之間不產生電位差，因此可變阻抗元件R2沒有電流流過。

接著，進行可變阻抗元件R2的形成。如第9(B)圖所示，對位元線BL施加3.8V，對共通源極線BSL施加3.8V，對位元線BLb施加0V，對字元線WL施加5V。藉此，可變阻抗元件R2流過從共通源極線BSL朝向位元線BL的電流，可變阻抗元件R2為高阻抗狀態，也就是被設定為SET。此時，位元線BLb與共通源極線BSL之間不產生電位差，因此可變阻抗元件R1沒有電流流過。成形所需要的電壓會使用比寫入可變阻抗元件R1、R2的可變電壓(設定為SET、RESET時的偏壓)稍大的值。施加於字元線WL的電壓只要有能將電晶體T1、T2導通的足夠的大小即可。需留意的是在此所示的電壓只是例示，也可以是上述以外的電壓值。成形是在工廠出貨前所進行的程序，因此即使需要使用比可變電阻式記憶體所使用的單一電源更高的電壓，也不需要設置升壓電路於可變電阻式記憶體。

接著，參照第10圖說明本實施例的記憶胞單元的基本寫入動作。要設定可變阻抗元件R1為RESET，如第10(A)圖所示，對位元線BL施加0V，對共通源極線BSL施加2V，對位元線BLb施加2V，對字元線WL施加4V。藉此可變阻抗元件R1流過從共通源極線BSL朝向位元線BL的電流，可變阻抗元件R1為低阻抗狀態，也就是被設定為RESET。

如果將可變阻抗元件R1被設定為RESET且可變阻抗元件R2被設定為SET時稱為資料「0」，要從資料「0」改寫為資料「1」，會藉由施加如第10(B)圖所示的偏壓電壓來進行。也就是說，對位元線BL施加2V，對位元線BLb施加2V，對共通源極線BSL施加0V，對字元線WL施加4V。可變阻抗元件R1流過從位元線BL朝向共通源極線BSL的電流，可變阻抗元件R1被設定為RESET，而可變阻抗元件R2流過從位元線BLb朝向共通源極線BSL的電流，可變阻抗元件R2被設定為RESET。

當從資料「1」改寫為資料「0」時，會藉由施加如第10(C)圖所示的偏壓電壓來進行。也就是說，對位元線BL施加0V，對位元線BLb施加0V，對共通源極線BSL施加2V，對字元線WL施加4V。

第10(D)圖係顯示寫入資料「0」、資料「1」的情況下的偏壓條件的表。藉由反轉位元線BL、BLb的電壓、共通源極線BSL的電壓，能夠簡單地進行資料「0」或資料「1」的寫入。

如此一來，在本實施例的記憶胞單元中，僅施加1次理想的偏壓至位元線BL、BLb、共通源極線BSL，就能夠同時將可變阻抗元件R1、R2設定為SET、RESET，因此能夠容易地在短時間內進行對互補的記憶胞單元的資料寫入。

形成可變阻抗元件R1、R2時的極性如第11(A)圖所示，可以與第8圖相反。在這個情況下，寫入資料至第8圖的記憶胞單元時的偏壓條件反轉，，成為如第11(B)圖所示的偏壓條件。

接著，說明本實施例的可變電阻式記憶體的記憶胞單元的讀出動作。控制器150回應輸入至外部端子的信號等而開始讀出動作，控制各部的動作。位址暫存器130從輸出入緩衝器120接收到位址資料，將列位址Ax提供至字元線選擇電路160，將行位址Ay提供至行選擇電路170。電壓產生電路190根據來自控制器150的指示而將用於讀出所需要電壓供給至字元線選擇電路160或感測電路180等。

感測電路180將根據行選擇電路170的解碼結果而選擇的記憶胞單元的共通源極線BSL預充至例如2.0V。接著，感測電路180施加1.8V至選擇的記憶胞單元的位元線BL、BLb。若使共通源極線BSL與位元線BL、BLb之間的電位差過大的話，會造成大電流流過可變阻抗元件。因此，例如0.2V左右的小的差值是較好的選擇，但另一方面，也必須是能夠被感測電路180檢測出差動信號的大小。接著，字元線選擇電路160施加讀出電壓(例如3V)至根據列位址Ax爾選擇的字元線WL。

如第10(B)圖所示，當可變阻抗元件R1處於SET，可變阻抗元件R2處於RESET時，電晶體T1不導通，電晶體T2導通。因此，位元線BL不流過電流，其電位沒有變化，但位元線BLb流過來自共通源極線BSL的電流，其電位變化。感測電路180根據位元線BL及BLb之間的電位差或者是電流差而感測出資料「0」。

如第10(C)圖所示，當可變阻抗元件R1處於RESET，可變阻抗元件R2處於SET時，電晶體T1導通，電晶體T2不導通。因此，位元線BLb不流過電流，其電位沒有變化，但位元線BL流過來自共通源極線BSL的電流，其電位變化。感測電路180根據位元線BL及BLb之間的電位差或者是電流差而感測出資料「1」。由感測電路180所感測的資料透過資料暫存器140、輸出入緩衝器120而輸出外部。

接著，說明對記憶胞單元的寫入。控制器150回應輸入至外部端子的信號等而開始寫入動作，控制各部的動作。輸出入緩衝器120所接收到列位址Ax提供至字元線選擇電路160，行位址Ay提供至行選擇電路170。寫入資料透過資料暫存器140被感測電路180所保持。電壓產生電路190根據來自控制器150的指示而將用於寫入所需要電壓供給至字元線選擇電路160或感測電路180等。

感測電路180將對應到資料「0」或「1」的電壓供給至根據行選擇電路170的解碼結果而選擇的記憶胞單元的位元線BL、BLb、共通源極線BSL。

寫入資料「1」時，例如施加2.6V至位元線BL、BLb，施加0V至共通源極線BSL。接著，字元線選擇電路160將寫入電壓(例如4V)施加於根據列位址Ax而選擇的字元線WL。藉此，在位元線BL及共通源極線BSL之間施加了使可變阻抗元件R1成為RESET狀態的偏壓，在共通源極線BSL及位元線BLb之間施加了使可變阻抗元件R2成為SET狀態的偏壓。另一方面，寫入資料「0」時，例如施加0V至位元線BL、BLb，施加2.6V至共通源極線BSL。藉此，可變阻抗元件R1被設定為SET，可變阻抗元件R2被設定為RESET。第12圖顯示寫入資料「1」、「0」時的各部位的電壓波形的時序。

第13圖顯示本實施例的記憶胞單元的其他結構的例子。上述的例子中，可變阻抗元件R1、R2連接至共通源極線BSL，然後電晶體T1、T2再串聯連接，但如第13(A)圖、第13(B)圖所示也可以是電晶體T1、T2連接至共通源極線BSL，再使極性方向相同地將可變阻抗元件R1、R2串聯連接。

以上雖詳述了本發明的實施例，但本發明並不限定於特定的實施型態，只要符合申請專利範圍內所記載的發明要旨，本發明包括各種變形及變更。

BL、BLb‧‧‧位元線

BSL‧‧‧共通源極線

CU‧‧‧記憶胞單元

N‧‧‧節點

R1、R2‧‧‧可變阻抗元件

T1、T2‧‧‧電晶體

WL‧‧‧字元線

Claims

一種可變電阻式記憶體，藉由可逆性且非揮發性可變阻抗元件來儲存資料，包括：記憶體陣列，其中在一對的位元線間串聯連接一對的電晶體與一對的可變阻抗元件，上述一對的可變阻抗元件之間連接共通源極線，上述一對的可變阻抗元件的極性是同一方向，上述一對的電晶體的閘極連接至共通的字元線。
如申請專利範圍第1項所述之可變電阻式記憶體，其中上述一對的電晶體及上述一對的可變阻抗元件構成用以儲存一資料的記憶胞單元。
如申請專利範圍第2項所述之可變電阻式記憶體，其中上述記憶胞單元的上述一對的可變阻抗元件具有互補的狀態。
如申請專利範圍第1至3項任一項所述之可變電阻式記憶體，其中可變阻抗元件是藉由被施加的電壓而設定至高阻抗狀態(SET)或低阻抗狀態(RESET)。
如申請專利範圍第1至4項任一項所述之可變電阻式記憶體，其中藉由將施加於上述共通源極線及上述一對的位元線的電壓反轉，使上述記憶胞單元儲存互補的狀態。
如申請專利範圍第1至5項任一項所述之可變電阻式記憶體，其中可變阻抗元件的極性是藉由使電流流過上述可變阻抗元件的成形步驟來決定。
如申請專利範圍第1至6項任一項所述之可變電阻式記憶體，上述可變電阻式記憶體更包括：列選擇元件，根據位址資訊來選擇列；行選擇元件，根據位址資訊來選擇行；以及寫入元件，進行資料的寫入；其中上述寫入元件將因應寫入資料的電壓施加於上述列選擇元件及上述行選擇元件所選擇的記憶胞單元的位元線及共通源極線。
如申請專利範圍第1至7項任一項所述之可變電阻式記憶體，上述可變電阻式記憶體更包括：列選擇元件，根據位址資訊來選擇列；行選擇元件，根據位址資訊來選擇行；以及讀出元件，進行資料的讀出；其中上述讀出元件將既定的電壓施加於上述列選擇元件及上述行選擇元件所選擇的記憶胞單元的位元線及共通源極線。
一種可變電阻式記憶體的寫入方法，包括：準備記憶體陣列，包括複數記憶胞單元，每個上述記憶胞單元中，在一對的位元線間串聯連接一對的電晶體與一對的可變阻抗元件，上述一對的可變阻抗元件之間連接共通源極線，上述一對的可變阻抗元件的極性是同一方向，上述一對的電晶體的閘極連接至共通的字元線；根據位址資訊選擇上述記憶胞單元；施加既定的偏壓至被選擇的記憶胞單元的上述一對的位元線及上述共通源極線；施加既定的偏壓至被選擇的記憶胞單元的字元線；以及將互補的狀態同時寫入上述記憶胞單元的上述一對的可變阻抗元件。
如申請專利範圍第9項所述之可變電阻式記憶體的寫入方法，其中上述一對的可變阻抗元件同時被設定為SET及RESET。