KR20120063391A - 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

구동 제어기 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20120063391A
KR20120063391A KR1020100124529A KR20100124529A KR20120063391A KR 20120063391 A KR20120063391 A KR 20120063391A KR 1020100124529 A KR1020100124529 A KR 1020100124529A KR 20100124529 A KR20100124529 A KR 20100124529A KR 20120063391 A KR20120063391 A KR 20120063391A
Authority
KR
South Korea
Prior art keywords
signal
activation signal
overwrite
reset pulse
set pulse
Prior art date
Application number
KR1020100124529A
Other languages
English (en)
Inventor
탁정미
윤혁수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100124529A priority Critical patent/KR20120063391A/ko
Publication of KR20120063391A publication Critical patent/KR20120063391A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 구동 동작에 요구되는 펄스 만을 생성하여 소모 전력을 줄일 수 있는 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치를 제공한다. 본 발명의 구동 제어기는 본 발명의 일부 실시예들에 따른 구동 제어기는 파티션 활성화(partition enable) 신호 및 커맨드(command) 신호에 기초하여 리셋 펄스(reset pulse) 활성화 신호를 제공하는 리셋 펄스 활성화기, 및 파티션 활성화 신호 및 커맨드 신호에 기초하여 세트 펄스(set pulse) 활성화 신호를 제공하는 세트 펄스 활성화기를 포함한다.

Description

구동 제어기 및 이를 포함하는 비휘발성 메모리 장치{Driving controller and nonvolatile memory device including the same}
본 발명은 기입 전류 제어기 관한 것으로, 더욱 상세하게는 동작 모드에 기초하여 기입 전류의 생성을 제어하는 기입 전류 제어기에 관한 것이다.
휴대용 장치에 이용되는 반도체 메모리 장치는 휴대용 장치의 특성상 고집적화가 요구되고 있다. 또한, 휴대용 장치에 포함된 반도체 메모리 장치의 소모 전력을 줄이는 것이 요구되고 있다.
최근에 반도체 메모리 장치의 고집적화를 위하여 3차원으로 집적 회로를 설계하거나, 저항체(resistance material)를 이용한 비휘발성 메모리 장치에 대한 연구가 이루어지고 있다. 저항체를 이용한 비휘발성 메모리 장치는 상 변화 메모리 장치(Phase change random access memory, PCRAM), 강유전체 메모리 장치(ferroelectric RAM, FeRAM), 자성체 메모리 장치(Magnetic RAM, MRAM)를 포함할 수 있다.
동적 메모리 장치(Dynamic RAM, DRAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 칼코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질의 상태 변화(PCRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
본 발명이 이루고자 하는 기술적 과제는 동작 모드에 필요한 기입 전류만을 생성하여 전류 소모를 줄일 수 있는 구동 제어기를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 동작 모드에 기초하여 상이한 구동 전류를 요구하는 복수의 메모리 셀들을 포함하고, 구동 전류의 생성을 제어하여 전류 소모를 최소화할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일부 실시예들에 따른 구동 제어기는 파티션 활성화(partition enable) 신호 및 커맨드(command) 신호에 기초하여 리셋 펄스(reset pulse) 활성화 신호를 제공하는 리셋 펄스 활성화기, 및 상기 파티션 활성화 신호 및 커맨드 신호에 기초하여 세트 펄스(set pulse) 활성화 신호를 제공하는 세트 펄스 활성화기를 포함한다.
본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치는 파티션 활성화 신호 및 커맨드 신호에 기초하여 리셋 펄스 활성화 신호를 제공하는 리셋 펄스 활성화기, 상기 파티션 활성화 신호 및 커맨드 신호에 기초하여 세트 펄스 활성화 신호를 제공하는 세트 펄스 활성화기, 상기 리셋 펄스 활성화 신호에 응답하여 리셋 펄스를 생성하고, 상기 세트 펄스 활성화 신호에 응답하여 상기 리셋 펄스보다 펄스 폭이 길고, 펄스 진폭이 작은 세트 펄스를 생성하는 기입 구동기, 및 상기 리셋 펄스 및 세트 펄스를 수신하여 저항값 변화를 일으키는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다.
본 발명의 실시예들에 따른 구동 제어기는, 동작 모드에 기초하여 상이한 기입 전류를 생성하도록 기입 구동기를 제어하여 불필요한 전류 생성을 억제할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 동작 모드에 따라 상이한 기입 전류를 요구하는 복수의 메모리 셀들에 대하여 요구되는 기입 전류만을 생성하여 전력 소모를 최소화할 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 동작 모드에 따라 요구되는 기입 전류를 나타내는 도면이다.
도 2는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치에 제공될 수 있는 기입 전류들을 도시한 도면이다.
도 3은 본 발명의 일부 실시예들에 따른 구동 제어기를 나타내는 블록도이다.
도 4는 파티션 활성화 신호 및 커맨드 신호에 기초한 리셋 펄스 활성화 신호 및 세트 펄스 활성화 신호의 논리 상태를 나타내는 도면이다.
도 5는 도 1의 리셋 펄스 활성화기의 일 실시예를 나타내는 도면이다.
도 6은 도 1의 세트 펄스 활성화기의 일 실시예를 나타내는 도면이다.
도 7은 본 발명의 일부 실시예들에 따른 구동 제어기를 포함하는 비휘발성 메모리 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 동작 모드에 따라 요구되는 기입 전류를 나타내는 도면이다.
도 1을 참조하면, 비휘발성 메모리 장치는 오버라이트(overwrite), 프로그램(program), 및 소거(erase) 동작 모드를 포함할 수 있다. 각각의 동작 모드는 커맨드 신호(CMD)에 의하여 지시될 수 있다. 커맨드 신호(CMD)는 비휘발성 메모리 장치에 포함된 제어기 또는 외부의 호스트 장치로부터 제공될 수 있다. 커맨드 신호(CMD)는 오버라이트 신호, 프로그램 신호, 및 소거 신호를 포함할 수 있다. 비휘발성 메모리 장치는 동시에 하나의 동작 모드를 수행하여야 하기 때문에, 오버라이트 신호, 프로그램 신호, 및 소거 신호는 동시에 하나의 신호만이 활성화되어 동작 모드를 결정할 수 있다. 또한, 프로그램, 및 소거 동작 중 어느 하나의 동작 모드도 수행되지 않는 경우, 커맨드 신호(CMD)는 NOP(No operation)를 지시할 수도 있다.
상 변화 셀들을 포함하는 비휘발성 메모리 장치에 있어서, 상 변화 셀들은 기입 전류들에 따라서 상이한 상태를 가질 수 있다. 상 변화 셀은 상부 전극과 하부 전극 사이에 상 변화 물질을 포함할 수 있다.
기입 전류들은 펄스 형태로 제공될 수 있으며, 세트 펄스(Set pulse)보다 펄스 지속 시간이 길고 펄스 진폭이 큰 리셋(reset) 펄스가 제공되는 경우, 상 변화 셀은 비정질(amorphous) 상태가 되어 성질이 변하고 큰 저항 값을 가진다. 상 변화 셀에 세트 펄스가 제공되는 경우, 상 변화 셀은 결정질(crystalline) 상태가 되어 작은 저항 값을 가진다. 상 변화 셀들에 데이터를 기입 또는 소거하기 위한 기입 전류들의 관계는 도 2를 참조하여 자세히 설명하도록 한다.
비정질 상태의 상 변화 셀은 프로그램 되었거나 데이터 '1' 을 저장하는 것으로, 결정질 상태의 상 변화 셀은 소거되었거나 데이터 '0'을 저장하는 것으로 판단될 수 있다.
다만, 상 변화 셀들의 상태를 변화시키기 위하여 제공되는 세트 펄스 또는 리셋 펄스 각각이 모든 동작 모드들에 필요하지는 않을 수 있다. 예를 들어, 오버라이트 동작의 경우, 직전 상 변화 셀들의 상태에 관계없이 세트 펄스 및 리셋 펄스가 모두 제공되어야 하지만, 프로그램 동작의 경우, 리셋 펄스, 소거 동작의 경우, 세트 펄스 만이 제공될 수 있다. 결국 비휘발성 메모리 장치가 프로그램 동작을 수행하는 경우, 세트 펄스를 생성하는 것은 불필요한 전력을 소모하기 때문에, 비휘발성 메모리 장치를 휴대용 장치로 구현하는 경우, 전력 소모 특성을 저하시킬 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치에 제공될 수 있는 기입 전류들을 도시한 도면이다.
세트 펄스와 리셋 펄스를 비교하면, 세트 펄스는 리셋 펄스 보다 작은 펄스 진폭을 가지고, 리셋 펄스 보다 긴 펄스 유지 시간을 가진다.
즉, 상 변화 셀에 대하여 작은 값의 기입 전류를 긴 시간 동안 흐르게 하면, 상 변화 셀이 결정질 상태가 된다. 상 변화 셀에 대하여 큰 값의 기입 전류를 짧은 시간 동안 흐르게 하면 상 변화 셀이 비정질 상태가 된다.
본 명세서에서는 기입 전류들에 의하여 데이터의 기입이 결정되기 때문에 기입 전류는 구동 전류와 실질적으로 동일한 의미로 사용되었다.
도 3은 본 발명의 일부 실시예들에 따른 구동 제어기를 나타내는 블록도이다.
도 3을 참조하면, 구동 제어기(10)는 리셋 펄스 활성화기(100) 및 세트 펄스 활성화기(200)를 포함할 수 있다.
리셋 펄스 활성화기(100)는 파티션(partition) 활성화 신호(PTEN) 및 커맨드 신호(CMD)에 기초하여 리셋 펄스 활성화 신호(REN)를 제공한다. 파티션은 비휘발성 메모리 장치의 메모리 셀 어레이들 중에서 기입 구동 및 감지 증폭 회로를 공유하는 단위에 상응할 수 있다. 파티션 활성화 신호(PTEN)는 메모리 셀 어레이의 특정한 파티션을 활성화시켜, 활성화된 파티션에 동작을 수행한다. 따라서 파티션 활성화 신호(PTEN)가 비활성화된 경우, 메모리 셀 어레이의 어떠한 부분에도 동작이 수행되지 않기 때문에 세트 펄스 및 리셋 펄스가 생성되지 않을 수 있다.
세트 펄스 활성화기(200)는 파티션 활성화 신호(PTEN) 및 커맨드 신호(CMD)에 기초하여 세트 펄스 활성화 신호(SEN)를 제공한다.
커맨드 신호(CMD)는 오버라이트 신호, 프로그램 신호, 및 소거 신호를 포함할 수 있다. 실시예에 따라, 오버라이트 신호는 단일 워드 오버라이트(Single word overwrite), 및 버퍼된 오버라이트(buffered overwrite) 동작 모드를 더 포함할 수 있다. 단일 워드 오버라이트 동작은 단일 비트를 오버라이트하고 오버라이트 동작이 완료되지만, 버퍼된 오버라이트 동작은 복수의 비트를 순차적으로 오버라이트 한다.
예를 들어, 단일 워드 오버라이트, 및 버퍼된 오버라이트는 LPDDR2(Low Power Double Data Rate 2) 메모리 장치에 적용되는 오버라이트 방식으로 JEDEC 표준에 따른다.
도 4는 본 발명의 일부 실시예들에 따른 구동 제어기에 있어서, 파티션 활성화 신호 및 커맨드 신호에 기초한 리셋 펄스 활성화 신호 및 세트 펄스 활성화 신호의 논리 상태를 나타내는 도면이다.
도 4를 참조하면, 커맨드 신호(CMD)는 프로그램 신호(PGM), 소거 신호(ERS), 및 오버라이트 신호(OVR)를 포함할 수 있다. 비휘발성 메모리 장치가 신뢰성을 가지고 동작하는 동안에, 프로그램 신호(PGM), 소거 신호(ERS), 및 오버라이트 신호(OVR)는 동시에 하나의 신호만이 활성화되며, 파티션 활성화 신호(PTEN)가 활성화된 상태에서만 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)가 활성화되기 때문에 동작상 유효한 상태만을 도시하였다.
도 4에서 '1'은 논리 상태 '하이'에 상응하여 활성화된 상태, '0'은 논리 상태 '로우'에 상응하여 활성화된 상태를 나타낸다. 다만, 이는 일부 실시예에 한정된 것으로 반대의 경우를 가질 수 있으며 이에 한정되지 않는다.
파티션 활성화 신호(PTEN)가 활성화되고, 오버라이트 신호(OVR)가 활성화되며, 프로그램 신호(PGM) 및 소거 신호(ERS)가 비활성화된 경우, 특정한 파티션에 대하여 오버라이트 동작을 수행하게 된다. 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)가 활성화된다. 활성화된 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)에 응답하여 리셋 펄스 및 세트 펄스가 생성될 수 있다. 리셋 펄스 및 세트 펄스는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이의 해당하는 메모리 셀에 선택적으로 인가되어 오버라이트 동작을 수행하는 데에 기초가 될 수 있다.
파티션 활성화 신호(PTEN) 및 소거 신호(ERS)가 활성화되고, 프로그램 신호(PGM) 및 오버라이트 신호(OVR)가 비활성화된 경우, 특정한 파티션에 대하여 소거 동작을 수행한다. 소거 동작에서는 모든 메모리 셀들의 상태를 리셋 상태로 변화시켜야 하기 때문에 리셋 펄스만이 필요하다. 따라서, 리셋 펄스 활성화 신호(REN)가 활성화되고 세트 펄스 활성화 신호(SEN)는 비활성화되어 리셋 펄스만이 생성된다. 본 발명의 일부 실시예들에 따른 구동 제어기(10)는 소거 동작 동안에, 불필요한 세트 펄스를 생성하지 않기 때문에 세트 펄스 생성 때문에 소모되는 전력을 줄일 수 있다.
파티션 활성화 신호(PTEN) 및 프로그램 신호(PGM)가 활성화되고, 소거 신호(ERS) 및 오버라이트 신호(OVR)가 비활성화된 경우, 특정한 파티션에 대하여 프로그램 동작을 수행한다. 프로그램 동작에서는 선택된 메모리 셀들의 상태를 세트 상태로 변화시켜야 하기 때문에 세트 펄스만이 요구된다. 따라서, 리셋 펄스 활성화 신호(REN)는 비활성화되고, 세트 펄스 활성화 신호(SEN)는 활성화된다. 리셋 펄스는 생성되지 않으며, 활성화된 세트 펄스 활성화 신호(SEN)에 응답하여 세트 펄스가 생성된다. 본 발명의 일부 실시예들에 따른 구동 제어기(10)는 프로그램 동작 동안에 불필요한 리셋 펄스를 생성하여 발생할 수 있는 전력 소모를 줄일 수 있다.
도 5는 도 1의 리셋 펄스 활성화기(100)의 일 실시예를 나타내는 도면이다.
도 5를 참조하면, 리셋 펄스 활성화기(100)는 제1 논리 연산기(110), 제2 논리 연산기(120), 및 제3 논리 연산기(130)를 포함할 수 있다.
제1 논리 연산기(110)는 파티션 활성화 신호(PTEN), 프로그램 신호(PGM), 및 소거 신호(ERS)의 상보(complementary) 신호인 상보 소거 신호(/ERS)에 대하여 논리곱 연산을 수행하여 프로그램 리셋 펄스 활성화 신호(PREN)를 제공한다.
실시예에 따라, 제1 논리 연산기(110)는 상보 소거 신호(/ERS)를 생성하기 위한 인버터(inverter)를 더 포함할 수 있으며, 제1 논리 연산기(110)는 NAND 논리 연산기를 포함할 수 있다.
제1 논리 연산기(110)는 파티션 활성화 신호(PTEN) 및 프로그램 신호(PGM)가 활성화되고, 소거 신호(ERS)가 비활성화된 경우, 활성화된 프로그램 리셋 펄스 활성화 신호(PREN)를 제공한다. 따라서, 프로그램 리셋 펄스 활성화 신호(PREN)는 특정한 파티션에 대하여 프로그램 동작을 수행하는 경우, 활성화된다.
제2 논리 연산기(120)는 파티션 활성화 신호(PTEN) 및 오버라이트 신호(OVR)에 대하여 논리곱 연산을 수행하여 오버라이트 리셋 펄스 활성화 신호(OREN)을 제공한다. 예를 들어, 제2 논리 연산기(120)는 논리곱 연산을 수행하는 NAND 논리 연산기를 포함할 수 있다.
제2 논리 연산기(120)는 파티션 활성화 신호(PTEN) 및 오버라이트 신호(OVR)가 활성화된 경우, 활성화된 오버라이트 리셋 펄스 활성화 신호(OREN)를 제공한다. 따라서, 오버라이트 리셋 펄스 활성화 신호(OREN)는 특정한 파티션에 대하여 오버라이트 동작을 수행하는 경우, 활성화된다.
제3 논리 연산기(130)는 프로그램 리셋 펄스 활성화 신호(PREN) 및 오버라이트 리셋 펄스 활성화 신호(OREN)에 대하여 논리합 연산을 수행하여 리셋 펄스 활성화 신호(REN)를 제공한다. 예를 들어, 제3 논리 연산기(130)는 논리합 연산을 수행하는 OR 논리 연산기를 포함할 수 있다.
제3 논리 연산기(130)는 프로그램 리셋 펄스 활성화 신호(PREN) 및 오버라이트 리셋 펄스 활성화 신호(OREN) 중에서 적어도 하나의 신호가 활성화된 경우, 활성화된 리셋 펄스 활성화 신호(REN)를 제공한다. 이상적으로는, 커맨드 신호(CMD)에 포함되는 프로그램 신호(PGM)와 오버라이트 신호(OVR)가 동시에 활성화되지 않기 때문에, 프로그램 리셋 펄스 활성화 신호(PREN)와 오버라이트 리셋 펄스 활성화 신호(OREN)가 동시에 활성화될 수는 없다.
제3 논리 연산기(130)는 구동 제어기(10)가 프로그램 동작, 또는 오버라이트 동작을 수행하도록 하는 경우, 활성화된 리셋 펄스 활성화 신호(REN)를 제공한다.
도 5에서는 리셋 펄스 활성화기(100)가 제1 내지 제3 논리 연산기들(110, 120, 130)을 포함하는 것으로 도시되었으나, 이는 예시적인 구성에 불과하며, 리셋 펄스 활성화기(100)의 구성은 이에 한정되지 않는다.
도 6은 도 1의 세트 펄스 활성화기(200)의 일 실시예를 나타내는 도면이다.
도 6을 참조하면, 세트 펄스 활성화기(200)는 제4 논리 연산기(210), 제5 논리 연산기(220), 및 제6 논리 연산기(230)를 포함할 수 있다.
제4 논리 연산기(210)는 파티션 활성화 신호(PTEN), 프로그램 신호(PGM)의 상보 신호인 상보 프로그램 신호(/PGM), 및 소거 신호(ERS)에 대하여 논리곱 연산을 수행하여 소거 세트 펄스 활성화 신호(ESEN)를 제공한다.
실시예에 따라, 제4 논리 연산기(210)는 논리곱 연산을 수행하는 NAND 논리 연산기를 포함할 수 있으며, 상보 프로그램 신호(/PGM)를 생성하기 위한 인버터를 더 포함할 수 있다. 제4 논리 연산기(210)는 파티션 활성화 신호(PTEN) 및 소거 신호(ERS)가 활성화되고, 프로그램 신호(PGM)가 비활성화된 경우, 활성화된 소거 세트 펄스 활성화 신호(ESEN)를 제공한다. 따라서, 제4 논리 연산기(210)는 특정한 파티션에 대하여 소거 동작이 수행되는 경우, 활성화된 소거 세트 펄스 활성화 신호(ESEN)를 제공한다.
제5 논리 연산기(220)는 파티션 활성화 신호(PTEN) 및 오버라이트 신호(OVR)에 대하여 논리곱 연산을 수행하여 오버라이트 세트 펄스 활성화 신호(OSEN)를 제공한다. 예를 들어, 제5 논리 연산기(220)는 NAND 논리 연산기를 포함할 수 있다.
제5 논리 연산기(220)는 파티션 활성화 신호(PTEN) 및 오버라이트 신호(OVR)이 활성화된 경우, 활성화된 오버라이트 세트 펄스 활성화 신호(OSEN)를 제공한다. 예를 들어, 오버라이트 세트 펄스 활성화 신호(OSEN)는 특정한 파티션에 대하여 오버라이트 동작이 수행되는 경우에 활성화될 수 있다.
제6 논리 연산기(230)는 소거 세트 펄스 활성화 신호(ESEN) 및 오버라이트 세트 펄스 활성화 신호(OSEN)에 대하여 논리합 연산을 수행하여 세트 펄스 활성화 신호(SEN)를 제공한다. 예를 들어, 제6 논리 연산기(230)는 OR 논리 연산기를 포함할 수 있다.
제6 논리 연산기(230)는 소거 세트 펄스 활성화 신호(ESEN) 및 오버라이트 세트 펄스 활성화 신호(OSEN) 중에서 적어도 하나의 신호가 활성화된 경우, 활성화된 세트 펄스 활성화 신호(SEN)를 제공한다. 따라서, 소거 동작 또는 오버라이트 동작이 수행되는 경우, 세트 펄스 활성화 신호(SEN)이 활성화되어 세트 펄스를 생성하도록 할 수 있다.
도 6에서는 세트 펄스 활성화기(200)가 제4 내지 6 논리 연산기들(210, 220, 230)을 포함하는 것으로 도시되었으나, 세트 펄스 활성화기(200)의 구성은 이에 한정되지 않는다.
도 7은 본 발명의 일부 실시예들에 따른 구동 제어기를 포함하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 비휘발성 메모리 장치(1)는 구동 제어기(10), 기입 구동기(20), 및 메모리 셀 어레이(40)를 포함할 수 있다.
구동 제어기(10)는 커맨드 신호(CMD) 및 파티션 활성화 신호(PTEN) 신호를 입력 받아 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)를 제공한다.
구동 제어기(10)는 도 3, 5 및 6에 도시된 구성들을 포함할 수 있으며, 비휘발성 메모리 장치(1)의 동작 모드에 따라 상이한 논리 생태를 가지는 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)를 제공하여 기입 구동기(20)의 구동 동작을 제어할 수 있다.
기입 구동기(20)는 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)에 응답하여 리셋 펄스 및 세트 펄스를 생성하고 메모리 셀 어레이(40)에 펄스(PLS)를 제공한다. 펄스(PLS)는 리셋 펄스 및 세트 펄스를 포함할 수 있다.
기입 구동기(20)는 메모리 셀 어레이(40)에 포함된 복수의 비트 라인들에 연결될 수 있다. 각각의 메모리 셀들은 복수의 메모리 셀들과 연결되어 비트 라인을 통하여 제공되는 펄스(PLS)에 기초하여 데이터를 저장할 수 있다. 또한, 기입 구동기(20)는 각 비트 라인들에 연결된 복수의 기입 구동 회로들을 포함할 수 있으며, 복수의 기입 구동 회로들은 비휘발성 메모리 장치(1)에 포함된 별도의 제어기에서 제공되는 어드레스 신호 등에 따라 상이한 펄스(PLS)를 제공할 수 있다. 다만, 본 발명의 일 실시예에 따른 기입 구동기(20)는 리셋 펄스 활성화 신호(REN) 및 세트 펄스 활성화 신호(SEN)에 응답하여 리셋 펄스 또는 세트 펄스를 선택적으로 생성할 수 있다.
실시예에 따라, 기입 구동기(20)는 정전류 생성기를 포함할 수 있으며, 정전류 생성기는 리셋 펄스 활성화 신호(REN)에 응답하여 리셋 펄스를 생성하는 리셋 펄스 생성기, 및 세트 펄스 활성화 신호(SEN)에 응답하여 세트 펄스를 생성하는 세트 펄스 생성기를 포함할 수 있다. 정전류 생성기는 외부 전압(VDD)에 의하여 구동될 수 있으며, 리셋 펄스 활성화 신호(REN) 또는 세트 펄스 활성화 신호(SEN)가 비활성화된 경우에는 별도의 펄스를 생성하지 않기 때문에 외부 전압(VDD)을 소모하지 않는다.
메모리 셀 어레이(40)는 복수의 메모리 셀들을 포함하며, 복수의 워드 라인들과 복수의 비트 라인들에 각각 연결된 복수의 메모리 셀들은 상 변화 셀들을 포함할 수 있다.
메모리 셀 어레이(40)는 기입 구동기(20)에서 제공되는 펄스(PLS)에 기초하여 데이터를 저장할 수 있다.
본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치(1)는 감지 증폭기(30)를 더 포함할 수 있다. 감지 증폭기(30)는 메모리 셀 어레이(40)에 저장된 데이터를 감지하여 증폭시켜 출력 신호(OUT)로 제공한다.
감지 증폭기(30)는 비트 라인으로부터 전류를 수신하여 전압으로 변환한 이후에 기준 전압과 감지된 전류를 비교하여 출력 신호(OUT)를 논리 상태 '하이' 또는 논리 상태 '로우'에 상응하는 전압 값을 가지도록 출력할 수 있다. 감지 증폭기(30)는 비휘발성 메모리 장치(1)에 데이터를 기입하는 과정에서 검증 동작을 수행하는 경우, 동작할 수 있으며, 또한, 비휘발성 메모리 장치(1)에 기입된 데이터를 독출하는 독출 동작을 수행하는 경우에 동작할 수 있다.
따라서, 본 발명의 일부 실시예들에 따른 전압 펌핑 회로는 적은 소비 전력을 요구하는 휴대용 전자 장치에 사용될 수 있으며, 반도체 메모리 장치에 포함될 경우, 동작의 신뢰성을 확보할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (12)

  1. 파티션 활성화(partition enable) 신호 및 커맨드(command) 신호에 기초하여 리셋 펄스(reset pulse) 활성화 신호를 제공하는 리셋 펄스 활성화기; 및
    상기 파티션 활성화 신호 및 커맨드 신호에 기초하여 세트 펄스(set pulse) 활성화 신호를 제공하는 세트 펄스 활성화기를 포함하는 것을 특징으로 하는 구동 제어기.
  2. 청구항 1에 있어서,
    상기 커맨드 신호는 프로그램 신호, 소거 신호, 및 오버라이트(overwrite) 신호를 포함하는 것을 특징으로 하는 구동 제어기.
  3. 청구항 2에 있어서,
    상기 리셋 펄스 활성화기는,
    상기 파티션 활성화 신호가 활성화된 경우, 상기 프로그램 신호 및 상기 오버라이트 신호 중 적어도 하나가 활성화되면 상기 리셋 펄스 활성화 신호를 활성화하는 것을 특징으로 하는 구동 제어기.
  4. 청구항 2에 있어서,
    상기 세트 펄스 활성화기는,
    상기 파티션 활성화 신호가 활성화된 경우, 상기 소거 신호 및 상기 오버라이트 신호 중 적어도 하나가 활성화되면 상기 세트 펄스 활성화 신호를 활성화하는 것을 특징으로 하는 구동 제어기.
  5. 청구항 2에 있어서,
    상기 리셋 펄스 활성화기는,
    상기 파티션 활성화 신호, 상기 프로그램 신호, 및 상기 소거 신호에 대하여 논리곱 연산을 수행하여 프로그램 리셋 펄스 활성화 신호를 제공하는 제1 논리 연산기;
    상기 파티션 활성화 신호 및 상기 오버라이트 신호에 대하여 논리곱 연산을 수행하여 오버라이트 리셋 펄스 활성화 신호를 제공하는 제2 논리 연산기; 및
    상기 프로그램 리셋 펄스 활성화 신호 및 오버라이트 리셋 펄스 활성화 신호에 대하여 논리합 연산을 수행하여 상기 리셋 펄스 활성화 신호를 제공하는 제3 논리 연산기를 포함하는 것을 특징으로 하는 구동 제어기.
  6. 청구항 2에 있어서,
    상기 세트 펄스 활성화기는,
    상기 파티션 활성화 신호, 상기 소거 신호, 및 상기 프로그램 신호에 대하여 논리곱 연산을 수행하여 소거 세트 펄스 활성화 신호를 제공하는 제4 논리 연산기;
    상기 파티션 활성화 신호 및 상기 오버라이트 신호에 대하여 논리곱 연산을 수행하여 오버라이트 세트 펄스 활성화 신호를 제공하는 제5 논리 연산기; 및
    상기 소거 세트 펄스 활성화 신호 및 상기 오버라이트 세트 펄스 활성화 신호에 대하여 논리합 연산을 수행하여 상기 세트 펄스 활성화 신호를 제공하는 제6 논리 연산기를 포함하는 것을 특징으로 하는 구동 제어기.
  7. 청구항 2에 있어서,
    상기 오버라이트 신호는 단일 워드 오버라이트(single word overwrite) 신호 및 버퍼된 오버라이트(buffered overwrite) 신호를 포함하는 것을 특징으로 하는 구동 제어기.
  8. 파티션 활성화(partition enable) 신호 및 커맨드(command) 신호에 기초하여 리셋 펄스(write reset pulse) 활성화 신호를 제공하는 리셋 펄스 활성화기;
    상기 파티션 활성화 신호 및 커맨드 신호에 기초하여 세트 펄스(write set pulse) 활성화 신호를 제공하는 세트 펄스 활성화기;
    상기 리셋 펄스 활성화 신호에 응답하여 리셋 펄스를 생성하고, 상기 세트 펄스 활성화 신호에 응답하여 세트 펄스를 생성하는 기입 구동기; 및
    상기 리셋 펄스 및 세트 펄스에 따라 상이한 저항 값을 가지는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 청구항 8에 있어서,
    상기 복수의 메모리 셀들 각각은 상 변화 메모리 셀인 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 청구항 8에 있어서,
    상기 커맨드 신호는 프로그램 신호, 소거 신호, 및 오버라이트(overwrite) 신호를 포함하고, 상기 프로그램 신호, 소거 신호, 및 오버라이트 신호는 동시에 하나의 신호만 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 청구항 10에 있어서,
    상기 리셋 펄스 활성화기는,
    상기 파티션 활성화 신호, 상기 프로그램 신호, 및 상기 소거 신호에 대하여 논리곱 연산을 수행하여 프로그램 리셋 펄스 활성화 신호를 제공하는 제1 논리 연산기;
    상기 파티션 활성화 신호 및 상기 오버라이트 신호에 대하여 논리곱 연산을 수행하여 오버라이트 리셋 펄스 활성화 신호를 제공하는 제2 논리 연산기; 및
    상기 프로그램 리셋 펄스 활성화 신호 및 오버라이트 리셋 펄스 활성화 신호에 대하여 논리합 연산을 수행하여 상기 리셋 펄스 활성화 신호를 제공하는 제3 논리 연산기를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 청구항 10에 있어서,
    상기 세트 펄스 활성화기는,
    상기 파티션 활성화 신호, 상기 소거 신호, 및 상기 프로그램 신호에 대하여 논리곱 연산을 수행하여 소거 세트 펄스 활성화 신호를 제공하는 제4 논리 연산기;
    상기 파티션 활성화 신호 및 상기 오버라이트 신호에 대하여 논리곱 연산을 수행하여 오버라이트 세트 펄스 활성화 신호를 제공하는 제5 논리 연산기; 및
    상기 소거 세트 펄스 활성화 신호 및 상기 오버라이트 세트 펄스 활성화 신호에 대하여 논리합 연산을 수행하여 상기 세트 펄스 활성화 신호를 제공하는 제6 논리 연산기를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
KR1020100124529A 2010-12-07 2010-12-07 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치 KR20120063391A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100124529A KR20120063391A (ko) 2010-12-07 2010-12-07 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100124529A KR20120063391A (ko) 2010-12-07 2010-12-07 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20120063391A true KR20120063391A (ko) 2012-06-15

Family

ID=46683901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100124529A KR20120063391A (ko) 2010-12-07 2010-12-07 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치

Country Status (1)

Country Link
KR (1) KR20120063391A (ko)

Similar Documents

Publication Publication Date Title
CN107799133A (zh) 感测放大器、存储装置及包括其的系统
KR101155451B1 (ko) Ｄｒａｍ 보안 소거
KR101477045B1 (ko) 커플링 노이즈를 차단하는 가변 저항 메모리 장치
US9606743B2 (en) Semiconductor memory device and driving method of the same
JP2004103174A (ja) 半導体記憶装置
US9336882B2 (en) Semiconductor storage device and driving method thereof
US9460778B2 (en) Static random access memory with bitline boost
JP2009087490A (ja) 半導体装置及びその制御方法
US20190385644A1 (en) Nonvolatile memory apparatus, and read and write method of the nonvolatile memory apparatus
US10359950B2 (en) Nonvolatile memory device and operating method thereof
US10891998B2 (en) Memory device operating based on a write current for a given operation condition and a method of driving the write current
US20170069380A1 (en) Memory device
CN107818806B (zh) 半导体存储装置
KR20110034980A (ko) 상변화 메모리 장치 및 이를 위한 라이트 제어 방법
US9443585B2 (en) Resistance change memory
CN109119109A (zh) 存储器器件和存储器器件的操作方法
CN107993683A (zh) 感测放大器、存储装置以及包括其的系统
KR101001144B1 (ko) 상변환 메모리 장치
US11935592B2 (en) Resistive memory device for writing data and operating method thereof
US9036429B2 (en) Nonvolatile memory device and operating method thereof
CN109461466B (zh) 具有减小的芯片尺寸的电阻性存储器器件及其操作方法
CN107785045A (zh) 半导体存储装置及其操作方法
KR101171254B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치
KR20120063391A (ko) 구동 제어기 및 이를 포함하는 비휘발성 메모리 장치
KR20120060507A (ko) 비휘발성 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination