KR20210096496A - 3차원 메모리 장치 - Google Patents

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마코토 히라노
김진영
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Abstract

3차원 메모리 장치 및 그 동작 방법이 개시된다. 본 개시의 기술적 사상에 따른 3차원 메모리 장치는, 하부 워드라인들과 비트라인들의 교차 영역들에 각각 배치된 하부 메모리 셀들, 및 상부 워드라인들과 비트라인들의 교차 영역들에 각각 배치된 상부 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 하부 워드라인에 연결되고 제1 하부 워드라인의 전압을 제1 기준 전압과 비교함으로써 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기, 및 제1 상부 워드라인에 연결되고 제1 상부 워드라인의 전압을 제2 기준 전압과 비교함으로써, 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함하고, 제1 감지 증폭기의 데이터 센싱 동작과 제2 감지 증폭기의 데이터 센싱 동작은 병렬적으로 수행된다.

Description

3차원 메모리 장치{3D memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 3차원 메모리 장치 및 상기 3차원 메모리 장치의 동작 방법에 관한 것이다.
비휘발성 메모리 장치로서 플래시 메모리와 함께, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등의 저항성 메모리 장치들이 알려져 있다. 저항성 메모리 장치는 DRAM의 고속성과 함께 플래쉬 메모리의 비휘발성 특성을 갖는다. 저항성 메모리 장치의 메모리 셀들은 프로그램된 데이터에 따른 저항 산포를 가질 수 있다. 메모리 셀들에 저장된 데이터 독출 동작 시, 메모리 셀에 일정한 전류 또는 전압을 인가하고, 메모리 셀의 저항의 크기에 따라 변동되는 전압을 판독함으로써 데이터를 센싱할 수 있다.
본 개시의 기술적 사상은 독출 속도를 향상시키고 독출 소비 전력을 감소할 수 있는 3차원 메모리 장치 및 상기 3차원 메모리 장치의 동작 방법을 제공한다.
본 개시의 기술적 사상에 따른 3차원 메모리 장치는 복수의 하부 워드라인들과 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 하부 메모리 셀들, 및 복수의 상부 워드라인들과 상기 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 상부 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 하부 워드라인들 중 제1 하부 워드라인에 연결되고, 상기 제1 하부 워드라인의 전압을 제1 기준 전압과 비교함으로써, 상기 복수의 비트라인들 중 제1 비트라인과 상기 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기, 및 상기 복수의 상부 워드라인들 중 제1 상부 워드라인에 연결되고, 상기 제1 상부 워드라인의 전압을 제2 기준 전압과 비교함으로써, 상기 제1 비트라인과 상기 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함하고, 상기 제1 감지 증폭기의 상기 데이터 센싱 동작과 상기 제2 감지 증폭기의 상기 데이터 센싱 동작은 병렬적으로 수행된다.
또한, 본 개시의 기술적 사상에 따른 3차원 메모리 장치는 수직 방향으로 적층된 제1 반도체 층 및 제2 반도체 층을 포함하고, 상기 제1 반도체 층은, 복수의 하부 워드라인들과 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 하부 메모리 셀들, 및 복수의 상부 워드라인들과 상기 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 상부 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고, 상기 제2 반도체 층은, 상기 복수의 하부 워드라인들 중 제1 하부 워드라인에 연결되고, 상기 복수의 비트라인들 중 제1 비트라인과 상기 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기, 및 상기 복수의 상부 워드라인들 중 제1 상부 워드라인에 연결되고, 상기 제1 비트라인과 상기 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함한다.
또한, 본 개시의 기술적 사상에 따른 3차원 메모리 장치는, 복수의 하부 워드라인들과 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 하부 메모리 셀들, 및 복수의 상부 워드라인들과 상기 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 상부 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 하부 워드라인들에 각각 대응하는 복수의 하부 로우 스위치들을 포함하고, 상기 복수의 하부 워드라인들에 대한 선택 동작을 수행하는 제1 로우 디코더, 상기 복수의 상부 워드라인들에 각각 대응하는 복수의 하부 로우 스위치들을 포함하고, 상기 복수의 상부 워드라인들에 대한 선택 동작을 수행하는 제2 로우 디코더, 상기 복수의 하부 워드라인들 중 제1 하부 워드라인에 연결되고, 상기 복수의 비트라인들 중 제1 비트라인과 상기 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기, 및 상기 복수의 상부 워드라인들 중 제1 상부 워드라인에 연결되고, 상기 제1 비트라인과 상기 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함한다.
본 개시의 기술적 사상에 따르면, 3차원 메모리 장치는 하부 워드라인 및 상부 워드라인에 각각 연결된 제1 및 제2 감지 증폭기들을 포함함으로써, 메모리 장치에 대한 독출 속도를 향상시킬 수 있다. 또한, 본 개시의 기술적 사상에 따르면, 동일 워드라인 선택 신호를 이용하여 하부 워드라인 및 상부 워드라인을 구동함으로써, 메모리 장치에서 독출 소비 전력을 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따라, 도 2의 메모리 장치의 일부를 더욱 상세하게 나타낸다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀을 나타낸다.
도 5a는 도 4의 메모리 셀의 가변 저항 소자에 대해 셋 기입 및 리셋 기입을 보여주는 그래프이고, 도 5b는 도 4의 메모리 셀이 싱글 레벨 셀인 경우, 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 6a는 본 개시의 일 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이고, 도 6b는 도 6a의 메모리 셀 어레이를 나타내는 사시도이다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 동작을 수행하는 구성들을 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 방법을 나타내는 그래프이다.
도 10은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 셀들에 대한 독출 동작을 나타내는 타이밍도이다.
도 11은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 셀들에 대한 독출 동작을 나타내는 타이밍도이다.
도 12는 본 개시의 일 실시예에 따른 COP 구조의 메모리 장치를 나타낸다.
도 13은 본 개시의 일 실시예에 따라, 제2 반도체 층의 상면을 나타낸다.
도 14는 도 13의 XIV-XIV' 선에 따른 단면도이고, 도 15는 도 13의 XV-XV' 선에 따른 단면도이다.
도 16은 본 개시의 일 실시예에 따라, 제2 반도체 층의 상면을 나타낸다.
도 17은 도 16의 XVII-XIVII' 선에 따른 단면도이고, 도 18은 도 16의 XVIII-XVIII' 선에 따른 단면도이며, 도 19는 도 16의 XIX-XIX' 선에 따른 단면도이고, 도 20은 도 10의 XX-XX' 선에 따른 단면도이다.
도 21 내지 도 24는 본 개시의 일부 실시예들에 따른 메모리 장치들을 각각 나타낸다.
도 25는 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함하고, 메모리 장치(100)는 메모리 셀 어레이(110), 제1 감지 증폭기(Sense Amplifier)(SA1) 및 제2 감지 증폭기(SA2)를 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)는 복수의 저항성 메모리 셀들을 포함할 수 있고, 메모리 장치(100)는 "저항성 메모리 장치"로 지칭될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀 어레이(110)는 다양한 종류의 다른 메모리 셀들을 포함할 수 있다.
메모리 장치(100)는 다양한 형태로 구현될 수 있다. 일 예로서, 메모리 장치(100)는 하나의 메모리 칩으로 구현되는 장치일 수 있다. 또는, 메모리 장치(100)는 복수의 메모리 칩들을 포함하는 장치로 정의될 수도 있으며, 일 예로서 메모리 장치(100)는 보드 상에 복수의 메모리 칩들이 장착된 메모리 모듈일 수 있다. 그러나, 본 개시의 실시예들은 이에 국한될 필요가 없으며, 메모리 장치(100)는 메모리 다이들을 포함하는 반도체 패키지 등 다양한 형태로 구현될 수 있을 것이다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작 등을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 제1 신호 라인은 비트라인 및 워드라인 중 어느 하나일 수 있고, 제2 신호 라인은 비트라인 및 워드라인 중 다른 하나일 수 있다. 이에 따라, 메모리 장치(100)는 "크로스 포인트(cross-point) 메모리 장치"로 지칭될 수 있다.
복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell)일 수 있다. 또한, 각 메모리 셀에 저장되는 비트의 개수에 따라 메모리 셀들은 복수의 저항 산포들을 가질 수 있다. 일 예로, 각 메모리 셀에 1 비트의 데이터가 저장되는 경우 메모리 셀들은 두 개의 저항 산포를 가질 수 있으며, 각 메모리 셀에 2 비트의 데이터가 저장되는 경우에는 메모리 셀들은 네 개의 저항 산포를 가질 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질을 포함하며, 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다. 이하에서, "메모리 셀"이라는 용어는 저항성 메모리 셀을 지시하는 것으로 사용하기로 한다.
메모리 셀 어레이(110)는 각각 복수의 저항성 메모리 셀들을 포함하는 복수의 레이어들(layers)을 구비하고, 서로 인접한 레이어들이 신호 라인들(예를 들어, 비트라인들)을 공유하도록 구성될 수 있으며, 이에 따라, 메모리 장치(100)는 "3차원 저항성 메모리 장치"라고 지칭될 수 있다. 이하에서는, 메모리 장치(100)가 3차원 저항성 메모리 장치인 실시예를 중심으로 설명하기로 한다.
일 실시예에서, 메모리 셀 어레이(110)는 제1 레이어(예를 들어, 도 12의 310a) 및 제2 레이어(예를 들어, 도 12의 310b)를 포함할 수 있고, 제1 감지 증폭기(SA1)는 제1 레이어에 연결되고, 제2 감지 증폭기(SA2)는 제2 레이어에 연결될 수 있다. 메모리 셀 어레이(110) 및 제1 및 제2 감지 증폭기들(SA1, SA2)의 연결 관계에 대해서는 도 3을 참조하여 더욱 상세하게 설명하기로 한다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치(100)를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130), 로우 디코더(140), 칼럼 디코더(150) 및 전압 생성부(160)를 포함할 수 있다. 기입/독출 회로(120)는 감지 증폭부(121) 및 기입 드라이버(122)를 포함할 수 있다. 감지 증폭부(121)는 적어도 제1 감지 증폭기(SA1) 및 제2 감지 증폭기(SA2)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들의 교차 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드라인들(WL)이고, 복수의 제2 신호 라인들은 비트라인들(BL)인 경우를 예로 하여 설명하기로 한다.
기입/독출 회로(120)는 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 데이터 기입 및 독출 동작 시, 선택된 메모리 셀에 연결되는 선택된 워드라인 또는 선택된 비트라인을 통해 선택된 메모리 셀에 일정한 전압 또는 전류를 제공할 수 있다. 예를 들어, 독출 동작이 수행되는 경우, 기입/독출 회로(120)는 선택된 워드라인 및/또는 선택된 비트라인에 프리차지 전압들을 제공하고, 이후 선택된 워드라인 또는 선택된 비트라인의 전압 레벨을 센싱할 수 있다.
감지 증폭부(121)는 비트라인(BL) 및/또는 워드라인(WL)에 선택적으로 연결될 수 있고, 선택된 메모리 셀에 기입된 데이터를 독출할 수 있다. 예를 들어, 감지 증폭부(121)는 선택된 메모리 셀에 연결된 워드라인(WL)으로부터 전압을 검출하고, 이를 증폭하여 독출 데이터(DATA)를 출력할 수 있다. 기입 드라이버(122)는 비트라인(BL) 및/또는 워드라인(WL)에 선택적으로 연결될 수 있고, 선택된 메모리 셀에 기입 전류를 제공할 수 있다. 이로써, 기입 드라이버(122)는 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 프로그램할 수 있다.
제어 로직(130)은 메모리 컨트롤러(도 1의 200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호들을 출력할 수 있다. 구체적으로, 제어 로직(130)은 기입/독출 회로(120)에 동작 선택 신호(CTRL_op)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X_ADDR)를 제공할 수 있고, 칼럼 디코더(150)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있고, 전압 생성부(160)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다.
일 실시예에서, 제어 로직(130)은 제1 레이어에 배치된 제1 하부 메모리 셀에 대한 데이터 독출 동작과 제2 레이어에 배치된 제1 상부 메모리 셀에 대한 데이터 독출 동작이 병렬적으로 수행되도록 제1 및 제2 감지 증폭기들(SA1, SA2)을 제어할 수 있다. 구체적으로, 제어 로직(130)은 워드라인 프리차지 구간에서, 제1 하부 워드라인 및 제1 상부 워드라인에 대해 프리차지 동작이 수행되도록 제어하고, 워드라인 프리차지 구간 이후의 비트라인 프리차지 구간에, 제1 비트라인에 대한 프리차지 동작을 제어할 수 있다. 제어 로직(130)의 독출 제어 동작에 대해서는 도 9 내지 도 11을 참조하여 후술하기로 한다.
전압 생성부(160)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 로우 디코더(140)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 로우 어드레스(X_ADDR)에 응답하여 복수의 워드라인들(WL) 중 선택된 워드라인을 활성화할 수 있다. 칼럼 디코더(150)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트라인들(BL) 중 선택된 비트라인을 활성화할 수 있다.
도 3은 본 개시의 일 실시예에 따라, 도 2의 메모리 장치(100)의 일부를 더욱 상세하게 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(110)는 하부 워드라인들(WLl1 내지 WLln) 및 비트라인들(BL1 내지 BLm)의 교차 영역들에 각각 배치된 하부 메모리 셀들 또는 제1 메모리 셀들(MC1), 및 상부 워드라인들(WL21 내지 WL2n) 및 비트라인들(BL1 내지 BLm)의 교차 영역들에 각각 배치된 상부 메모리 셀들 또는 제2 메모리 셀들(MC2)을 포함할 수 있다. 여기서, m과 n은 2 이상의 정수일 수 있다. 이때, 제1 메모리 셀들(MC1)은 제1 레이어 또는 하부 레이어에 대응할 수 있고, 제2 메모리 셀들(MC2)은 제2 레이어 또는 상부 레이어에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀 어레이(110)는 3개 이상의 레이어들이 수직으로 적층된 구조로 구현될 수도 있다.
로우 디코더(140)는 메모리 셀 어레이(110)와 감지 증폭부(121)의 사이에 배치될 수 있고, 로우 스위치들(141a, 141b, 142a, 142b)을 포함할 수 있다. 일 실시예에서, 로우 스위치들(141a, 141b, 142a, 142b)은 로우 어드레스(X0)에 따라 턴-온 또는 턴-오프될 수 있으나, 본 발명은 이에 한정되지 않는다. 로우 디코더(140)는 하부 워드라인들(WLl1 내지 WLln)에 각각 연결되는 제1 로우 스위치들(141a, 141b)과 상부 워드라인들(WL21 내지 WL2n)에 각각 연결되는 제2 로우 스위치들(142a, 142b)을 포함할 수 있다. 실시예에 따라, 로우 디코더(140)는 제1 로우 스위치들(141a, 141b)을 포함하는 제1 로우 디코더 및 제2 로우 스위치들(142a, 142b)을 포함하는 제2 로우 디코더를 포함하는 것으로 설명될 수 있다.
칼럼 디코더(150)는 비트라인들(BL1 내지 BLm)에 각각 연결되는 칼럼 스위치들(151, 152)을 포함할 수 있다. 칼럼 스위치들(151, 152)은 각각 대응하는 칼럼 어드레스들(YA1, YAm)에 따라 턴-온 또는 턴-오프될 수 있고, 이에 따라, 칼럼 디코더(150)는 비트라인들(BL1 내지 BLm) 중 하나를 선택할 수 있다.
감지 증폭부(121)는 하부 레이어 및 상부 레이어에 각각 대응하는 적어도 두 개의 감지 증폭기들, 즉, 제1 감지 증폭기(121a) 및 제2 감지 증폭기(121b)를 포함할 수 있다. 제1 감지 증폭기(121a)는 하부 워드라인들(WL11 내지 WLln) 중 선택 하부 워드라인(WLl1)에 연결될 수 있고, 제2 감지 증폭기(121b)는 상부 워드라인들(WL21 내지 WL2n) 중 선택된 제1 상부 워드라인(WL21)에 연결될 수 있다. 제1 감지 증폭기(121a)는 제1 감지 증폭기(SA1) 및 프리차지 트랜지스터(TR1)을 포함하고, 제2 감지 증폭기(121b)는 제2 감지 증폭기(SA2) 및 프리차지 트랜지스터(TR2)을 포함할 수 있다. 제1 감지 증폭기(121a)와 제2 감지 증폭기(121b)는 동일 구조를 가질 수 있다. 제1 감지 증폭기(121a)는 하부 워드라인들(WL11 내지 WLln)에 연결된 메모리 셀들의 센싱에 최적화될 수 있고, 제2 감지 증폭기(121b)는 상부 워드라인들(WL21 내지 WL2n)에 연결된 메모리 셀들의 센싱에 최적화될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 감지 증폭부(121)는 제3 감지 증폭기(121c) 및 제4 감지 증폭기(121d)를 더 포함할 수 있다. 제3 감지 증폭기(121c)는 하부 워드라인들(WLl1 내지 WLln) 중 선택 하부 워드라인(WLln)에 연결될 수 있고, 제4 감지 증폭기(121d)는 상부 워드라인들(WL21 내지 WL2n) 중 선택된 상부 워드라인(WL2n)에 연결될 수 있다.
제1 및 제2 감지 증폭기들(121a, 121b)에 연결되는 메모리 셀들은 제1 감지 증폭기 그룹이라고 지칭하고, 제3 및 제4 감지 증폭기들(121c, 121d)에 연결되는 메모리 셀들은 제2 감지 증폭기 그룹이라고 지칭할 수 있다. 이때, 제1 감지 증폭기 그룹은 제1 및 제2 글로벌 워드라인들 또는 제1 및 제2 데이터 라인들(DL1, DL2)에 연결되고, 제2 감지 증폭기 그룹은 제3 및 제4 글로벌 워드라인들 또는 제3 및 제4 데이터 라인들(DL3, DL4)에 연결될 수 있다. 이에 따라, 하부 워드라인들(WLl1 내지 WLln) 중 제1 감지 증폭기 그룹에 포함되는 하부 워드라인들은 제1 데이터 라인(DL1)에 의해 선택되고, 제2 감지 증폭기 그룹에 포함되는 하부 워드라인들은 제3 데이터 라인(DL3)에 의해 선택될 수 있다. 마찬가지로, 상부 워드라인들(WL21 내지 WL2n) 중 제1 감지 증폭기 그룹에 포함되는 상부 워드라인들은 제2 데이터 라인(DL2)에 의해 선택되고, 제2 감지 증폭기 그룹에 포함되는 상부 워드라인들은 제4 데이터 라인(DL4)에 의해 선택될 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀(MC)을 나타낸다.
도 4를 참조하면, 메모리 셀(MC)은 가변 저항 소자(R)와 스위칭 소자(SW)로 구성될 수 있다. 메모리 셀(MC)은 도 3의 복수의 제1 메모리 셀들(MC1) 및 복수의 제2 메모리 셀들(MC2) 중 하나에 대응할 수 있다. 가변 저항 소자(R)는 상변화막(11)(또는 가변 저항층), 상변화막(11) 상부에 형성된 상부 전극(12), 그리고 상변화막(11) 하부에 형성된 하부 전극(13)을 포함할 수 있다. 예를 들어, 가변 저항 소자(R)는 상변화 물질(GST, Ge-Sb-Te), 전이금속 산화물 또는 자성체로 형성될 수 있다. 스위칭 소자(SW)는 OVS(Ovonic Threshold Switching) 물질, 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다.
상부 및 하부 전극들(12, 13)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 상변화막(11)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 전류의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 전류에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a는 도 4의 메모리 셀(MC)의 가변 저항 소자(R)에 대해 셋 기입 및 리셋 기입을 보여주는 그래프이고, 도 5b는 도 4의 메모리 셀(MC)이 싱글 레벨 셀인 경우, 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 4 및 도 5a를 함께 참조하면, 가변 저항 소자(R)을 구성하는 상변화 물질을 결정화(crystallization) 온도(Tx)와 용융점(melting point, Tm) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질은 결정 상태가 된다. 이러한 결정 상태를 '셋 상태'라고 지칭하며, 데이터 '0'이 저장된 상태이다. 반면, 상기 상변화 물질을 상기 용융점(Tm) 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질은 비정질 상태가 된다. 이러한 비정질 상태를 '리셋 상태'라고 지칭하며, 데이터 '1'이 저장된 상태이다. 따라서, 가변 저항 소자(R)에 전류를 공급하여 데이터를 저장하고, 가변 저항 소자(R)의 저항값을 측정하여 데이터를 독출할 수 있다.
도 4 및 도 5b를 함께 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 저저항 상태(LRS), 즉, 셋 상태(SET) 및 고저항 상태(HRS), 즉, 리셋 상태(RESET) 중 하나일 수 있다. 이에 따라, 메모리 셀(MC)을 저저항 상태(LRS)에서 고저항 상태(HRS)로 스위칭하는 동작을 리셋 동작 또는 리셋 기입 동작이라고 할 수 있다. 또한, 메모리 셀(MC)을 고저항 상태(HRS)에서 저저항 상태(LRS)로 스위칭하는 동작을 셋 동작 또는 셋 기입 동작이라고 할 수 있다.
도 6a는 본 개시의 일 실시예에 따른 메모리 셀 어레이(110a)를 나타내는 회로도이다.
도 6a를 참조하면, 메모리 셀 어레이(110a)는 수직 적층된 제1 및 제2 레이어들을 포함하고, 제1 및 제2 레이어들은 신호 라인들, 예컨대 비트라인들(BL1 내지 BL4)을 공유할 수 있다. 제1 메모리 셀 어레이(110a)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(Y 방향)으로 이격된 하부 워드라인들(WL11, WL12)과, 하부 워드라인들(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(Z 방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드라인들(WL21, WL22)을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 상부 워드라인들(WL21, WL22) 및 하부 워드라인들(WL11, WL12) 각각과 제3 방향으로 이격되어, 제2 방향을 따라 연장되는 비트라인들(BL1 내지 BL4)을 포함할 수 있다.
제1 메모리 셀들(MC1)은 비트라인들(BL1 내지 BL4)과 하부 워드라인들(WL11, WL12)의 교차 영역들에 각각 배치되고, 제2 메모리 셀들(MC2)은 비트라인들(BL1 내지 BL4)과 상부 워드라인들(WL21, WL22)의 교차 영역들에 각각 배치될 수 있다. 하부 워드라인들(WL11, WL12), 제1 메모리 셀들(MC1) 및 비트라인들(BL1 내지 BL4)이 제1 레이어를 구성하고, 상부 워드라인들(WL21, WL22), 제2 메모리 셀들(MC2) 및 비트라인들(BL1 내지 BL4)이 제2 레이어를 구성할 수 있다. 하부 워드라인들(WL11, WL12), 상부 워드라인들(WL21, WL22) 및 비트라인들(BL1 내지 BL4)의 선택에 의해 임의의 메모리 셀들(MC1, MC2)이 어드레싱될 수 있다. 제1 및 제2 메모리 셀들(MC1, MC2) 각각은 가변 저항 소자(R) 및 스위칭 소자(SW)를 포함할 수 있다.
제1 레이어의 경우, 가변 저항 소자(R)는 비트라인들(BL1 내지 BL4) 중 하나와 스위칭 소자(SW)의 사이에 연결되며, 스위칭 소자(SW)는 가변 저항 소자(R)와 하부 워드라인들(WL11, WL12) 중 하나의 사이에 연결될 수 있다. 한편, 제2 레이어의 경우, 가변 저항 소자(R)는 상부 워드라인들(WL21, WL22) 중 하나와 스위칭 소자(SW)의 사이에 연결되며, 스위칭 소자(SW)는 가변 저항 소자(R)와 비트라인들(BL1 내지 BL4) 중 하나의 사이에 연결될 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 스위칭 소자(SW)와 가변 저항 소자(R)의 배치 순서는 변경될 수도 있다.
스위칭 소자(SW)는 연결된 워드라인과 비트라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 예를 들어, 스위칭 소자(SW)는 OTS 물질로 구현될 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시예에서, 스위칭 소자(SW)는 단방향 다이오드, 양방향 다이오드, 및 트랜지스터 등과 같은 스위칭 가능한 다른 소자로 변경될 수 있다.
하부 워드라인들(WL11, WL12), 상부 워드라인들(WL21, WL22)과 비트라인들(BL1 내지 BL4)을 통해 제1 및 제2 메모리 셀들(MC1, MC2) 각각의 가변 저항 소자(R)에 전압이 인가되어, 가변 저항 소자(R)에 전류가 흐를 수 있다. 예컨대, 가변 저항 소자(R)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나 가변 저항 소자(R)는 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 제1 및 제2 메모리 셀들(MC1, MC2) 각각은 가변 저항 소자(R)에 인가되는 전압에 따라 가변 저항 소자(R)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
도 6b는 도 6a의 메모리 셀 어레이(110a)를 나타내는 사시도이다.
도 6b를 참조하면, 메모리 셀 어레이(110a)는 하부 워드라인들(WL1), 상부 워드라인들(WL2), 비트라인들(BL), 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 포함할 수 있다. 하부 워드라인들(WL1)은 제1 방향(X)으로 연장되고, 제2 방향(Y)을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 방향과 제2 방향으로 실질적으로 직교할 수 있다. 비트라인들(BL)은 제2 방향(Y)으로 연장되고, 제1 방향(X)을 따라 서로 평행하게 배치될 수 있다. 상부 워드라인들(WL2)은 제1 방향(X)으로 연장되고, 제2 방향(Y)을 따라 서로 평행하게 배치될 수 있다. 제1 메모리 셀들(MC1)은 하부 워드라인들(WL1)과 비트라인들(BL)의 교차 영역들에 각각 배치되고, 제2 메모리 셀들(MC2)은 상부 워드라인들(WL2)과 비트라인들(BL)의 교차 영역들에 각각 배치될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 7을 참조하면, 본 실시예에 따른 동작 방법은 호스트로부터의 요청에 따라 메모리 장치에서 데이터를 독출하는 동작으로서, 예를 들어, 도 1의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트로부터의 요청에 따라 독출 커맨드를 메모리 장치(100)로 제공할 수 있다. 단계 S10에서, 메모리 장치(100)는 독출 커맨드를 수신하고, 독출 커맨드와 함께 제공된 어드레스를 디코딩하여 선택된 메모리 셀을 판단한다. 예를 들어, 선택된 메모리 셀들은 제1 레이어에 배치된 제1 메모리 셀 및 제2 레이어에 배치된 제2 메모리 셀일 수 있다.
단계 S20에서, 메모리 장치(100)는 제1 및 제2 메모리 셀들의 일단에 각각 연결된 하부 워드라인 및 상부 워드라인을 프리차지한다. 단계 S30에서, 메모리 장치(100)는 제1 및 제2 메모리 셀들의 타단에 공통으로 연결된 비트 라인을 프리차지한다. 일 실시예에서, S30에서, 하부 워드라인 및 상부 워드라인은 플로팅될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, S30에서, 하부 워드라인 및 상부 워드라인에 각각 연결된 워드라인 선택 트랜지스터들 중 적어도 하나를 약하게 턴-온시킬 수도 있다. 단계 S20 및 S30에 대해서는 도 8을 참조하여 후술하기로 한다.
단계 S40에서, 메모리 장치(100)는 하부 워드라인 및 상부 워드라인을 제1 제2 데이터 라인들에 각각 연결할 수 있다. 예를 들어, 하부 워드라인과 제1 데이터 라인이 연결됨으로써, 하부 워드 라인과 제1 데이터 라인이 간에 차지 쉐어링이 수행되고 하부 워드라인과 제1 데이터 라인의 전압 레벨이 동일해질 수 있다. 따라서, 제1 메모리 셀이 셋 상태일 경우 제1 데이터 라인의 전압 레벨이 높고, 제1 메모리 셀이 리셋 상태일 경우 제1 데이터 라인의 전압 레벨이 낮을 수 있다.
단계 S50에서, 메모리 장치(100)는 제1 및 제2 데이터 라인들의 전압 레벨들을 기초로 데이터, 즉 제1 및 제2 메모리 셀들에 각각 저장된 데이터를 센싱할 수 있다. 메모리 장치(100)는 제1 데이터 라인의 전압 레벨을 기준 전압과 비교하고, 비교 결과를 제1 데이터로서 출력할 수 있다. 이때, 기준 전압은 제1 메모리 셀이 셋 상태일 때의 제1 데이터 라인의 전압 레벨과 리셋 상태일 때의 제1 데이터 라인의 전압 레벨의 중간 레벨로 설정될 수 있다. 따라서, 제1 데이터 라인의 전압 레벨을 기준 전압과 비교함으로써, 비교 결과가 1-비트의 데이터, 예컨대 0 또는 1로 출력될 수 있을 것이다. 그러나, 이에 제한되는 것은 아니며, 제1 및 제2 메모리 셀들이 멀티-레벨 셀들일 경우, 제1 및 제2 메모리 셀들은 복수의 상태를 가질 수 있고, 단계 S50에서, 제1 및 제2 메모리 셀들의 복수의 상태에 따른 제1 및 제2 데이터 라인들의 전압 레벨들이 결정될 수 있다. 메모리 장치는 제1 및 제2 데이터 라인들의 전압 레벨들을 복수의 기준 전압들과 각각 비교함으로써, 멀티-비트 데이터를 독출할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 동작을 수행하는 구성들을 나타내는 회로도이다.
도 8을 참조하면, 메모리 셀(MC)의 일 단에 워드라인(WL)이 연결되고, 타 단에 비트라인(BL)이 연결될 수 있다. 워드라인(WL)에는 로우 디코더(140)가 연결될 수 있다. 예를 들어, 로우 디코더(140)는 복수의 로우 스위치들, 예컨대 워드라인 선택 트랜지스터(TRx) 및 디스차지 트랜지스터(TRd)를 포함할 수 있다. 도 8에서, 로우 디코더(140)는 하나의 워드라인 선택 트랜지스터(TRx) 및 디스차지 트랜지스터(TRd)를 포함하는 것으로 도시되었으나, 설명의 편의를 위한 것이며, 로우 디코더(140)는 복수의 워드라인들 각각에 연결되는 복수의 워드라인 선택 트랜지스터(TRx) 및 디스차지 트랜지스터(TRd)를 포함할 수 있다. 또한, 로우 디코더(140)는 다른 스위치들 및/또는 제어 소자들을 더 포함할 수 있다.
워드라인 선택 트랜지스터(TRx)는 워드라인 선택 신호(LX)에 응답하여 턴-온 또는 턴-오프될 수 있으며, 워드라인 선택 트랜지스터(TRx)가 턴-온되면, 워드라인(WL)은 데이터 라인(DL)을 통해 감지 증폭부(121)에 연결될 수 있다. 여기서, 감지 증폭부(121)는 예를 들어, 도 3의 제1 내지 제4 감지 증폭기들(121a 내지 121d) 중 하나에 대응할 수 있다. 워드라인 선택 트랜지스터(TRx)가 NMOS 트랜지스터로 구현될 경우, 워드라인 선택 트랜지스터(TRx)는 워드라인 선택 신호(LX)가 하이 레벨일 때 턴-온되고, 로우 레벨일 때 턴-오프될 수 있다.
디스차지 트랜지스터(TRd)는 디스차지 인에이블 신호(WDE)에 응답하여 턴-온 또는 턴-오프될 수 있으며, 디스차지 트랜지스터(TRd)가 턴-온되면, 워드라인(WL)에 디스차지 전압(Vd)이 인가될 수 있다. 예를 들어, 디스차지 전압(Vd)은 0 V(volt)일 수 있다. 디스차지 트랜지스터(TRd)가 PMOS 트랜지스터로 구현될 경우, 디스차지 트랜지스터(TRd)는 디스차지 인에이블 신호(WDE)가 로우 레벨일 때 턴-온되고, 하이 레벨일 때 턴-오프될 수 있다. 예를 들어, 독출 동작 시, 선택된 워드라인에 연결된 워드라인 선택 트랜지스터(TRx)가 턴-온될 때, 선택된 워드라인에 연결된 디스차지 트랜지스터(TRd)는 턴-오프될 수 있다. 비선택된 워드라인들에 연결된 디스차지 트랜지스터(TRd)들은 턴-온되고, 비선택된 워드라인들에 연결된 워드라인 선택 트랜지스터(TRx)들은 턴-오프될 수 있다.
비트라인(BL)에는 칼럼 디코더(150)가 연결될 수 있다. 예를 들어, 칼럼 디코더(150)는 복수의 칼럼 스위치들, 예컨대 비트라인 선택 트랜지스터(TRy)들을 포함할 수 있다. 도 8에서, 칼럼 디코더(150)는 하나의 비트라인 선택 트랜지스터(TRy)를 포함하는 것으로 도시되었으나 이는 설명의 편의를 위한 것이며, 칼럼 디코더(150)는 복수의 비트라인(BL)들 각각에 연결되는 복수의 비트라인 선택 트랜지스터(TRy)를 포함할 수 있다. 또한, 칼럼 디코더(150)는 복수의 비트라인(BL)들 각각에 연결된 복수의 디스차지 트랜지스터를 더 포함할 수 있다.
비트라인 선택 트랜지스터(TRy)는 제어 스위치들, 예컨대 클램핑 트랜지스터(TRCMP) 및 비트라인 프리차지 트랜지스터(TRb)에 연결될 수 있다. 한편, 비트라인 프리차지 트랜지스터(TRb) 및 클램핑 트랜지스터(TRCMP)는 감지 증폭부(121)의 구성들로서 이해될 수도 있다. 비트라인 선택 트랜지스터(TRy)는 비트라인 선택 신호(LY)에 응답하여 턴-온 또는 턴-오프된다. 예를 들어, 비트라인 선택 트랜지스터(TRy)가 PMOS 트랜지스터로 구현될 경우, 비트라인 선택 트랜지스터(TRy)는 비트라인 선택 신호(LY)가 로우 레벨일 때 턴-온되고, 하이 레벨일 때 턴-오프될 수 있다. 비트라인 프리차지 트랜지스터(TRb)는 비트라인 프리차지 인에이블 신호(BPE)에 응답하여 턴-온 또는 턴-오프될 수 있으며, 예컨대 PMOS로 구현될 경우, 비트라인 프리차지 인에이블 신호(BPE)가 로우 레벨일 때 턴-온되고, 하이 레벨일 때 턴-오프될 수 있다. 비트라인 프리차지 트랜지스터(TRb)는 턴-온 되어 비트라인에 제2 프리차지 전압(Vp2)을 인가할 수 있다. 이때, 클램핑 트랜지스터(TRCMP)가 클램핑 전압(VCMP)을 기초로 비트라인(BL)에 소정의 전압이 인가되도록 제어할 수 있다.
감지 증폭부(121)는 워드라인 프리차지 트랜지스터(TRa) 및 감지 증폭기(SA)를 포함할 수 있다. 워드라인 프리차지 트랜지스터(TRa)는 워드라인 프리차지 인에이블 신호(WPE)에 응답하여 턴-온 또는 턴-오프될 수 있으며, 워드라인 프리차지 트랜지스터(TRa)가 NMOS로 구현될 경우, 워드라인 프리차지 트랜지스터(TRa)는 워드라인 프리차지 인에이블 신호(WPE)가 하이 레벨일 때 턴-온되고, 로우 레벨일 때 턴-오프될 수 있다. 워드라인 선택 트랜지스터(TRx) 및 워드라인 프리차지 트랜지스터(TRa)가 턴-온되어 워드라인(WL)에 제1 프리차지 전압(Vp1)이 인가될 수 있다. 일 실시예에서, 하부 워드라인에 인가되는 프리차지 전압의 전압 레벨과 상부 워드라인에 인가되는 프리차지 전압의 전압 레벨은 서로 다를 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 하부 워드라인에 인가되는 프리차지 전압의 전압 레벨과 상부 워드라인에 인가되는 프리차지 전압의 전압 레벨은 서로 동일할 수도 있다.
워드라인(WL) 및 비트라인(BL)은 각각 기생 커패시터를 포함할 수 있으며, 워드라인(WL)의 기생 커패시터, 예컨대 워드라인 커패시터(CA)는 비트라인들(BL)의 기생 커패시터(미도시)보다 적을 수 있다. 이에 따라서, 감지 증폭기(SA)는 기생 커패시터에 의한 영향이 상대적으로 적은 워드라인(WL)에 연결되어 워드라인(WL)의 전압 레벨을 센싱함으로써, 선택된 메모리 셀(MC)의 데이터를 독출할 수 있다.
감지 증폭기(SA)는 센싱 노드(SN)의 센싱 전압(Vsen), 예컨대 데이터 라인(DL)의 전압 레벨(이때, 데이터 라인(DL)의 전압 레벨은 워드라인(WL)의 전압 레벨과 동일하다)과 기준 전압(Vref)을 비교하고, 비교 결과를 데이터(DATA)로서 출력할 수 있다. 다시 말해서, 감지 증폭기(SA)는 비교기로서 동작할 수 있다. 예를 들어, 메모리 셀(MC)이 셋 상태일 경우, 센싱 전압(Vsen)은 기준 전압(Vref)보다 높을 수 있으며, 감지 증폭기(SA)는 '1'을 데이터(DATA)로서 출력할 수 있다. 메모리 셀(MC)이 리셋 상태일 경우, 센싱 전압(Vsen)은 기준 전압(Vref)보다 낮을 수 있으며, 감지 증폭기(SA)는 '0'을 데이터(DATA)로서 출력할 수 있다.
이하에서는, 도 7 및 도 8을 함께 참조하여 메모리 장치의 독출 동작을 설명하기로 한다. 단계 S20에서, 워드라인 선택 트랜지스터(TRx)가 턴-온되어 워드라인(WL)과 데이터 라인(DL)이 연결될 수 있으며, 데이터 라인(DL) 측에 연결된 프리차지 경로를 통해 워드라인(WL)과 데이터 라인(DL)이 프리차지될 수 있다. 단계 S30에서, 비트라인 선택 트랜지스터(TRy)가 턴-온되어, 비트라인(BL)이 프리차지될 수 있다.
제2 프리차지 전압(Vp2)은 제1 프리차지 전압(Vp1)보다 높으며 제1 프리차지 전압(Vp1)과 제2 프리차지 전압(Vp2)의 차이는 메모리 셀(MC)의 문턱 전압, 예컨대 스위칭 소자(SW)의 문턱 전압보다 클 수 있다. 이에 따라서, 메모리 셀(MC)에 전류(이하 "셀 전류"라고 함)가 흐르고 셀 전류가 워드라인(WL)을 충전시킴으로써, 워드라인(WL)의 전압 레벨이 증가될 수 있다. 이때, 메모리 셀(MC)의 상태에 따라서, 예컨대 셋 상태 또는 리셋 상태에 따라서 셀 전류 량이 상이하므로, 메모리 셀(MC)의 상태에 따라 워드라인(WL)의 전압 레벨이 변경될 수 있다. 예를 들어, 메모리 셀(MC)이 셋 상태일 경우, 메모리 셀(MC)의 저항 값이 작고 셀 전류의 전류 량이 많으므로 워드라인(WL)의 전압 레벨이 상대적으로 크게 증가될 수 있다. 반면, 메모리 셀(MC)이 리셋 상태일 경우, 메모리 셀(MC)의 저항 값이 커서 셀 전류의 전류 량이 적으므로, 워드라인(WL)의 전압 레벨이 상대적으로 적게 증가되거나 증가되지 않을 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 방법을 나타내는 그래프이다.
도 8 및 도 9를 함께 참조하면, 가로축은 시간을 나타내고 세로축은 비트라인(BL) 및 워드라인(WL)의 전압 레벨을 나타낸다. 메모리 장치는 제1 프리차지 구간(T_P1), 예컨대 워드라인 프리차지 구간(WL_PRC)에 워드라인(WL)을 제1 프리차지 전압(Vp1)으로 프리차지할 수 있다. 워드라인 선택 트랜지스터(TRx) 및 워드라인 프리차지 트랜지스터(TRa)가 턴-온되어, 워드라인(WL) 및 데이터 라인(DL)이 제1 프리차지 전압(Vp1)으로 프리차지될 수 있다. 일 실시예에서, 제1 프리차지 전압(Vp1)은 음의 전압일 수 있으며, 워드라인(WL)의 전압 레벨이 제1 프리차지 전압(Vp1)까지 하강할 수 있다. 이때, 비트라인 선택 트랜지스터(TRy)가 턴-오프되어, 비트라인(BL)은 플로팅 상태일 수 있다. 한편, 메모리 셀(MC)이 선택된 메모리 셀일 경우, 독출 동작 시, 디스차지 트랜지스터(TRd)는 턴-오프 상태를 유지할 수 있다.
제2 프리차지 구간(T_P2), 예컨대 비트라인 프리차지 구간(BL_PRC)에 워드라인(WL)은 플로팅 시키고, 비트라인(BL)을 제2 프리차지 전압(Vp2)으로 프리차지시킬 수 있다. 제2 프리차지 구간(T_P2)에 비트라인 선택 트랜지스터(TRy) 및 비트라인 프리차지 트랜지스터(TRb)가 턴-온되어 비트라인(BL)에 제2 프리차지 전압(Vp2)이 인가될 수 있다. 일 실시예에서, 비트라인 프리차지 트랜지스터(TRb)를 통해 전원 전압이 인가되고, 클램핑 트랜지스터(TRCMP)가 비트라인(BL)의 전압 레벨을 제2 프리차지 전압(Vp2)으로 유지할 수 있다.
제2 프리차지 구간(T_P2)에서, 비트라인(BL)의 전압 레벨은 제2 프리차지 전압(Vp2)으로 증가될 수 있다. 이때, 비트라인(BL)의 전압 레벨과 워드라인(WL)의 전압 레벨의 차이가 메모리 셀(MC)의 문턱 전압(Vth) 이상이 되면, 메모리 셀(MC)에 셀 전류가 흐를 수 있다. 메모리 셀(MC)이 셋 상태일 경우, 워드라인(WL)의 전압 레벨은 증가할 수 있고, 워드라인(WL)의 전압 레벨과 비트라인(BL)의 전압 레벨과의 차이는 차단 전압(Vs)(즉, 메모리 셀(MC)의 셀 전류가 차단되는 전압 레벨) 이상을 유지할 수 있다. 따라서, 메모리 셀(MC)이 셋 상태일 경우, 워드라인(WL)의 전압 레벨은 최대로 비트라인(BL)의 전압 레벨에서 차단 전압(Vs)이 감소된 전압 레벨까지 증가될 수 있다. 반면, 메모리 셀(MC)이 리셋 상태일 경우, 워드라인(WL)의 전압 레벨은 거의 증가하지 않거나, 매우 적게 증가할 수 있다.
일부 실시예들에서, 제2 프리차지 구간(T_P2)에, 워드라인 선택 트랜지스터(TRx)를 약하게 턴-온 시키면서 비트라인(BL)을 제2 프리차지 전압(Vp2)으로 프리차지시킬 수도 있다. 이때, 워드라인 선택 트랜지스터(TRx)가 약하게 턴-온 됨으로써, 워드라인(WL)은 의사(pseudo) 플로팅될 수 있다. 전술한 바와 같이, 워드라인 선택 신호(LX)가 하이 레벨일 때 워드라인 선택 트랜지스터(TRx)가 턴-온될 수 있으며, 워드라인 선택 신호(LX)가 로우 레벨일 때 워드라인 선택 트랜지스터(TRx)가 턴-오프될 수 있다.
센싱 구간(T_S)에 워드라인 선택 트랜지스터(TRx)가 턴-온되어 워드라인(WL)과 데이터 라인(DL)이 연결되어 차지 쉐어링이 수행될 수 있다. 차지 쉐어링에 의해 워드라인(WL)과 데이터 라인(DL)의 전압 레벨이 동일해질 수 있으며, 도 9에 도시된 바와 같이 워드라인(WL)의 전압 레벨이 가변될 수 있다. 차지 쉐어링이 완료되면, 데이터 라인(DL)의 전압 레벨, 예컨대 센싱 전압(Vsen)을 기초로 데이터를 센싱할 수 있다. 감지 증폭기(SA)는 기준 전압(Vref)과 센싱 전압(Vsen)을 비교함으로써, 데이터를 센싱할 수 있다.
한편, 차지 쉐어링 과정에서, 특히 메모리 셀(MC)이 셋 상태일 때, 워드라인(WL)의 전압 레벨이 차지 쉐어링에 의하여 감소될 수 있으며, 이때, 감소량이 많을 경우, 감지 증폭기(SA)의 센싱 마진이 적어질 수 있다. 그러나, 제2 프리차지 구간(T_P2)에 워드라인 선택 트랜지스터(TRx)가 약하게 턴-온되어, 워드라인 선택 트랜지스터(TRx)의 누설 전류에 의하여 데이터 라인(DL)이 충전되므로 워드라인 커패시터(CA)가 증가하는 것과 같은 효과를 나타낼 수 있다. 이에 따라, 메모리 셀(MC)이 셋 상태일 때, 워드라인(WL)의 전압 레벨의 변화량이 감소함으로써, 센싱 마진(SM)을 충분히 확보할 수 있다.
도 10은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)에 대한 독출 동작을 나타내는 타이밍도이다.
도 6a, 도 8 내지 도 10을 함께 참조하면, 제1 및 제2 메모리 셀들(MC1, MC2)은 비트라인(BL1)을 공유하고, 비트라인(BL1)은 비트라인 선택 신호(LY)에 의해 구동될 수 있다. 또한, 제1 및 제2 메모리 셀들(MC1, MC2)에 각각 연결된 제1 하부 워드라인(WL11) 및 제1 상부 워드라인(WL21)은 동일한 워드라인 선택 신호(LX)에 의해 구동될 수 있다. 이에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)에 대한 독출 동작은 병렬적으로 수행될 수 있으며, 실질적으로 동시에 수행될 수 있다. 이하에서는, 제1 하부 워드라인(WL11)에 연결된 워드라인 선택 트랜지스터는 하부 워드라인 선택 트랜지스터(예를 들어, 도 22의 711)라고 지칭하고, 제1 상부 워드라인(WL21)에 연결된 워드라인 선택 트랜지스터는 상부 워드라인 선택 트랜지스터(예를 들어, 도 22의 721)라고 지칭하기로 한다.
t0 시점에서 t1 시점까지의 스탠바이 구간(STB)에서, 워드라인 선택 신호(LX)는 로우 레벨이고, 비트라인 선택 신호(LY)는 하이 레벨일 수 있다. 이에 따라, 하부 워드라인 선택 트랜지스터, 상부 워드라인 선택 트랜지스터 및 비트라인 선택 트랜지스터(TRy)가 턴-오프 상태일 수 있다. 제1 하부 워드라인(WL11) 및 제1 상부 워드라인(WL21)은 플로팅되거나 0 V의 전압 레벨을 가질 수 있다.
이후, t1 시점에 워드라인 선택 신호(LX)가 하이 레벨로 천이되고, 제1 하부 워드라인(WL11) 및 제1 상부 워드라인(WL21)이 제1 프리차지 전압(Vp1)을 기초로 프리차지될 수 있다. 이때, t1 시점에서 t2 시점까지의 구간을 워드라인 프리차지 구간(WL_PRC)이라고 정의할 수 있다. 제1 프리차지 전압(Vp1)은 음의 전압일 수 있다. 이에 따라, 제1 하부 워드라인(WL11)의 전압 레벨(VWL11) 및 제1 상부 워드라인(WL21)의 전압 레벨(VWL21)이 강하될 수 있다. 일 실시예에서, 제1 하부 워드라인(WL11)에 인가되는 프리차지 전압의 전압 레벨과 제1 상부 워드라인(WL21)에 인가되는 프리차지 전압의 전압 레벨은 서로 다를 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 하부 워드라인(WL11)에 인가되는 프리차지 전압의 전압 레벨과 상부 워드라인(WL21)에 인가되는 프리차지 전압의 전압 레벨은 서로 동일할 수도 있다.
t2 시점에, 비트라인 선택 신호(LY)가 로우 레벨로 천이되고, 비트라인(BL1)이 제2 프리차지 전압(Vp2)을 기초로 프리차지될 수 있다. 이때, t2 시점에서 t4 시점까지의 구간을 비트라인 프리차지 구간(BL_PRC)이라고 정의할 수 있다. 제2 프리차지 전압(Vp2)은 제1 프리차지 전압(Vp1)보다 높을 수 있으며, 양의 전압일 수 있다. 일 실시예에서, 워드라인 선택 신호(LX)는 로우 레벨, 즉, 오프 레벨(Voff)로 천이될 수 있고, 이에 따라, 제1 하부 워드라인(WL11) 및 제1 상부 워드라인(WL21)은 플로팅될 수 있다. 일 실시예에서, 워드라인 선택 신호(LX)는 위크-온 레벨(Vwo)로 천이될 수 있고, 이때, 위크-온 레벨(Vwo)은 워드라인 선택 신호(LX)의 로우 레벨(Voff) 보다 높고, 워드라인 선택 신호(LX)의 하이 레벨, 즉, 온 레벨(Von) 보다 낮을 수 있다. 하부 워드라인 선택 트랜지스터 및 상부 워드라인 선택 트랜지스터는 위크-온 레벨(Vwo)의 워드라인 선택 신호(LX)를 기초로 약하게 턴-온(weak on)될 수 있고, 이에 따라, 제1 하부 워드라인(WL11) 및 제1 상부 워드라인(WL21)은 의사 플로팅될 수 있다.
전술한 바와 같이, 비트라인(BL1)의 전압 레벨과 제1 하부 워드라인(WL11)의 전압 레벨의 차이가 제1 메모리 셀(MC1)의 문턱 전압 이상이 되면(예컨대 t3 시점), 제1 메모리 셀(MC1)을 통해 셀 전류가 흐를 수 있다. 마찬가지로, 비트라인(BL1)의 전압 레벨과 제1 상부 워드라인(WL21)의 전압 레벨의 차이가 제2 메모리 셀(MC2)의 문턱 전압 이상이 되면(예컨대 t3 시점), 제2 메모리 셀(MC2)을 통해 셀 전류가 흐를 수 있다. 예를 들어, 셋 상태의 제1 메모리 셀(MC1)은 리셋 상태의 제2 메모리 셀(MC2)에 비해 많은 양의 셀 전류가 흐를 수 있으며, 셀 전류가 제1 하부 워드라인(WL11)의 커패시터(CA)를 충전함에 따라서, 제1 하부 워드라인(WL11)의 전압 레벨(VWL11)이 증가할 수 있다. 이때, 하부 워드라인 선택 트랜지스터가 약하게 턴-온되면, 하부 워드라인 선택 트랜지스터의 누설 전류가 데이터 라인(DL)의 커패시터(CDL)을 충전함에 따라서, 데이터 라인(DL)의 전압 레벨이 상승할 수 있다. 한편, 리셋 상태의 제2 메모리 셀(MC2)의 경우, 제1 상부 워드라인(WL21)의 전압 레벨(VWL21)은 매우 적게 증가하거나 거의 증가하지 않을 수 있다.
t4 시점에, 워드라인 선택 신호(LX)가 하이 레벨로 천이되고, 하부 워드라인 선택 트랜지스터가 턴-온 됨으로써 제1 하부 워드라인(WL11)이 대응하는 제1 데이터 라인과 연결되어, 제1 하부 워드라인(WL11)과 제1 데이터 라인 간에 차지 쉐어링이 수행될 수 있다. 제1 데이터 라인의 전압 레벨은 제1 하부 워드라인(WL11)의 전압 레벨보다 낮으므로, 제1 하부 워드라인(WL11)의 전압 레벨은 낮아지고, 제1 데이터 라인의 전압 레벨이 증가함으로써, 제1 하부 워드라인(WL11) 및 제1 데이터 라인의 전압 레벨이 동일해질 수 있다. 이후, t5 시점부터 t6 시점까지, 즉 데이터 센싱 구간에 제1 메모리 셀(MC1)에 대한 데이터 센싱이 수행될 수 있다.
마찬가지로, t4 시점에서, 워드라인 선택 신호(LX)가 하이 레벨로 천이되고, 상부 워드라인 선택 트랜지스터가 턴-온 됨으로써 제1 상부 워드라인(WL21)이 대응하는 제2 데이터 라인과 연결되어, 제1 상부 워드라인(WL21)과 제2 데이터 라인 간에 차지 쉐어링이 수행될 수 있다. 제2 데이터 라인의 전압 레벨은 제1 상부 워드라인(WL21)의 전압 레벨보다 높으므로, 제1 상부 워드라인(WL21)의 전압 레벨은 높아지고, 제2 데이터 라인의 전압 레벨이 감소함으로써, 제1 상부 워드라인(WL21) 및 제2 데이터 라인의 전압 레벨이 동일해질 수 있다. 이후, t5 시점부터 t6 시점까지, 즉 데이터 센싱 구간에 제2 메모리 셀(MC2)에 대한 데이터 센싱이 수행될 수 있다.
이와 같이, 본 실시예에 따르면, 하나의 워드라인 선택 신호(LX)와 하나의 비트라인 선택 신호(LY)를 기초로, 제1 및 제2 메모리 셀들(MC1, MC2)에 대한 데이터 독출 동작을 병렬적으로 수행할 수 있다. 이에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)에 대한 독출 속도가 향상될 수 있고, 제1 및 제2 메모리 셀들(MC1, MC2)을 포함하는 메모리 장치에 대한 독출 소비 전력을 감소시킬 수 있다.
도 11은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)에 대한 독출 동작을 나타내는 타이밍도이다. 도 11을 참조하면, 본 실시예에 따른 제1 및 제2 메모리 셀들(MC1, MC2)에 대한 독출 동작은 도 10에 예시된 독출 동작의 변형 예에 대응한다. 도 10의 독출 방법과 비교하면, 본 실시예에 따른 독출 동작은 비트라인 프리차지 구간(BL_PRC)에서 워드라인 선택 신호(LX)의 전압 레벨이 상이할 수 있다.
t2 시점에, 비트라인 선택 신호(LY)가 로우 레벨로 천이되고, 비트라인(BL1)이 제2 프리차지 전압(Vp2)을 기초로 프리차지될 수 있다. 또한, t2 시점에서, 워드라인 선택 신호(LX)는 위크-온 레벨(Vwo)로 천이될 수 있고, t4 시점에서, 워드라인 선택 신호(LX)는 로우 레벨(Voff)로 천이될 수 있다. 이에 따라, 하부 워드라인 선택 트랜지스터 및 상부 워드라인 선택 트랜지스터는 비트라인 프리차지 구간(BL_PRC)의 일부 구간에 약하게 턴-온되고, 나머지 구간에 턴-오프될 수 있다. 이때, t2 시점에서 t4 시점까지의 길이는 워드라인 커패시터(CA)의 커패시턴스에 기초하여 조절될 수 있다. 예컨대, 워드라인 커패시터(CA)의 커패시턴스가 증가될수록 비트라인 프리차지 구간(BL_PRC)에서 워드라인 선택 트랜지스터(TRx)가 약하게 턴-온되는 구간의 길이는 감소될 수 있다.
도 12는 본 개시의 일 실시예에 따른 COP 구조의 메모리 장치(300)를 나타낸다.
도 12를 참조하면, 메모리 장치(300)는 수직 방향(Z)으로 적층된 제1 및 제2 반도체 층들(310, 320)을 포함할 수 있다. 제1 반도체 층(310)은 제1 및 제2 레이어들(310a, 310b)을 포함할 수 있다. 일부 실시예들에서, 제1 반도체 층(310)는 제2 레이어(310b)의 상부에 적어도 하나의 레이어를 더 포함할 수도 있다. 제1 레이어(310a)는 하부 워드라인들(WL1)을 포함하고, 제2 레이어(310b)는 상부 워드라인들(WL2)을 포함하며, 제1 및 제2 레이어들(310a, 310b)은 비트라인들(BL)을 공유할 수 있다.
제1 레이어(310a)는 하부 워드라인들(WL1)과 비트라인들(BL)의 교차 영역들에 각각 배치된 제1 메모리 셀들을 더 포함할 수 있고, 제2 레이어(310b)는 상부 워드라인들(WL2)과 비트라인들(BL)의 교차 영역들에 각각 배치된 제2 메모리 셀들을 더 포함할 수 있다. 제2 반도체 층(320)에는 주변 회로들을 포함하는 페리 영역이 배치될 수 있다. 예를 들어, 제2 반도체 층(320)에는 기입/독출 회로(321) 및 제어 로직(322)이 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제2 반도체 층(320)에는 메모리 동작에 관련된 다양한 종류의 주변 회로들이 배치될 수 있다.
도 13은 본 개시의 일 실시예에 따라, COP 구조의 메모리 장치(400)에서 제2 반도체 층(420)의 상면을 나타낸다. 도 14는 도 13의 XIV-XIV' 선에 따른 단면도이고, 도 15는 도 13의 XV-XV' 선에 따른 단면도이다.
도 13 내지 도 15를 함께 참조하면, COP 구조의 메모리 장치(400)는 수직으로 적층된 제1 및 제2 반도체 층들(410, 420)을 포함할 수 있고, 제2 반도체 층(420)의 상면은 제1 내지 제5 영역들(421 내지 425)로 구분될 수 있다. 제1 및 제2 영역들(421, 422)은 제1 방향(X)으로 인접하고, 제3 및 제4 영역들(423, 424)은 제1 방향(X)으로 인접할 수 있다. 제5 영역(425)은 제2 반도체 층(420)의 상면의 중심 부분에 배치될 수 있고, 비트라인(BL)을 구동하기 위한 칼럼 디코더(CD)가 배치될 수 있다.
제1 및 제4 영역들(421, 424)에는 하부 워드라인들(WL1)을 구동하기 위한 제1 로우 디코더들(RD1), 하부 워드라인들(WL1)에 연결된 글로벌 하부 워드라인들을 구동하기 위한 제1 글로벌 디코더들(GD1), 및 제1 메모리 셀들(MC1)을 센싱하기 위한 하부 감지 증폭기들(SA1)이 배치될 수 있다. 제2 및 제3 영역들(422, 423)에는 상부 워드라인들(WL2)을 구동하기 위한 제2 로우 디코더들(RD2), 상부 워드라인들(WL2)에 연결된 글로벌 상부 워드라인들을 구동하기 위한 제2 글로벌 디코더들(GD2), 및 제2 메모리 셀들(MC2)을 센싱하기 위한 상부 감지 증폭기들(SA2)이 배치될 수 있다.
제1 하부 워드라인(WL11) 및 제1 상부 워드라인(WL21)은 제1 방향(X)으로 연장되고, 비트라인(BL)은 제2 방향(Y)으로 연장될 수 있다. 제1 로우 디코더(RD1)는 제1 로우 스위치(TRx1)를 포함하고, 제1 글로벌 디코더(GD1)는 제1 글로벌 스위치(TRgx1)를 포함하며, 제2 로우 디코더(RD2)는 제2 로우 스위치(TRx2)를 포함하고, 제2 글로벌 디코더(GD2)는 제2 글로벌 스위치(TRgx2)를 포함할 수 있다. 이때, 제1 및 제2 로우 스위치들(TRx1, TRx2)은 워드라인 선택 신호(LX0)에 의해 구동되고, 제1 및 제2 글로벌 스위치들(TRgx1, TRgx2)은 글로벌 워드라인 선택 신호(GX0)에 의해 구동될 수 있다. 이에 따라, 비트라인(BL)에 연결된 제1 및 제2 메모리 셀들(MC1, MC2)에 대해 동시에 독출 동작을 수행할 수 있다. 이와 같이, 동일한 워드라인 선택 신호 및 글로벌 워드라인 선택 신호에 의해 구동되어 동시에 독출 동작이 수행되는 셀들을 감지 증폭기 그룹으로 정의할 수 있다. 예를 들어, 메모리 장치(400)는 제1 내지 제4 감지 증폭기 그룹들(SAG1 내지 SAG4)을 포함할 수 있다.
제1 로우 디코더(RD1)는 제1 컨택 플러그(CP1)를 통해 하부 워드라인(WL1)과 연결될 수 있고, 컨택 플러그(CP) 및 메탈 패턴(MP)을 통해 제1 글로벌 디코더(GD1) 및 제1 감지 증폭기(SA1)에 전기적으로 연결될 수 있다. 제2 로우 디코더(RD2)는 제2 컨택 플러그(CP2)를 통해 상부 워드라인(WL2)과 연결될 수 있고, 컨택 플러그(CP) 및 메탈 패턴(MP)을 통해 제2 글로벌 디코더(GD2) 및 제2 감지 증폭기(SA2)에 전기적으로 연결될 수 있다. 칼럼 디코더(CD)는 제3 컨택 플러그(CP3)를 통해 비트라인(BL)과 연결될 수 있다.
도 16은 본 개시의 일 실시예에 따라, COP 구조의 메모리 장치(500)에서 제2 반도체 층(520)의 상면을 나타낸다. 도 17은 도 16의 XVII-XIVII' 선에 따른 단면도이고, 도 18은 도 16의 XVIII-XVIII' 선에 따른 단면도이며, 도 19는 도 16의 XIX-XIX' 선에 따른 단면도이고, 도 20은 도 10의 XX-XX' 선에 따른 단면도이다.
도 16 내지 도 20을 함께 참조하면, COP 구조의 메모리 장치(500)는 수직으로 적층된 제1 및 제2 반도체 층들(510, 520)을 포함할 수 있고, 제2 반도체 층(520)의 상면은 제1 타일 영역(521) 및 제2 타일 영역(522)으로 구분될 수 있다. 제1 타일 영역(521)에 대해 수직 방향(Z)으로 상부에는 제1 메모리 어레이, 즉, 제1 타일이 배치될 수 있고, 제2 타일 영역(522)에 대해 수직 방향(Z)으로 상부에는 제2 메모리 어레이, 즉, 제2 타일이 배치될 수 있다. 이에 따라, 제1 및 제2 타일 영역들(521, 522)의 구조는 실질적으로 동일할 수 있다. 이하에서는, 제1 타일 영역(521)을 중심으로 설명하기로 한다.
제1 타일 영역(521)은 제1 내지 제4 영역들(521a 내지 521d)로 구분될 수 있다. 예를 들어, 제1 타일 영역(521)은 윈드밀(windmill) 구조에 따라 제1 내지 제4 영역들(521a 내지 521d)로 구분될 수 있다. 제1 및 제2 영역들(521a, 521b)은 제1 방향(X)으로 인접하고, 제3 및 제4 영역들(521c, 521d)은 제1 방향(X)으로 인접할 수 있다. 제1 및 제3 영역들(521a, 521c)은 제2 방향(Y)으로 인접하고, 제2 및 제4 영역들(521b, 521d)은 제2 방향(Y)으로 인접할 수 있다. 이하에서는, 제1 및 제2 영역들(521a, 521b)에 배치된 구성들을 중심으로 설명하기로 한다.
제1 영역(521a)에서는, 제1 방향(X)을 따라, 하부 워드라인들(WL1)을 구동하기 위한 제1 로우 디코더(RD1), 하부 워드라인들(WL1)에 연결된 글로벌 하부 워드라인들을 구동하기 위한 제1 글로벌 디코더(GX1), 제1 메모리 셀들(MC1)을 센싱하기 위한 제1 감지 증폭기(SA1), 제2 메모리 셀들(MC2)을 센싱하기 위한 제2 감지 증폭기(SA2), 상부 워드라인들(WL2)에 연결된 글로벌 상부 워드라인들을 구동하기 위한 제2 글로벌 디코더(GX2), 및 상부 워드라인들(WL2)을 구동하기 위한 제2 로우 디코더(RD2)가 일렬로 배치될 수 있다.
제2 영역(512b)에서는, 제2 방향(Y)을 따라, 제1 주변 회로(PERI1), 글로벌 디코더(GY), 및 칼럼 디코더(CD)가 일렬로 배치될 수 있다. 칼럼 디코더(CD)는 비트라인들(BL)을 구동하기 위한 회로이고, 글로벌 디코더(GY)는 비트라인들(BL)에 연결된 글로벌 비트라인들을 구동하기 위한 회로이다. 제1 주변 회로(PERI1)는 예를 들어, 기입 드라이버(예를 들어, 도 2의 122)를 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
제1 로우 디코더(RD1)는 제1 컨택 플러그(CP1)를 통해 하부 워드라인(WL1)과 연결될 수 있고, 컨택 플러그(CP) 및 메탈 패턴(MP)을 통해 제1 글로벌 디코더(GD1) 및 제1 감지 증폭기(SA1)에 전기적으로 연결될 수 있다. 제2 로우 디코더(RD2)는 제2 컨택 플러그(CP2)를 통해 상부 워드라인(WL2)과 연결될 수 있고, 컨택 플러그(CP) 및 메탈 패턴(MP)을 통해 제2 글로벌 디코더(GD2) 및 제2 감지 증폭기(SA2)에 전기적으로 연결될 수 있다. 칼럼 디코더(CD)는 제3 컨택 플러그(CP3)를 통해 비트라인(BL)과 연결될 수 있다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치(600)를 나타낸다. 도 21을 참조하면, 메모리 장치(600)는 제1 내지 제4 메모리 어레이들, 즉, 제1 내지 제4 타일들(TL1 내지 TL4)을 포함할 수 있고, 제1 내지 제4 타일들(TL1 내지 TL4)은 제1 방향(X)을 따라 일렬로 배치될 수 있다. 제1 내지 제4 타일들(TL1 내지 TL4)은 도 1 내지 도 20을 참조하여 상술된 실시예들을 기초로 구현될 수 있다.
제1 내지 제4 타일들(TL1 내지 TL4) 각각은 수직으로 적층된 제1 및 제2 레이어들(L1, L2)을 포함하고, 제1 및 제2 레이어들(L1, L2)은 비트라인을 공유할 수 있다. 또한, 제1 및 제2 레이어들(L1, L2) 각각에 포함된 워드라인 선택 트랜지스터들은 동일한 워드라인 선택 신호(LX0)에 의해 구동될 수 있다. 이에 따라, 워드라인 선택 신호(LX0)의 전압 제어를 통해 제1 내지 제4 타일들(TL1 내지 TL4) 각각에 포함된 8개의 메모리 셀들에 대해 병렬적으로 독출 동작을 수행할 수 있다. 이에 따라, 8개의 메모리 셀들에 대한 독출 속도를 향상시킬 수 있고, 메모리 장치(600)의 독출 소비 전력을 감소시킬 수 있다.
도 22는 본 개시의 일 실시예에 따른 메모리 장치(700)를 나타낸다.
도 22를 참조하면, 메모리 장치(700)는 제1 방향(X)을 따라 일렬로 배치된 제2 로우 디코더(RD2)(720), 제2 감지 증폭기(SA2)(740), 제1 감지 증폭기(SA1)(730) 및 제1 로우 디코더(RD1)(710)를 포함할 수 있다. 일 실시예에서, 메모리 장치(700)는 COP 구조를 가질 수 있고, 제2 로우 디코더(720), 제2 감지 증폭기(740), 제1 감지 증폭기(730) 및 제1 로우 디코더(710)는, 제1 및 제2 메모리 셀들(MC1, MC2)에 대해 수직 방향(Z)으로 하부에 배치될 수 있다.
하부 워드라인(WL1) 및 상부 워드라인(WL2)은 제1 방향(X)을 따라 연장될 수 있고, 상부 워드라인(WL2)은 수직 방향(Z)으로 하부 워드라인(WL1)의 상부에 배치될 수 있다. 비트라인(BL)은 제2 방향(Y)을 따라 연장될 수 있다. 제1 메모리 셀(MC1)은 하부 워드라인(WL1)과 비트라인(BL)의 교차 영역에 배치되고, 제2 메모리 셀(MC2)은 상부 워드라인(WL2)과 비트라인(BL)의 교차 영역에 배치될 수 있다.
제1 로우 디코더(710)는 제1 로우 스위치(711)를 포함할 수 있고, 제1 로우 스위치(711)는 워드라인 선택 신호(LX0)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제1 로우 스위치(711)는 하부 워드라인(WL1)에 연결되는 소스 및 제1 감지 증폭기(730)에 연결되는 드레인을 가질 수 있다. 실시예에 따라, 제1 로우 디코더(710)와 제1 감지 증폭기(730) 사이에는 제1 글로벌 디코더(예를 들어, 도 13 또는 도 15의 GD1)가 배치될 수도 있다.
제2 로우 디코더(730)는 제3 로우 스위치(731)를 포함할 수 있고, 제3 로우 스위치(731)는 워드라인 선택 신호(LX0)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제3 로우 스위치(731)는 상부 워드라인(WL2)에 연결되는 소스 및 제2 감지 증폭기(740)에 연결되는 드레인을 가질 수 있다. 실시예에 따라, 제2 로우 디코더(720)와 제2 감지 증폭기(740) 사이에는 제2 글로벌 디코더(예를 들어, 도 13 또는 도 15의 GD2)가 배치될 수도 있다.
도 23은 본 개시의 일 실시예에 따른 메모리 장치(800)를 나타낸다.
도 23을 참조하면, 메모리 장치(800)는 제1 로우 디코더들(810a, 810b), 제2 로우 디코더들(820a, 820b), 제1 감지 증폭기들(830a, 830b), 및 제2 감지 증폭기들(840a, 840b)을 포함할 수 있다. 제2 로우 디코더(820a), 제2 감지 증폭기(840a), 제1 감지 증폭기(830a) 및 제1 로우 디코더(810a)는 제1 방향(X)을 따라 일렬로 배치될 수 있다. 제2 로우 디코더(820b), 제2 감지 증폭기(840b), 제1 감지 증폭기(830b) 및 제1 로우 디코더(810b)는 제1 방향(X)을 따라 일렬로 배치될 수 있다. 일 실시예에서, 메모리 장치(800)는 COP 구조를 가질 수 있고, 제1 로우 디코더들(810a, 810b), 제2 로우 디코더들(820a, 820b), 제1 감지 증폭기들(830a, 830b), 및 제2 감지 증폭기들(840a, 840b)은, 제1 메모리 셀들(MC1a, MC1b) 및 제2 메모리 셀들(MC2a, MC2b)에 대해 수직 방향(Z)으로 하부에 배치될 수 있다.
하부 워드라인들(WL11, WL12)과 상부 워드라인들(WL21, WL22)은 제1 방향(X)을 연장될 수 있다. 상부 워드라인들(WL21, WL22)은 수직 방향(Z)으로 하부 워드라인들(WL11, WL12)의 상부에 각각 배치될 수 있다. 비트라인(BL)은 제2 방향(Y)을 따라 연장될 수 있다. 제1 메모리 셀(MC1a)은 하부 워드라인(WL11)과 비트라인(BL)의 교차 영역에 배치되고, 제2 메모리 셀(MC2a)은 상부 워드라인(WL21)과 비트라인(BL)의 교차 영역에 배치될 수 있다.
제1 로우 디코더(810a)는 제1 로우 스위치(811)를 포함할 수 있고, 제1 로우 스위치(811)는 제1 워드라인 선택 신호(LX1)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제1 로우 스위치(811)는 하부 워드라인(WL11)에 연결되는 소스 및 제1 감지 증폭기(830a)에 연결되는 드레인을 가질 수 있다. 제1 로우 디코더(810b)는 제1 로우 스위치(812)를 포함할 수 있고, 제1 로우 스위치(812)는 제1 워드라인 선택 신호(LX1)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제1 로우 스위치(812)는 하부 워드라인(WL12)에 연결되는 소스 및 제1 감지 증폭기(830b)에 연결되는 드레인을 가질 수 있다. 제1 워드라인 선택 신호(LX1)의 구동에 따라, 제1 로우 스위치들(811, 812)을 동시에 구동할 수 있고, 제1 감지 증폭기들(830a, 830b)을 이용하여, 제1 메모리 셀들(MC1a, MC1b)에 대한 독출 동작을 병렬적으로 수행할 수 있다.
제2 로우 디코더(820a)는 제2 로우 스위치(821)를 포함할 수 있고, 제2 로우 스위치(821)는 워드라인 선택 신호(LX2)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제2 로우 스위치(821)는 상부 워드라인(WL21)에 연결되는 소스 및 제2 감지 증폭기(840a)에 연결되는 드레인을 가질 수 있다. 제2 로우 디코더(820b)는 제2 로우 스위치(822)를 포함할 수 있고, 제2 로우 스위치(822)는 제2 워드라인 선택 신호(LX2)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제2 로우 스위치(822)는 상부 워드라인(WL22)에 연결되는 소스 및 제2 감지 증폭기(840b)에 연결되는 드레인을 가질 수 있다. 제2 워드라인 선택 신호(LX2)의 구동에 따라, 제2 로우 스위치들(821, 822)을 동시에 구동할 수 있고, 제2 감지 증폭기들(840a, 840b)을 이용하여, 제2 메모리 셀들(MC2a, MC2b)에 대한 독출 동작을 병렬적으로 수행할 수 있다.
실시예에 따라, 제1 로우 디코더(810a)와 제1 감지 증폭기(830a) 사이, 그리고, 제1 로우 디코더(810b)와 제1 감지 증폭기(830b) 사이에는 제1 글로벌 디코더(예를 들어, 도 13 또는 도 15의 GD1)가 배치될 수도 있다. 또한, 실시예에 따라, 제2 로우 디코더(820a)와 제2 감지 증폭기(840a) 사이, 그리고, 제2 로우 디코더(820b)와 제2 감지 증폭기(840b) 사이에는 제2 글로벌 디코더(예를 들어, 도 13 또는 도 15의 GD2)가 배치될 수도 있다.
이와 같이, 메모리 장치(800)는 네 개의 감지 증폭기들, 즉, 제1 감지 증폭기들(830a, 830b) 및 제2 감지 증폭기들(840a, 840b)을 포함할 수 있고, 제1 및 제2 워드라인 선택 신호들(LX1, LX2)을 제어함으로써, 네 개의 메모리 셀들, 즉, 제1 메모리 셀들(MC1a, MC1b) 및 제2 메모리 셀들(MC2a, MC2b)에 대한 독출 동작을 병렬적으로 수행할 수 있다. 이에 따라, 제1 메모리 셀들(MC1a, MC1b) 및 제2 메모리 셀들(MC2a, MC2b)에 대한 독출 속도를 향상시킬 수 있고, 메모리 장치(800)의 독출 소비 전력을 감소시킬 수 있다.
도 24는 본 개시의 일 실시예에 따른 메모리 장치(900)를 나타낸다.
도 24를 참조하면, 메모리 장치(900)는 제1 로우 디코더들(910a, 910b), 제2 로우 디코더들(920a, 920b), 제1 감지 증폭기들(930a, 930b), 및 제2 감지 증폭기들(940a, 940b)을 포함할 수 있다. 제2 로우 디코더(920a), 제2 감지 증폭기(940a), 제1 감지 증폭기(930a) 및 제1 로우 디코더(910a)는 제1 방향(X)을 따라 일렬로 배치될 수 있다. 제2 로우 디코더(920b), 제2 감지 증폭기(940b), 제1 감지 증폭기(930b) 및 제1 로우 디코더(910b)는 제1 방향(X)을 따라 일렬로 배치될 수 있다. 일 실시예에서, 메모리 장치(900)는 COP 구조를 가질 수 있고, 제1 로우 디코더들(910a, 910b), 제2 로우 디코더들(920a, 920b), 제1 감지 증폭기들(930a, 930b), 및 제2 감지 증폭기들(940a, 940b)은, 제1 메모리 셀들(MC1a, MC1b) 및 제2 메모리 셀들(MC2a, MC2b)에 대해 수직 방향(Z)으로 하부에 배치될 수 있다.
제1 로우 디코더(910a)는 제1 로우 스위치(911)를 포함할 수 있고, 제1 로우 스위치(911)는 워드라인 선택 신호(LX1)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제1 로우 스위치(911)는 하부 워드라인(WL11)에 연결되는 소스 및 제1 감지 증폭기(930a)에 연결되는 드레인을 가질 수 있다. 제1 로우 디코더(910b)는 제1 로우 스위치(912)를 포함할 수 있고, 제1 로우 스위치(912)는 제1 워드라인 선택 신호(LX1')가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제1 로우 스위치(912)는 하부 워드라인(WL12)에 연결되는 소스 및 제1 감지 증폭기(930b)에 연결되는 드레인을 가질 수 있다. 제1 워드라인 선택 신호들(LX1, LX1')의 구동에 따라, 제1 로우 스위치들(911, 912)을 동시에 구동할 수 있고, 제1 감지 증폭기들(930a, 930b)을 이용하여, 제1 메모리 셀들(MC1a, MC1b)에 대한 독출 동작을 병렬적으로 수행할 수 있다.
제2 로우 디코더(920a)는 제2 로우 스위치(921)를 포함할 수 있고, 제2 로우 스위치(921)는 워드라인 선택 신호(LX2)가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제2 로우 스위치(921)는 상부 워드라인(WL21)에 연결되는 소스 및 제2 감지 증폭기(940a)에 연결되는 드레인을 가질 수 있다. 제2 로우 디코더(920b)는 제2 로우 스위치(922)를 포함할 수 있고, 제2 로우 스위치(922)는 워드라인 선택 신호(LX2')가 인가되는 게이트를 갖는 트랜지스터로 구현될 수 있다. 예를 들어, 제2 로우 스위치(922)는 상부 워드라인(WL22)에 연결되는 소스 및 제2 감지 증폭기(940b)에 연결되는 드레인을 가질 수 있다. 제2 워드라인 선택 신호들(LX2, LX2')의 구동에 따라, 제2 로우 스위치들(921, 922)을 동시에 구동할 수 있고, 제2 감지 증폭기들(940a, 940b)을 이용하여, 제2 메모리 셀들(MC2a, MC2b)에 대한 독출 동작을 병렬적으로 수행할 수 있다.
실시예에 따라, 제1 로우 디코더(910a)와 제1 감지 증폭기(930a) 사이, 그리고, 제1 로우 디코더(910b)와 제1 감지 증폭기(930b) 사이에는 제1 글로벌 디코더(예를 들어, 도 13 또는 도 15의 GD1)가 배치될 수도 있다. 또한, 실시예에 따라, 제2 로우 디코더(920a)와 제2 감지 증폭기(940a) 사이, 그리고, 제2 로우 디코더(920b)와 제2 감지 증폭기(940b) 사이에는 제2 글로벌 디코더(예를 들어, 도 13 또는 도 15의 GD2)가 배치될 수도 있다.
이와 같이, 메모리 장치(900)는 네 개의 감지 증폭기들, 즉, 제1 감지 증폭기들(930a, 930b) 및 제2 감지 증폭기들(940a, 940b)을 포함할 수 있고, 제1 및 제2 워드라인 선택 신호들(LX1, LX1', LX2, LX2')을 제어함으로써, 네 개의 메모리 셀들, 즉, 제1 메모리 셀들(MC1a, MC1b) 및 제2 메모리 셀들(MC2a, MC2b)에 대한 독출 동작을 병렬적으로 수행할 수 있다. 이에 따라, 제1 메모리 셀들(MC1a, MC1b) 및 제2 메모리 셀들(MC2a, MC2b)에 대한 독출 속도를 향상시킬 수 있다.
도 25는 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다. 도 25를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 도 1 내지 도 24를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 하부 워드라인들과 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 하부 메모리 셀들, 및 복수의 상부 워드라인들과 상기 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 상부 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 하부 워드라인들 중 제1 하부 워드라인에 연결되고, 상기 제1 하부 워드라인의 전압을 제1 기준 전압과 비교함으로써, 상기 복수의 비트라인들 중 제1 비트라인과 상기 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기; 및
    상기 복수의 상부 워드라인들 중 제1 상부 워드라인에 연결되고, 상기 제1 상부 워드라인의 전압을 제2 기준 전압과 비교함으로써, 상기 제1 비트라인과 상기 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함하고,
    상기 제1 감지 증폭기의 상기 데이터 센싱 동작과 상기 제2 감지 증폭기의 상기 데이터 센싱 동작은 병렬적으로 수행되는 것을 특징으로 하는 3차원 메모리 장치.
  2. 제1항에 있어서, 상기 제1 하부 메모리 셀에 대한 독출 동작 및 상기 제1 상부 메모리 셀에 대한 독출 동작이 병렬적으로 수행되도록 상기 제1 및 제2 감지 증폭기들을 제어하도록 구성된 제어 로직을 더 포함하고,
    상기 제어 로직은, 워드라인 프리차지 구간에서, 상기 제1 하부 워드라인 및 상기 제1 상부 워드라인에 대해 프리차지 동작이 수행되도록 제어하고, 상기 워드라인 프리차지 구간 이후의 비트라인 프리차지 구간에, 상기 제1 비트라인에 대한 프리차지 동작을 제어하는 것을 특징으로 하는 3차원 메모리 장치.
  3. 제2항에 있어서,
    상기 워드라인 프리차지 구간에 상기 제1 하부 워드라인에 제1 워드라인 프리차지 전압을 인가하는 제1 워드라인 프리차지 소자; 및
    상기 워드라인 프리차지 구간에, 상기 제2 상부 워드라인에 제2 워드라인 프리차지 전압을 인가하는 제2 워드라인 프리차지 소자를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  4. 제2항에 있어서, 상기 비트라인 프리차지 구간에, 상기 제1 하부 워드라인 및 상기 제1 상부 워드라인은 플로팅되는 것을 특징으로 하는 3차원 메모리 장치.
  5. 제2항에 있어서,
    상기 복수의 하부 워드라인들과 상기 제1 감지 증폭기 사이에 배치되고, 상기 복수의 하부 워드라인들에 각각 대응하는 복수의 제1 로우 스위치들을 포함함으로써 상기 복수의 하부 워드라인들에 대한 선택 동작을 수행하는 제1 로우 디코더; 및
    상기 복수의 상부 워드라인들과 상기 제2 감지 증폭기 사이에 배치되고, 상기 복수의 상부 워드라인들에 각각 대응하는 복수의 제2 로우 스위치들을 포함함으로써 상기 복수의 상부 워드라인들에 대한 선택 동작을 수행하는 제2 로우 디코더를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  6. 제5항에 있어서, 상기 비트라인 프리차지 구간에, 상기 복수의 제1 로우 스위치들 중 상기 제1 하부 워드라인에 연결된 제1 로우 스위치 및 상기 복수의 제2 로우 스위치들 중 상기 제1 상부 워드라인에 연결된 제2 로우 스위치 중 적어도 하나는 약하게 턴-온되어, 상기 제1 하부 워드라인 및 상기 제1 상부 워드라인 중 적어도 하나는 의사(pseudo) 플로팅되는 것을 특징으로 하는 3차원 메모리 장치.
  7. 제6항에 있어서, 상기 비트라인 프리차지 구간에, 상기 제1 로우 스위치 및 상기 제2 로우 스위치 중 적어도 하나에 위크-온 레벨의 제어 신호가 인가되며,
    상기 위크-온 레벨은 상기 제1 및 제2 로우 스위치들 각각을 턴-온시키는 온 레벨과 상기 제1 및 제2 로우 스위치들 각각을 턴-오프시키는 오프 레벨 사이의 전압 레벨을 갖는 것을 특징으로 하는 3차원 메모리 장치.
  8. 제2항에 있어서,
    상기 복수의 비트라인들에 각각 대응하는 복수의 칼럼 스위치들을 포함함으로써 상기 복수의 비트라인들에 대한 선택 동작을 수행하는 칼럼 디코더; 및
    상기 비트라인 프리차지 구간에, 상기 제1 비트라인에 비트라인 프리차지 전압을 인가하는 비트라인 프리차지 소자를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  9. 제1항에 있어서, 상기 복수의 하부 메모리 셀들 및 상기 복수의 상부 메모리 셀들 각각은, 선택 소자층 및 상기 선택 소자층 상의 가변 저항층을 포함하고,
    상기 가변 저항층은 상 변화 소재(phase change material)로 형성되는 것을 특징으로 하는 3차원 메모리 장치.
  10. 제1항에 있어서, 상기 메모리 셀 어레이는 제1 반도체 층에 형성되고,
    상기 제1 및 제2 감지 증폭기들은 제2 반도체 층에 형성되며,
    상기 제1 반도체 층과 상기 제2 반도체 층은 수직 방향으로 적층되어, 상기 3차원 메모리 장치는 COP(Cell Over Peri) 구조를 갖는 것을 특징으로 하는 3차원 메모리 장치.
  11. 수직 방향으로 적층된 제1 반도체 층 및 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은, 복수의 하부 워드라인들과 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 하부 메모리 셀들, 및 복수의 상부 워드라인들과 상기 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 상부 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 제2 반도체 층은,
    상기 복수의 하부 워드라인들 중 제1 하부 워드라인에 연결되고, 상기 복수의 비트라인들 중 제1 비트라인과 상기 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기; 및
    상기 복수의 상부 워드라인들 중 제1 상부 워드라인에 연결되고, 상기 제1 비트라인과 상기 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  12. 제11항에 있어서, 상기 제2 반도체 층은, 상기 제1 하부 메모리 셀에 대한 독출 동작 및 상기 제1 상부 메모리 셀에 대한 독출 동작이 병렬적으로 수행되도록 상기 제1 및 제2 감지 증폭기들을 제어하도록 구성된 제어 로직을 더 포함하고,
    상기 제어 로직은, 워드라인 프리차지 구간에서, 상기 제1 하부 워드라인 및 상기 제1 상부 워드라인에 대해 프리차지 동작이 수행되도록 제어하고, 상기 워드라인 프리차지 구간 이후의 비트라인 프리차지 구간에, 상기 제1 비트라인에 대한 프리차지 동작을 제어하는 것을 특징으로 하는 3차원 메모리 장치.
  13. 제12항에 있어서, 상기 제2 반도체 층은,
    상기 워드라인 프리차지 구간에 상기 제1 하부 워드라인에 제1 워드라인 프리차지 전압을 인가하는 제1 워드라인 프리차지 소자; 및
    상기 워드라인 프리차지 구간에, 상기 제2 상부 워드라인에 제2 워드라인 프리차지 전압을 인가하는 제2 워드라인 프리차지 소자를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  14. 제12항에 있어서, 상기 비트라인 프리차지 구간에, 상기 제1 하부 워드라인 및 상기 제1 상부 워드라인은 플로팅되는 것을 특징으로 하는 3차원 메모리 장치.
  15. 제12항에 있어서, 상기 제2 반도체 층은
    상기 복수의 하부 워드라인들과 상기 제1 감지 증폭기 사이에 배치되고, 상기 복수의 하부 워드라인들에 각각 대응하는 복수의 제1 로우 스위치들을 포함함으로써 상기 복수의 하부 워드라인들에 대한 선택 동작을 수행하는 제1 로우 디코더; 및
    상기 복수의 상부 워드라인들과 상기 제2 감지 증폭기 사이에 배치되고, 상기 복수의 상부 워드라인들에 각각 대응하는 복수의 제2 로우 스위치들을 포함함으로써 상기 복수의 상부 워드라인들에 대한 선택 동작을 수행하는 제2 로우 디코더를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  16. 제15항에 있어서, 상기 비트라인 프리차지 구간에, 상기 복수의 제1 로우 스위치들 중 상기 제1 하부 워드라인에 연결된 제1 로우 스위치 및 상기 복수의 제2 로우 스위치들 중 상기 제1 상부 워드라인에 연결된 제2 로우 스위치 중 적어도 하나는 약하게 턴-온되어, 상기 제1 하부 워드라인 및 상기 제1 상부 워드라인 중 적어도 하나는 의사(pseudo) 플로팅되는 것을 특징으로 하는 3차원 메모리 장치.
  17. 제12항에 있어서, 상기 제2 반도체 층은,
    상기 복수의 비트라인들에 각각 대응하는 복수의 칼럼 스위치들을 포함함으로써 상기 복수의 비트라인들에 대한 선택 동작을 수행하는 칼럼 디코더; 및
    상기 비트라인 프리차지 구간에, 상기 제1 비트라인에 비트라인 프리차지 전압을 인가하는 비트라인 프리차지 소자를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  18. 복수의 하부 워드라인들과 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 하부 메모리 셀들, 및 복수의 상부 워드라인들과 상기 복수의 비트라인들의 교차 영역들에 각각 배치된 복수의 상부 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 하부 워드라인들에 각각 대응하는 복수의 하부 로우 스위치들을 포함하고, 상기 복수의 하부 워드라인들에 대한 선택 동작을 수행하는 제1 로우 디코더;
    상기 복수의 상부 워드라인들에 각각 대응하는 복수의 하부 로우 스위치들을 포함하고, 상기 복수의 상부 워드라인들에 대한 선택 동작을 수행하는 제2 로우 디코더;
    상기 복수의 하부 워드라인들 중 제1 하부 워드라인에 연결되고, 상기 복수의 비트라인들 중 제1 비트라인과 상기 제1 하부 워드라인 사이에 연결된 제1 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제1 감지 증폭기; 및
    상기 복수의 상부 워드라인들 중 제1 상부 워드라인에 연결되고, 상기 제1 비트라인과 상기 제1 상부 워드라인 사이에 연결된 제1 상부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제2 감지 증폭기를 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  19. 제18항에 있어서, 상기 복수의 하부 로우 스위치들 중 상기 제1 하부 워드라인에 연결된 제1 하부 로우 스위치 및 상기 복수의 상부 로우 스위치들 중 상기 제1 상부 워드라인에 연결된 제1 상부 로우 스위치는, 동일한 로우 어드레스에 의해 구동되는 것을 특징으로 하는 3차원 메모리 장치.
  20. 제18항에 있어서,
    상기 복수의 하부 워드라인들은 제2 하부 워드라인을 더 포함하고,
    상기 제1 로우 디코더는, 상기 제1 하부 워드라인에 연결된 제1 하부 로우 스위치, 및 상기 제2 하부 워드라인에 연결된 제2 하부 로우 스위치를 포함하고,
    상기 제1 감지 증폭기는,
    상기 제2 하부 워드라인에 연결되고, 상기 제1 비트라인과 상기 제2 하부 워드라인 사이에 연결된 제2 하부 메모리 셀에 대한 데이터 센싱 동작을 수행하는 제3 감지 증폭기를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
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