JP3530421B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3530421B2
JP3530421B2 JP15029499A JP15029499A JP3530421B2 JP 3530421 B2 JP3530421 B2 JP 3530421B2 JP 15029499 A JP15029499 A JP 15029499A JP 15029499 A JP15029499 A JP 15029499A JP 3530421 B2 JP3530421 B2 JP 3530421B2
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外海 江川
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、特に複数ビットを記憶する多値式メモリ
セルを有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置の大容量化を実
現するための手段として、複数ビットの情報を記憶する
多値式メモリセルを用いる技術が知られている。このよ
うな半導体記憶装置では、多値式メモリセルのしきい値
が多段階に設定されており、例えばしきい値が４段階で
あるとすれば、ひとつの多値式メモリセルに４種類の情
報、すなわち２ビットの情報が格納されることになる。
【０００３】したがって、１ビットの情報しか格納でき
ない通常の半導体記憶装置に比べて１／２のセル数で、
これと同一の記憶容量が得られることになる。以下、従
来におけるこのような半導体記憶装置の構成と読み出し
時の動作について図面を参照して説明する。
【０００４】図６は、従来の不揮発性半導体記憶装置の
構成を示すブロック図である。図６の半導体記憶装置
は、多値式メモリセルトランジスタがマトリクス状に配
置されたメモリセルアレイを有する。このメモリセルア
レイは、セルプレートＬとセルプレートＲとに区分さ
れ、さらに、セルプレートＬは、偶数アドレスに対応し
たセルプレートＬ０と、奇数アドレスに対応したセルプ
レートＬ１とに区分され、セルプレートＲは、偶数アド
レスに対応したセルプレートＲ０と、奇数アドレスに対
応したセルプレートＲ１とに区分される。
【０００５】各メモリセルトランジスタＭＬ０，ＭＬ
１，ＭＲ０，ＭＲ１は、４種類のしきい値ＶＴ０，ＶＴ
１，ＶＴ２，ＶＴ３（ただし、ＶＴ０＜ＶＴ１＜ＶＴ２
＜ＶＴ３）のうちのいずれか１つのしきい値に設定され
ている。したがって、各メモリセルトランジスタＭＬ
０，ＭＬ１，ＭＲ０，ＭＲ１には、２ビットの情報が格
納されていることになる。ロウデコーダ１２は、外部か
ら入力されたアドレス信号に応じて複数のワード線Ｗ
Ｌ，ＷＲのうちからそれぞれ１本ずつ選択する。
【０００６】カラムデコーダ１３は、入力アドレス信号
を基にカラムセレクタ１４Ｌ０，１４Ｌ１，１４Ｒ０，
１４Ｒ１を制御する。カラムセレクタ１４Ｌ０は複数の
ビット線ＢＬ０のうちの１本を選択し、カラムセレクタ
１４Ｌ１は複数のビット線ＢＬ１のうちの１本を選択
し、カラムセレクタ１４Ｒ０は複数のビット線ＢＲ０の
うちの１本を選択し、カラムセレクタ１４Ｒ１は複数の
ビット線ＢＲ１のうちの１本を選択する。
【０００７】センスアンプ１５Ｌ０，１５Ｌ１，１５Ｒ
０，１５Ｒ１は、カラムセレクタ１４Ｌ０，１４Ｌ１，
１４Ｒ０，１４Ｒ１の出力を増幅する。ここで、ロウデ
コーダ１２は、メモリセルトランジスタＭＬ０，ＭＬ
１，ＭＲ０，ＭＲ１の情報を読み出すために、選択ワー
ド線ＷＬ，ＷＲに図７に示すような３段階のワード線電
圧を印加する。図７では、しきい値ＶＴ０とＶＴ１の中
間の電位をワード１、しきい値ＶＴ１とＶＴ２の中間の
電位をワード２、しきい値ＶＴ２とＶＴ３の中間の電位
をワード３としている。これにより、センスアンプ１５
Ｌ０，１５Ｌ１，１５Ｒ０，１５Ｒ１の出力には、ワー
ド１の電位に対応したデータＤ１、ワード２の電位に対
応したデータＤ２、ワード３の電位に対応したデータＤ
３が順次現れる。
【０００８】ラッチ回路１６Ｌ０ａ，１６Ｌ１ａ，１６
Ｒ０ａ，１６Ｒ１ａは、データＤ１を保持するための回
路であり、ラッチ回路１６Ｌ０ｂ，１６Ｌ１ｂ，１６Ｒ
０ｂ，１６Ｒ１ｂは、データＤ２を保持するための回路
であり、ラッチ回路１６Ｌ０ｃ，１６Ｌ１ｃ，１６Ｒ０
ｃ，１６Ｒ１ｃは、データＤ３を保持するための回路で
ある。２値変換回路１７Ｌ０は、ラッチ回路１６Ｌ０ａ
の出力データＤ１とラッチ回路１６Ｌ０ｃの出力データ
Ｄ３の排他的論理和演算を行い、その結果を上位データ
ＨＬ０として出力し、ラッチ回路１６Ｌ０ｂの出力デー
タＤ２を下位データＬＬ０として出力する。
【０００９】２値変換回路１７Ｌ１は、ラッチ回路１６
Ｌ１ａの出力データＤ１とラッチ回路１６Ｌ１ｃの出力
データＤ３の排他的論理和演算を行い、その結果を上位
データＨＬ１として出力し、ラッチ回路１６Ｌ１ｂの出
力データＤ２を下位データＬＬ１として出力する。２値
変換回路１７Ｒ０は、ラッチ回路１６Ｒ０ａの出力デー
タＤ１とラッチ回路１６Ｒ０ｃの出力データＤ３の排他
的論理和演算を行い、その結果を上位データＨＲ０とし
て出力し、ラッチ回路１６Ｒ０ｂの出力データＤ２を下
位データＬＲ０として出力する。
【００１０】そして、２値変換回路１７Ｒ１は、ラッチ
回路１６Ｒ１ａの出力データＤ１とラッチ回路１６Ｒ１
ｃの出力データＤ３の排他的論理和演算を行い、その結
果を上位データＨＲ１として出力し、ラッチ回路１６Ｒ
１ｂの出力データＤ２を下位データＬＲ１として出力す
る。出力データ切換回路１８Ｌ，１８Ｒは、入力アドレ
ス信号に従って入力データのいずれか１つを選択し、出
力データＯＵＴＬ，ＯＵＴＲとして出力する。
【００１１】
【発明が解決しようとする課題】多値式メモリセルを有
する従来の半導体記憶装置では、ロウデコーダ１２、カ
ラムデコータ１３及びカラムセレクタ１４Ｌ０，１４Ｌ
１，１４Ｒ０，１４Ｒ１により選択したメモリセルトラ
ンジスタに対して図７のようなワード線電圧を印加する
ことにより、データＤ１〜Ｄ３を順次読み出し、得られ
た２ビットのうち上位データ若しくは下位データを出力
していた。つまり、上位データあるいは下位データの読
み出しに関係なくワード線電圧の変動順序は、常に同じ
である。このため、上位データの読み出しが指定された
場合、不要なデータＤ２の読み出しも行われることにな
り、下位データの読み出しが指定された場合、不要なデ
ータＤ１，Ｄ３の読み出しも行われることになる。
【００１２】以上のように多値式メモリセルを有する従
来の半導体記憶装置では、ワード線電圧を多段階に変化
させるため、多値式でない半導体記憶装置よりも読み出
し時間が長くなるという問題点があった。本発明は、上
記課題を解決するためになされたもので、複数ビットを
記憶する多値式メモリセルを有する半導体記憶装置にお
いて、読み出し時間を短縮することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数ビットを記憶する多値式メモリセル（ＭＬ０，
ＭＬ１，ＭＲ０，ＭＲ１）がマトリクス状に配置された
メモリセルアレイと、各行のメモリセルごとに設けられ
た複数のワード線（ＷＬ，ＷＲ）と、各列のメモリセル
ごとに設けられた複数のビット線（ＢＬ０，ＢＬ１，Ｂ
Ｒ０，ＢＲ１）と、入力アドレス信号が複数ビットのう
ちの上位側データを指定しているか、下位側データを指
定しているかを判断する認識手段（１）と、入力アドレ
ス信号に応じてワード線を選択し、認識手段の結果に応
じて複数レベルのワード線電圧のうち上位側データある
いは下位側データの読み出しに必要な最小限のワード線
電圧を選択ワード線に印加する行選択手段（２）と、入
力アドレス信号に応じてビット線を選択する列選択手段
（３，４Ｌ０，４Ｌ１，４Ｒ０，４Ｒ１）と、選択ビッ
ト線のレベルに応じて出力データを生成する出力手段
（６Ｌ０ａ〜６Ｌ０ｃ，６Ｌ１ａ〜６Ｌ１ｃ，６Ｒ０ａ
〜６Ｒ０ｃ，６Ｌ１ａ〜６Ｌ１ｃ，７Ｌ０，７Ｌ１，７
Ｒ０，７Ｒ１，８Ｌ，８Ｒ）とを備えるものである。こ
のように、行選択手段は、認識手段の結果に応じて上位
側データあるいは下位側データの読み出しに必要な最小
限のワード線電圧のみを選択ワード線に印加するので、
従来のような不要なワード線電圧を印加することがなく
なる。
【００１４】また、本発明の半導体記憶装置は、多値式
メモリセル（ＭＬ０，ＭＬ１，ＭＲ０，ＭＲ１）がマト
リクス状に配置されたメモリセルアレイと、偶数アドレ
スに対応した、各行のメモリセルごとに設けられた複数
の第１のワード線（Ｗ０）と、奇数アドレスに対応し
た、各行のメモリセルごとに設けられた複数の第２のワ
ード線（Ｗ１）と、各列のメモリセルごとに設けられた
複数のビット線（ＢＬ０，ＢＬ１，ＢＲ０，ＢＲ１）
と、現在の入力アドレス信号が偶数アドレスを指定して
いるか、奇数アドレスを指定しているかを判断すると共
に、現在の入力アドレス信号が複数ビットのうちの上位
側データを指定しているか、下位側データを指定してい
るかを判断する認識手段（１ａ）と、現在の入力アドレ
ス信号に応じて第１のワード線あるいは第２のワード線
のいずれか一方を選択し、認識手段の結果に応じて複数
レベルのワード線電圧のうち上位側データあるいは下位
側データの読み出しに必要な最小限のワード線電圧を選
択ワード線に印加する行選択手段（２ａ）と、現在の入
力アドレス信号に応じてビット線を選択する列選択手段
（３ａ，４Ｌ０，４Ｌ１，４Ｒ０，４Ｒ１）と、選択ビ
ット線のレベルに応じて出力データを生成する出力手段
（６Ｌ０ａ〜６Ｌ０ｃ，６Ｌ１ａ〜６Ｌ１ｃ，６Ｒ０ａ
〜６Ｒ０ｃ，６Ｌ１ａ〜６Ｌ１ｃ，７Ｌ０，７Ｌ１，７
Ｒ０，７Ｒ１，８Ｌ，８Ｒ）とを備えるものである。
【００１５】また、上述の半導体記憶装置の１構成例と
して、認識手段（１ａ）は、シリアル連続アクセスを行
うとき、現在の１つ先の入力アドレス信号が上位側デー
タを指定しているか、下位側データを指定しているかを
判断するものであり、行選択手段（２ａ）は、シリアル
連続アクセスを行うとき、現在の入力アドレス信号に応
じたワード線選択を行うと同時に、１つ先の入力アドレ
ス信号に応じたワード線選択を行い、現在の入力アドレ
ス信号に基づく選択ワード線に対し、現在の入力アドレ
ス信号に基づく認識手段の結果に応じて上位側データあ
るいは下位側データの読み出しに必要な最小限のワード
線電圧を印加すると同時に、１つ先の入力アドレス信号
に基づく選択ワード線に対し、１つ先の入力アドレス信
号に基づく認識手段の結果に応じて上位側データあるい
は下位側データの読み出しに必要な最小限のワード線電
圧を組み合わせて印加するものであり、列選択手段（３
ａ，４Ｌ０，４Ｌ１，４Ｒ０，４Ｒ１）は、現在の入力
アドレス信号に応じてビット線を選択すると同時に、１
つ先の入力アドレス信号に応じてビット線を選択するも
のである。
【００１６】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態となる不揮発性半導
体記憶装置の構成を示すブロック図である。本実施の形
態の半導体記憶装置は、複数ビットの情報を記憶する多
値式メモリセルトランジスタがマトリクス状に配置され
たメモリセルアレイを有する。
【００１７】このメモリセルアレイは、図１に示すよう
に、セルプレートＬとセルプレートＲとに区分される。
さらに、セルプレートＬは、偶数アドレスに対応したセ
ルプレートＬ０と、奇数アドレスに対応したセルプレー
トＬ１とに区分される。同様に、セルプレートＲは、偶
数アドレスに対応したセルプレートＲ０と、奇数アドレ
スに対応したセルプレートＲ１とに区分される。
【００１８】セルプレートＬ０内には、偶数アドレスに
対応した複数の多値式メモリセルトランジスタＭＬ０が
マトリクス状に配置され、セルプレートＬ１内には、奇
数アドレスに対応した複数の多値式メモリセルトランジ
スタＭＬ１がマトリクス状に配置されている。各メモリ
セルトランジスタＭＬ０，ＭＬ１のソースは接地されて
いる。
【００１９】複数のワード線ＷＬは、セルプレートＬ内
の各行のメモリセルトランジスタＭＬ０，ＭＬ１ごとに
設けられ、対応する行のメモリセルトランジスタＭＬ
０，ＭＬ１のゲートに共通に接続されている。複数のビ
ット線ＢＬ０は、セルプレートＬ０内の各列のメモリセ
ルトランジスタＭＬ０ごとに設けられ、対応する列のメ
モリセルトランジスタＭＬ０のドレインに共通に接続さ
れている。また、複数のビット線ＢＬ１は、セルプレー
トＬ１内の各列のメモリセルトランジスタＭＬ１ごとに
設けられ、対応する列のメモリセルトランジスタＭＬ１
のドレインに共通に接続されている。
【００２０】同様に、セルプレートＲ０内には、偶数ア
ドレスに対応した複数の多値式メモリセルトランジスタ
ＭＲ０がマトリクス状に配置され、セルプレートＲ１内
には、奇数アドレスに対応した複数の多値式メモリセル
トランジスタＭＲ１がマトリクス状に配置されている。
各メモリセルトランジスタＭＲ０，ＭＲ１のソースは接
地されている。
【００２１】複数のワード線ＷＲは、セルプレートＲ内
の各行のメモリセルトランジスタＭＲ０，ＭＲ１ごとに
設けられ、対応する行のメモリセルトランジスタＭＲ
０，ＭＲ１のゲートに共通に接続されている。複数のビ
ット線ＢＲ０は、セルプレートＲ０内の各列のメモリセ
ルトランジスタＭＲ０ごとに設けられ、対応する列のメ
モリセルトランジスタＭＲ０のドレインに共通に接続さ
れている。また、複数のビット線ＢＲ１は、セルプレー
トＲ１内の各列のメモリセルトランジスタＭＲ１ごとに
設けられ、対応する列のメモリセルトランジスタＭＲ１
のドレインに共通に接続されている。
【００２２】なお、セルプレートＬ０内の複数のメモリ
セルトランジスタＭＬ０、セルプレートＲ０内の複数の
メモリセルトランジスタＭＲ０には、同一のアドレスを
有するメモリセルトランジスタが１つずつ存在する。同
様に、セルプレートＬ１内の複数のメモリセルトランジ
スタＭＬ１、セルプレートＲ１内の複数のメモリセルト
ランジスタＭＲ１には、同一のアドレスを有するメモリ
セルトランジスタが１つずつ存在する。
【００２３】アドレス認識回路１は、外部から入力され
たアドレス信号がメモリセルトランジスタＭＬ０，ＭＬ
１，ＭＲ０，ＭＲ１に格納された複数ビットのうちの上
位側データを指定しているか、下位側データを指定して
いるかを判断する。ロウデコーダ２は、入力アドレス信
号に応じて複数のワード線ＷＬ，ＷＲのうちからそれぞ
れ１本ずつ選択し、アドレス認識回路１の結果に応じて
上位側データあるいは下位側データの読み出しに必要な
最少限のワード線電圧のみを選択ワード線に印加する。
【００２４】カラムデコーダ３は、入力アドレス信号を
デコードして、カラムセレクタ４Ｌ０，４Ｌ１，４Ｒ
０，４Ｒ１を制御する。カラムセレクタ４Ｌ０，４Ｌ
１，４Ｒ０，４Ｒ１は、それぞれセルプレートＬ０，Ｌ
１，Ｒ０，Ｒ１に対応している。
【００２５】カラムセレクタ４Ｌ０は、カラムデコーダ
３の制御に従って複数のビット線ＢＬ０のうちの１本を
選択し、カラムセレクタ４Ｌ１は、複数のビット線ＢＬ
１のうちの１本を選択する。同様に、カラムセレクタ４
Ｒ０は、カラムデコーダ３の制御に従って複数のビット
線ＢＲ０のうちの１本を選択し、カラムセレクタ４Ｒ１
は、複数のビット線ＢＲ１のうちの１本を選択する。
【００２６】センスアンプ５Ｌ０，５Ｌ１，５Ｒ０，５
Ｒ１は、それぞれセルプレートＬ０，Ｌ１，Ｒ０，Ｒ１
に対応している。センスアンプ５Ｌ０は、カラムセレク
タ４Ｌ０によって選択されたビット線ＢＬ０の情報を検
出・増幅し、センスアンプ５Ｌ１は、カラムセレクタ４
Ｌ１によって選択されたビット線ＢＬ１の情報を検出・
増幅する。同様に、センスアンプ５Ｒ０は、カラムセレ
クタ４Ｒ０によって選択されたビット線ＢＲ０の情報を
検出・増幅し、センスアンプ５Ｒ１は、カラムセレクタ
４Ｒ１によって選択されたビット線ＢＲ１の情報を検出
・増幅する。
【００２７】ラッチ回路６Ｌ０ａ，６Ｌ０ｂ，６Ｌ０ｃ
はセルプレートＬ０に対応し、ラッチ回路６Ｌ１ａ，６
Ｌ１ｂ，６Ｌ１ｃはセルプレートＬ１に対応し、ラッチ
回路６Ｒ０ａ，６Ｒ０ｂ，６Ｒ０ｃはセルプレートＲ０
に対応し、ラッチ回路６Ｒ１ａ，６Ｒ１ｂ，６Ｒ１ｃは
セルプレートＲ１に対応している。
【００２８】ラッチ回路６Ｌ０ａ，６Ｌ１ａ，６Ｒ０
ａ，６Ｒ１ａは、予め規定された複数レベルのワード線
電圧のうちワード１の電圧に応じてセンスアンプ５Ｌ
０，５Ｌ１，５Ｒ０，５Ｒ１から出力されるデータを保
持するための回路である。同様に、ラッチ回路６Ｌ０
ｂ，６Ｌ１ｂ，６Ｒ０ｂ，６Ｒ１ｂは、ワード２の電圧
に応じて出力されるデータを保持するための回路であ
り、ラッチ回路６Ｌ０ｃ，６Ｌ１ｃ，６Ｒ０ｃ，６Ｒ１
ｃは、ワード３の電圧に応じて出力されるデータを保持
するための回路である。
【００２９】２値変換回路７Ｌ０，７Ｌ１，７Ｒ０，７
Ｒ１は、それぞれセルプレートＬ０，Ｌ１，Ｒ０，Ｒ１
に対応している。２値変換回路７Ｌ０は、ラッチ回路６
Ｌ０ａ，６Ｌ０ｂ，６Ｌ０ｃによって保持されたデータ
を２ビットのデータに変換し、２値変換回路７Ｌ１は、
ラッチ回路６Ｌ１ａ，６Ｌ１ｂ，６Ｌ１ｃによって保持
されたデータを２ビットのデータに変換する。
【００３０】同様に、２値変換回路７Ｒ０は、ラッチ回
路６Ｒ０ａ，６Ｒ０ｂ，６Ｒ０ｃによって保持されたデ
ータを２ビットのデータに変換し、２値変換回路７Ｒ１
は、ラッチ回路６Ｒ１ａ，６Ｒ１ｂ，６Ｒ１ｃによって
保持されたデータを２ビットのデータに変換する。
【００３１】出力データ切換回路８Ｌ，８Ｒは、それぞ
れセルプレートＬ，Ｒに対応している。出力データ切換
回路８Ｌ，８Ｒは、外部から入力されるアドレス信号に
従って入力データのいずれか１つを選択し、これを出力
データＯＵＴＬ，ＯＵＴＲとして出力する。
【００３２】次に、以上のような半導体記憶装置の動作
を説明する。本実施の形態の半導体記憶装置は、１回の
アクセスでセルプレートＬ，Ｒ内のメモリセルトランジ
スタを１つずつ選択し、２ビットの出力データＯＵＴ
Ｌ，ＯＵＴＲを得るものである。
【００３３】各メモリセルトランジスタＭＬ０，ＭＬ
１，ＭＲ０，ＭＲ１は、製造時において４種類のしきい
値ＶＴ０，ＶＴ１，ＶＴ２，ＶＴ３（ただし、ＶＴ０＜
ＶＴ１＜ＶＴ２＜ＶＴ３）のうちのいずれか１つのしき
い値に設定されている。したがって、各メモリセルトラ
ンジスタＭＬ０，ＭＬ１，ＭＲ０，ＭＲ１には、２ビッ
トの情報が格納されていることになる。
【００３４】アドレス認識回路１は、外部から入力され
たアドレス信号が２ビットの情報のうちの上位データを
指定している場合、上位データのみを読み出すようにロ
ウデコーダ２及びラッチ回路６Ｌ０ａ〜６Ｌ０ｃ、６Ｌ
１ａ〜６Ｌ１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ１ａ〜６Ｌ
１ｃを制御する信号を出力する。
【００３５】また、アドレス認識回路１は、入力アドレ
ス信号が２ビットの情報のうちの下位データを指定して
いる場合、下位データのみを読み出すようにロウデコー
ダ２及びラッチ回路６Ｌ０ａ〜６Ｌ０ｃ、６Ｌ１ａ〜６
Ｌ１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ１ａ〜６Ｌ１ｃを制
御する信号を出力する。
【００３６】ロウデコーダ２は、外部から入力されたア
ドレス信号に応じて複数のワード線ＷＬ，ＷＲのうちか
らそれぞれ１本ずつ選択する。このとき、ロウデコーダ
２は、選択ワード線ＷＬ，ＷＲに印加するワード線電圧
をアドレス認識回路１からの制御信号に従って設定す
る。
【００３７】図２、図３は、選択ワード線ＷＬ，ＷＲに
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。図２は、入力アドレス信号によって上位デ
ータが指定された場合を示し、図３は、入力アドレス信
号によって下位データが指定された場合を示している。
【００３８】図２、図３では、しきい値ＶＴ０とＶＴ１
の中間の電位をワード１、しきい値ＶＴ１とＶＴ２の中
間の電位をワード２、しきい値ＶＴ２とＶＴ３の中間の
電位をワード３としている。すなわち、ＶＴ０＜ワード
１＜ＶＴ１＜ワード２＜ＶＴ２＜ワード３＜ＶＴ３とな
る。
【００３９】上述のように、アドレス認識回路１は、入
力アドレス信号が上位データを指定している場合には、
上位データのみを読み出すように指示する制御信号を出
力する。この制御信号に従って、ロウデコーダ２は、図
２のｔ０〜ｔ１のタイミングにおいて、選択ワード線Ｗ
Ｌ，ＷＲにワード１の電圧を印加し、続いて図２のｔ１
〜ｔ２のタイミングにおいて、選択ワード線ＷＬ，ＷＲ
にワード３の電圧を印加する。
【００４０】また、アドレス認識回路１は、入力アドレ
ス信号が下位データを指定している場合には、下位デー
タのみを読み出すように指示する制御信号を出力する。
この制御信号に従って、ロウデコーダ２は、図３のｔ０
〜ｔ１のタイミングにおいて、選択ワード線ＷＬ，ＷＲ
にワード２の電圧を印加する。
【００４１】なお、ロウデコーダ２は、非選択ワード線
ＷＬ，ＷＲの電圧については接地電位（ＶＴ０以下）に
設定する。選択ワード線ＷＬ，ＷＲに対応するメモリセ
ルトランジスタＭＬ０，ＭＬ１，ＭＲ０，ＭＲ１は、選
択ワード線ＷＬ，ＷＲの電圧が自身のしきい値を超えた
ときに導通状態となる。
【００４２】これに対して、非選択ワード線ＷＬ，ＷＲ
に対応するメモリセルトランジスタＭＬ０，ＭＬ１，Ｍ
Ｒ０，ＭＲ１は、非選択ワード線ＷＬ，ＷＲが接地電位
であるので、常に非導通状態である。そして、各ビット
線ＢＬ０，ＢＬ１，ＢＲ０，ＢＲ１は、対応するメモリ
セルトランジスタＭＬ０，ＭＬ１，ＭＲ０，ＭＲ１が導
通状態となったときに接地される。
【００４３】カラムデコーダ３は、外部から入力された
アドレス信号をデコードし、複数のビット線ＢＬ０，Ｂ
Ｌ１，ＢＲ０，ＢＲ１のうち入力アドレス信号が指定す
るアドレスに対応したビット線を選択するようにカラム
セレクタ４Ｌ０，４Ｌ１，４Ｒ０，４Ｒ１を制御する。
【００４４】これにより、入力アドレス信号が偶数アド
レスを指定している場合には、カラムセレクタ４Ｌ０，
４Ｒ０が、複数のビット線ＢＬ０，ＢＲ０のうちからそ
れぞれ１本ずつ選択し、選択ビット線ＢＬ０をセンスア
ンプ５Ｌ０の入力に接続し、選択ビット線ＢＲ０をセン
スアンプ５Ｒ０の入力に接続する。
【００４５】また、入力アドレス信号が奇数アドレスを
指定している場合には、カラムセレクタ４Ｌ１，４Ｒ１
が、複数のビット線ＢＬ１，ＢＲ１のうちからそれぞれ
１本ずつ選択し、選択ビット線ＢＬ１をセンスアンプ５
Ｌ１の入力に接続し、選択ビット線ＢＲ１をセンスアン
プ５Ｒ１の入力に接続する。こうして、ワード線とビッ
ト線の選択により、セルプレートＬ，Ｒ内のメモリセル
トランジスタを１つずつ選択する。
【００４６】次に、センスアンプ５Ｌ０，５Ｌ１，５Ｒ
０，５Ｒ１は、選択ビット線ＢＬ０，ＢＬ１，ＢＲ０，
ＢＲ１に現れたメモリセルトランジスタＭＬ０，ＭＬ
１，ＭＲ０，ＭＲ１の記憶情報を検出・増幅する。
【００４７】ここで、入力アドレス信号が上位データを
指定している場合には、選択ワード線ＷＬ，ＷＲに印加
されるワード線電圧が図２のように変化するので、セン
スアンプ５Ｌ０，５Ｌ１，５Ｒ０，５Ｒ１の出力には、
まずワード１の電位に対応したデータＤ１が現れ、続い
てワード３の電位に対応したデータＤ３が現れる。
【００４８】この場合、ラッチ回路６Ｌ０ａ〜６Ｌ０
ｃ、６Ｌ１ａ〜６Ｌ１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ１
ａ〜６Ｌ１ｃは、アドレス認識回路１からの制御信号に
従って上位データのみを読み出すように働く。すなわ
ち、ラッチ回路６Ｌ０ａ，６Ｌ１ａ，６Ｒ０ａ，６Ｌ１
ａは、図２のｔ１のタイミングでセンスアンプ５Ｌ０，
５Ｌ１，５Ｒ０，５Ｒ１の出力（データＤ１）をラッチ
し、続いてラッチ回路６Ｌ０ｃ，６Ｌ１ｃ，６Ｒ０ｃ，
６Ｌ１ｃは、図２のｔ２のタイミングでセンスアンプ５
Ｌ０，５Ｌ１，５Ｒ０，５Ｒ１の出力（データＤ３）を
ラッチする。
【００４９】また、入力アドレス信号が下位データを指
定している場合には、選択ワード線ＷＬ，ＷＲに印加さ
れるワード線電圧が図３のように変化するので、センス
アンプ５Ｌ０，５Ｌ１，５Ｒ０，５Ｒ１の出力には、ワ
ード２の電位に対応したデータＤ２が現れる。
【００５０】この場合、ラッチ回路６Ｌ０ａ〜６Ｌ０
ｃ、６Ｌ１ａ〜６Ｌ１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ１
ａ〜６Ｌ１ｃは、アドレス認識回路１からの制御信号に
従って下位データのみを読み出すように働く。すなわ
ち、ラッチ回路６Ｌ０ｂ，６Ｌ１ｂ，６Ｒ０ｂ，６Ｌ１
ｂは、図３のｔ１のタイミングでセンスアンプ５Ｌ０，
５Ｌ１，５Ｒ０，５Ｒ１の出力（データＤ２）をラッチ
する。
【００５１】図４は、２値変換回路７Ｌ０の構成を示す
回路図である。２値変換回路７Ｌ０内のＥＯＲ回路７０
は、ラッチ回路６Ｌ０ａによって保持されたデータＤ１
とラッチ回路６Ｌ０ｃによって保持されたデータＤ３の
排他的論理和演算を行い、その演算結果を上位データＨ
Ｌ０として出力する。
【００５２】また、２値変換回路７Ｌ０は、ラッチ回路
６Ｌ０ｂによって保持されたデータＤ２を下位データＬ
Ｌ０としてそのまま出力する。こうして、２値変換回路
７Ｌ０は、上位データＨＬ０と下位データＬＬ０を同時
に出力する。
【００５３】データＤ１，Ｄ２，Ｄ３と上位データＨＬ
０，下位データＬＬ０の関係を表１に示す。なお、表１
では、選択メモリセルトランジスタＭＬ０が導通状態
（オン）となり、対応するビット線ＢＬ０が接地された
ときを「０」とし、選択メモリセルトランジスタＭＬ０
が非導通状態（オフ）となり、対応するビット線ＢＬ０
が接地されないときを「１」としている。
【００５４】
【表１】
【００５５】同様に、２値変換回路７Ｌ１は、ラッチ回
路６Ｌ１ａによって保持されたデータＤ１とラッチ回路
６Ｌ１ｃによって保持されたデータＤ３の排他的論理和
演算を行い、その演算結果を上位データＨＬ１として出
力すると共に、ラッチ回路６Ｌ１ｂによって保持された
データＤ２を下位データＬＬ１としてそのまま出力す
る。
【００５６】２値変換回路７Ｒ０は、ラッチ回路６Ｒ０
ａによって保持されたデータＤ１とラッチ回路６Ｒ０ｃ
によって保持されたデータＤ３の排他的論理和演算を行
い、その演算結果を上位データＨＲ０として出力すると
共に、ラッチ回路６Ｒ０ｂによって保持されたデータＤ
２を下位データＬＲ０としてそのまま出力する。
【００５７】そして、２値変換回路７Ｒ１は、ラッチ回
路６Ｒ１ａによって保持されたデータＤ１とラッチ回路
６Ｒ１ｃによって保持されたデータＤ３の排他的論理和
演算を行い、その演算結果を上位データＨＲ１として出
力すると共に、ラッチ回路６Ｒ１ｂによって保持された
データＤ２を下位データＬＲ１としてそのまま出力す
る。
【００５８】出力データ切換回路８Ｌは、外部から入力
されるアドレス信号に従ってデータＨＬ０，ＬＬ０，Ｈ
Ｌ１，ＬＬ１のいずれか１つを選択し、これを出力デー
タＯＵＴＬとして出力する。例えば、出力データ切換回
路８Ｌは、入力アドレス信号が偶数アドレスで、かつ上
位データを指定している場合には、データＨＬ０を選択
して出力する。
【００５９】同様に、出力データ切換回路８Ｒは、外部
から入力されるアドレス信号に従ってデータＨＲ０，Ｌ
Ｒ０，ＨＲ１，ＬＲ１のいずれか１つを選択し、これを
出力データＯＵＴＲとして出力する。以上のようにし
て、２ビットの出力データＯＵＴＬ，ＯＵＴＲを読み出
すことができる。
【００６０】本発明では、入力アドレス信号で上位デー
タが指定された場合、選択ワード線ＷＬ，ＷＲの電位
を、指定された上位データを読み出すのに最少限必要な
ワード１の電位とワード３の電位の２段階に設定する。
したがって、本発明では、ワード２の電位を印加しない
ので、図６に示した半導体記憶装置と比較して２／３の
時間で上位データの読み出しを完了させることができ
る。
【００６１】また、本発明では、入力アドレス信号で下
位データが指定された場合、選択ワード線ＷＬ，ＷＲの
電位を、指定された下位データを読み出すのに最少限必
要なワード２の電位に設定する。したがって、本発明で
は、ワード１，３の電位を印加しないので、図６に示し
た半導体記憶装置と比較して１／３の時間で下位データ
の読み出しを完了させることができる。
【００６２】［実施の形態の２］図５は、本発明の第２
の実施の形態となる不揮発性半導体記憶装置の構成を示
すブロック図であり、図１と同一の構成には同一の符号
を付してある。実施の形態の１では、単一のセルプレー
ト内に偶数アドレスに対応したメモリセルトランジスタ
と奇数アドレスに対応したメモリセルトランジスタを配
置して、偶数アドレス、奇数アドレスに関係なく行方向
のメモリセルトランジスタごとにワード線を設けてい
た。
【００６３】これに対して本実施の形態では、単一のセ
ルプレート内に偶数アドレスに対応したメモリセルトラ
ンジスタあるいは奇数アドレスに対応したメモリセルト
ランジスタのいずれか一方のみを配置し、偶数アドレス
に対応するワード線と奇数アドレスに対応するワード線
を分けるようにしている。
【００６４】つまり、本実施の形態のメモリセルアレイ
は、実施の形態の１と同様に、セルプレートＬとセルプ
レートＲとに区分されるが、セルプレートＬは、偶数ア
ドレスに対応したセルプレートＬ０，Ｒ０に区分され、
セルプレートＲは、奇数アドレスに対応したセルプレー
トＬ１，Ｒ１に区分される。
【００６５】複数のワード線Ｗ０は、セルプレートＬ内
の各行のメモリセルトランジスタＭＬ０，ＭＲ０ごとに
設けられ、対応する行のメモリセルトランジスタＭＬ
０，ＭＲ０のゲートに共通に接続されている。また、複
数のワード線Ｗ１は、セルプレートＲ内の各行のメモリ
セルトランジスタＭＬ１，ＭＲ１ごとに設けられ、対応
する行のメモリセルトランジスタＭＬ１，ＭＲ１のゲー
トに共通に接続されている。
【００６６】実施の形態の１のロウデコーダ２は、セル
プレートＬ，Ｒ内の同一行のワード線ＷＬ，ＷＲに同一
のワード線電圧を印加していた。これに対して本実施の
形態のロウデコーダ２ａは、ワード線Ｗ０，Ｗ１に異な
るワード線電圧を独立に印加することが可能である。
【００６７】このようなワード線電圧の印加を実現する
ために、本実施の形態のアドレス認識回路１ａは、入力
アドレス信号が上位データを指定しているか、下位デー
タを指定しているかだけでなく、入力アドレス信号が偶
数アドレスを指定しているか、奇数アドレスを指定して
いるかを判断する。
【００６８】次に、以上のような半導体記憶装置の動作
を説明する。本実施の形態の半導体記憶装置は、１回の
アクセスでセルプレートＬあるいはセルプレートＲのい
ずれか一方からメモリセルトランジスタを２つ選択し、
２ビットの出力データＯＵＴＬ，ＯＵＴＲを得るもので
ある。
【００６９】アドレス認識回路１ａは、外部から入力さ
れたアドレス信号が偶数アドレスで、かつ上位データを
指定している場合には、偶数アドレスに対応したセルプ
レートＬから上位データのみを読み出すようにロウデコ
ーダ２ａ及びラッチ回路６Ｌ０ａ〜６Ｌ０ｃ、６Ｌ１ａ
〜６Ｌ１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ１ａ〜６Ｌ１ｃ
を制御する信号を出力する。また、アドレス認識回路１
ａは、入力アドレス信号が偶数アドレスで、かつ下位デ
ータを指定している場合には、偶数アドレスに対応した
セルプレートＬから下位データのみを読み出すように指
示する制御信号を出力する。
【００７０】同様に、アドレス認識回路１ａは、入力ア
ドレス信号が奇数アドレスで、かつ上位データを指定し
ている場合には、奇数アドレスに対応したセルプレート
Ｒから上位データのみを読み出すようにロウデコーダ２
ａ及びラッチ回路６Ｌ０ａ〜６Ｌ０ｃ、６Ｌ１ａ〜６Ｌ
１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ１ａ〜６Ｌ１ｃを制御
する信号を出力する。また、アドレス認識回路１ａは、
入力アドレス信号が奇数アドレスで、かつ下位データを
指定している場合には、奇数アドレスに対応したセルプ
レートＲから下位データのみを読み出すように指示する
制御信号を出力する。
【００７１】ロウデコーダ２ａは、入力アドレス信号に
応じて複数のワード線Ｗ０あるいは複数のワード線Ｗ１
のうちから１本を選択する。このとき、ロウデコーダ２
ａは、選択ワード線Ｗ０，Ｗ１に印加するワード線電圧
をアドレス認識回路１ａからの制御信号に従って設定す
る。
【００７２】アドレス認識回路１ａがセルプレートＬか
ら上位データのみを読み出すように指示する制御信号を
出力した場合、ロウデコーダ２ａは、図２のｔ０〜ｔ１
のタイミングにおいて、選択ワード線Ｗ０にワード１の
電圧を印加し、続いて図２のｔ１〜ｔ２のタイミングに
おいて、選択ワード線Ｗ０にワード３の電圧を印加す
る。
【００７３】アドレス認識回路１ａがセルプレートＬか
ら下位データのみを読み出すように指示する制御信号を
出力した場合、ロウデコーダ２ａは、図３のｔ０〜ｔ１
のタイミングにおいて、選択ワード線Ｗ０にワード２の
電圧を印加する。
【００７４】また、アドレス認識回路１ａがセルプレー
トＲから上位データのみを読み出すように指示する制御
信号を出力した場合、ロウデコーダ２ａは、図２のｔ０
〜ｔ１のタイミングにおいて、選択ワード線Ｗ１にワー
ド１の電圧を印加し、続いて図２のｔ１〜ｔ２のタイミ
ングにおいて、選択ワード線Ｗ１にワード３の電圧を印
加する。
【００７５】そして、アドレス認識回路１ａがセルプレ
ートＲから下位データのみを読み出すように指示する制
御信号を出力した場合、ロウデコーダ２ａは、図３のｔ
０〜ｔ１のタイミングにおいて、選択ワード線Ｗ１にワ
ード２の電圧を印加する。なお、ロウデコーダ２ａは、
非選択ワード線Ｗ０，Ｗ１の電圧については接地電位
（ＶＴ０以下）に設定する。
【００７６】実施の形態の１と同様に、カラムデコーダ
３ａは、入力アドレス信号に基づいてカラムセレクタ４
Ｌ０，４Ｌ１，４Ｒ０，４Ｒ１を制御する。これによ
り、入力アドレス信号が偶数アドレスを指定している場
合には、カラムセレクタ４Ｌ０，４Ｒ０が、複数のビッ
ト線ＢＬ０，ＢＲ０のうちからそれぞれ１本ずつ選択
し、入力アドレス信号が奇数アドレスを指定している場
合には、カラムセレクタ４Ｌ１，４Ｒ１が、複数のビッ
ト線ＢＬ１，ＢＲ１のうちからそれぞれ１本ずつ選択す
る。
【００７７】センスアンプ５Ｌ０，５Ｌ１，５Ｒ０，５
Ｒ１の動作は、実施の形態の１と同じである。次に、ア
ドレス認識回路１ａがセルプレートＬから上位データの
みを読み出すように指示する制御信号を出力した場合、
ラッチ回路６Ｌ０ａ，６Ｒ０ａは、図２のｔ１のタイミ
ングでセンスアンプ５Ｌ０，５Ｒ０の出力（データＤ
１）をラッチし、続いてラッチ回路６Ｌ０ｃ，６Ｒ０ｃ
は、図２のｔ２のタイミングでセンスアンプ５Ｌ０，５
Ｒ０の出力（データＤ３）をラッチする。
【００７８】アドレス認識回路１ａがセルプレートＬか
ら下位データのみを読み出すように指示する制御信号を
出力した場合、ラッチ回路６Ｌ０ｂ，６Ｒ０ｂは、図３
のｔ１のタイミングでセンスアンプ５Ｌ０，５Ｒ０の出
力（データＤ２）をラッチする。
【００７９】また、アドレス認識回路１ａがセルプレー
トＲから上位データのみを読み出すように指示する制御
信号を出力した場合、ラッチ回路６Ｌ１ａ，６Ｒ１ａ
は、図２のｔ１のタイミングでセンスアンプ５Ｌ１，５
Ｒ１の出力（データＤ１）をラッチし、続いてラッチ回
路６Ｌ１ｃ，６Ｒ１ｃは、図２のｔ２のタイミングでセ
ンスアンプ５Ｌ１，５Ｒ１の出力（データＤ３）をラッ
チする。
【００８０】そして、アドレス認識回路１ａがセルプレ
ートＲから下位データのみを読み出すように指示する制
御信号を出力した場合、ラッチ回路６Ｌ１ｂ，６Ｒ１ｂ
は、図３のｔ１のタイミングでセンスアンプ５Ｌ１，５
Ｒ１の出力（データＤ２）をラッチする。
【００８１】２値変換回路７Ｌ０，７Ｌ１，７Ｒ０，７
Ｒ１、出力データ切換回路８Ｌ，８Ｒの動作は、実施の
形態の１と同じである。こうして、実施の形態の１と同
様の効果を得ることができる。さらに、本実施の形態の
半導体記憶装置は、実施の形態の１に比べて消費電流を
低減することができるという特徴を有している。
【００８２】つまり、実施の形態の１では、偶数アドレ
ス、奇数アドレスに関係なく行方向のメモリセルトラン
ジスタごとにワード線を設けていたため、偶数アドレス
あるいは奇数アドレスのいずれか一方のみがアクセス対
象であるにも拘わらず、偶数アドレスに対応するメモリ
セルトランジスタと奇数アドレスに対応するメモリセル
トランジスタの両方にワード線電圧を印加していた。
【００８３】これに対して本実施の形態では、偶数アド
レスに対応するワード線Ｗ０と奇数アドレスに対応する
ワード線Ｗ１を分け、ロウデコーダ２ａがワード線Ｗ
０，Ｗ１に異なるワード線電圧を印加できるようにして
いる。これにより、アクセス対象となる偶数アドレスあ
るいは奇数アドレスに対応したワード線Ｗ０，Ｗ１のい
ずれか一方のみを選択状態とし、アクセス対象でない他
方のワード線については非選択状態とするので、低電流
化を図ることができる（図１の装置の約１／２）。
【００８４】次に、本実施の形態の半導体記憶装置は、
連続したアドレスから読み出しを実施するシリアル連続
アクセスを行う場合、１回のアクセスで偶数アドレスと
その１つ先の奇数アドレス、あるいは奇数アドレスとそ
の１つ先の偶数アドレスを選択することが可能であり、
読み出し時間を短縮することができるという特徴を有し
ている。このようなシリアル連続アクセスを行う場合の
動作について以下に説明する。
【００８５】シリアル連続アクセスを行う場合、アドレ
ス認識回路１ａは、現在の入力アドレス信号の１つ先の
入力アドレス信号を同時に検出して、現在の入力アドレ
ス信号が偶数アドレスで、かつ１つ先の入力アドレス信
号が上位データを指定している場合には、現在の入力ア
ドレス信号に基づく制御信号出力と同時に、奇数アドレ
スに対応したセルプレートＲから上位データのみを読み
出すように指示する制御信号を出力する。
【００８６】また、アドレス認識回路１ａは、現在の入
力アドレス信号が偶数アドレスで、かつ１つ先の入力ア
ドレス信号が下位データを指定している場合には、現在
の入力アドレス信号に基づく制御信号出力と同時に、奇
数アドレスに対応したセルプレートＲから下位データの
みを読み出すように指示する制御信号を出力する。な
お、セルプレートＲから読み出しを行うのは、シリアル
連続アクセスの場合、現在の入力アドレス信号が偶数ア
ドレスを指定するものであれば、１つ先の入力アドレス
信号が奇数アドレスを指定するものとなるからである。
【００８７】同様に、アドレス認識回路１ａは、現在の
入力アドレス信号が奇数アドレスで、かつ１つ先の入力
アドレス信号が上位データを指定している場合には、現
在の入力アドレス信号に基づく制御信号出力と同時に、
偶数アドレスに対応したセルプレートＬから上位データ
のみを読み出すように指示する制御信号を出力する。
【００８８】また、アドレス認識回路１ａは、現在の入
力アドレス信号が奇数アドレスで、かつ１つ先の入力ア
ドレス信号が下位データを指定している場合には、現在
の入力アドレス信号に基づく制御信号出力と同時に、偶
数アドレスに対応したセルプレートＬから下位データの
みを読み出すように指示する制御信号を出力する。
【００８９】シリアル連続アクセスを行う場合、ロウデ
コーダ２ａは、現在の入力アドレス信号に応じて複数の
ワード線Ｗ０あるいは複数のワード線Ｗ１のいずれか一
方からワード線を選択すると同時に、１つ先の入力アド
レス信号に応じて複数のワード線Ｗ０あるいは複数のワ
ード線Ｗ１のもう一方からワード線を選択する。そし
て、ロウデコーダ２ａは、アドレス認識回路１ａからの
制御信号に従って選択ワード線Ｗ０と選択ワード線Ｗ１
に独立したワード線電圧を印加する。
【００９０】例えば、現在の入力アドレス信号に応じて
１本のワード線Ｗ０が選択されると同時に、１つ先の入
力アドレス信号に応じて１本のワード線Ｗ１が選択さ
れ、現在の入力アドレス信号が上位データを指定し、１
つ先の入力アドレス信号が下位データを指定している場
合、ロウデコーダ２ａは、選択ワード線Ｗ０にワード１
の電圧を印加すると同時に、選択ワード線Ｗ１にワード
２の電圧を印加し、続いて選択ワード線Ｗ０にワード３
の電圧を印加する。
【００９１】次に、シリアル連続アクセスを行う場合、
カラムデコーダ３ａは、現在の入力アドレス信号をデコ
ードして、このアドレス信号が指定するアドレスに対応
したビット線を選択するようにカラムセレクタ４Ｌ０，
４Ｌ１，４Ｒ０，４Ｒ１を制御すると同時に、１つ先の
入力アドレス信号をデコードして、このアドレス信号が
指定するアドレスに対応したビット線を選択するように
カラムセレクタ４Ｌ０，４Ｌ１，４Ｒ０，４Ｒ１を制御
する。
【００９２】これにより、カラムセレクタ４Ｌ０，４Ｒ
０は、複数のビット線ＢＬ０，ＢＲ０のうちからそれぞ
れ１本ずつ選択し、カラムセレクタ４Ｌ１，４Ｒ１は、
複数のビット線ＢＬ１，ＢＲ１のうちからそれぞれ１本
ずつ選択する。
【００９３】上述のように、ラッチ回路６Ｌ０ａ〜６Ｌ
０ｃ、６Ｌ１ａ〜６Ｌ１ｃ、６Ｒ０ａ〜６Ｒ０ｃ、６Ｌ
１ａ〜６Ｌ１ｃは、アドレス認識回路１ａからの制御信
号に従って働く。
【００９４】したがって、現在の入力アドレス信号に応
じて１本のワード線Ｗ０が選択されると同時に、１つ先
の入力アドレス信号に応じて１本のワード線Ｗ１が選択
され、現在の入力アドレス信号が上位データを指定し、
１つ先の入力アドレス信号が下位データを指定している
場合、ラッチ回路６Ｌ０ａ，６Ｒ０ａがセンスアンプ５
Ｌ０，５Ｒ０の出力をラッチすると同時に、ラッチ回路
６Ｌ１ｂ，６Ｒ１ｂがセンスアンプ５Ｌ１，５Ｒ１の出
力をラッチし、続いてラッチ回路６Ｌ０ｃ，６Ｒ０ｃが
センスアンプ５Ｌ０，５Ｒ０の出力をラッチする。
【００９５】出力データ切換回路８Ｌは、現在の入力ア
ドレス信号に従ってデータＨＬ０，ＬＬ０，ＨＬ１，Ｌ
Ｌ１の何れか１つを選択し、出力データ切換回路８Ｒ
は、現在の入力アドレス信号に従ってデータＨＲ０，Ｌ
Ｒ０，ＨＲ１，ＬＲ１の何れか１つを選択する。
【００９６】こうして、現在の入力アドレス信号に応じ
た出力データＯＵＴＬ，ＯＵＴＲを出力した後、出力デ
ータ切換回路８Ｌ，８Ｒは、１つ先の入力アドレス信号
に応じた出力データＯＵＴＬ，ＯＵＴＲを出力する。つ
まり、出力データ切換回路８Ｌは、１つ先の入力アドレ
ス信号に従ってデータＨＬ０，ＬＬ０，ＨＬ１，ＬＬ１
の何れか１つを選択し、出力データ切換回路８Ｒは、１
つ先の入力アドレス信号に従ってデータＨＲ０，ＬＲ
０，ＨＲ１，ＬＲ１の何れか１つを選択する。
【００９７】以上のようにして、シリアル連続アクセス
を行うことができる。このように、本実施の形態では、
シリアル連続アクセスを行う場合、１回のアクセスで偶
数アドレスとその１つ先の奇数アドレス、あるいは奇数
アドレスとその１つ先の偶数アドレスを同時に選択する
という先読み動作を実現している。したがって、現在の
１つ先のアドレスを新たに読み出す必要がなくなるの
で、読み出し時間を短縮することができる。
【００９８】
【発明の効果】本発明によれば、入力アドレス信号が上
位側データを指定しているか、下位側データを指定して
いるかを判断する認識手段を設けることにより、行選択
手段が、認識手段の結果に応じて複数レベルのワード線
電圧のうち上位側データあるいは下位側データの読み出
しに必要な最少限のワード線電圧のみを選択ワード線に
印加するので、従来のように不要なワード線電圧を印加
することがなくなる。その結果、読み出し時間を短縮す
ることができる。
【００９９】また、偶数アドレスに対応する第１のワー
ド線と奇数アドレスに対応する第２のワード線を分け、
行選択手段が第１、第２のワード線に異なるワード線電
圧を印加できるようにしたことにより、アクセス対象と
なる偶数アドレスあるいは奇数アドレスに対応した第
１、第２のワード線のいずれか一方のみを選択状態と
し、アクセス対象でない他方のワード線については非選
択状態とするので、消費電流を低減することができる。
【０１００】また、認識手段が、現在の入力アドレス信
号に基づく判断と共に現在の１つ先の入力アドレス信号
に基づく判断を行い、行選択手段が、現在の入力アドレ
ス信号に応じたワード線選択を行うと同時に、１つ先の
入力アドレス信号に応じたワード線選択を行い、列選択
手段が、現在の入力アドレス信号に応じてビット線を選
択すると同時に、１つ先の入力アドレス信号に応じてビ
ット線を選択することにより、１回のアクセスで偶数ア
ドレスとその１つ先の奇数アドレス、あるいは奇数アド
レスとその１つ先の偶数アドレスを同時に選択するとい
う先読み動作を実現でき、シリアル連続アクセスを行う
場合の読み出し時間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となる不揮発性半
導体記憶装置の構成を示すブロック図である。
【図２】 上位データを読み出すときに選択ワード線に
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。
【図３】 下位データを読み出すときに選択ワード線に
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。
【図４】 ２値変換回路の構成を示す回路図である。
【図５】 本発明の第２の実施の形態となる不揮発性半
導体記憶装置の構成を示すブロック図である。
【図６】 従来の不揮発性半導体記憶装置の構成を示す
ブロック図である。
【図７】 図６の不揮発性半導体記憶装置において選択
ワード線に印加されるワード線電圧の様子を示すタイミ
ングチャート図である。
【符号の説明】
１、１ａ…アドレス認識回路、２、２ａ…ロウデコー
ダ、３、３ａ…カラムデコーダ、４Ｌ０、４Ｌ１、４Ｒ
０、４Ｒ１…カラムセレクタ、５Ｌ０、５Ｌ１、５Ｒ
０、５Ｒ１…センスアンプ、６Ｌ０ａ、６Ｌ０ｂ、６Ｌ
０ｃ、６Ｌ１ａ、６Ｌ１ｂ、６Ｌ１ｃ、６Ｒ０ａ、６Ｒ
０ｂ、６Ｒ０ｃ、６Ｒ１ａ、６Ｒ１ｂ、６Ｒ１ｃ…ラッ
チ回路、７Ｌ０、７Ｌ１、７Ｒ０、７Ｒ１…２値変換回
路、８Ｌ、８Ｒ…出力データ切換回路、Ｌ、Ｒ、Ｌ０、
Ｌ１、Ｒ０、Ｒ１…セルプレート、ＭＬ０、ＭＬ１、Ｍ
Ｒ０、ＭＲ１…多値式メモリセルトランジスタ、ＷＬ、
ＷＲ、Ｗ０、Ｗ１…ワード線、ＢＬ０、ＢＬ１、ＢＲ
０、ＢＲ１…ビット線、ＨＬ０、ＨＬ１、ＨＲ０、ＨＲ
１…上位データ、ＬＬ０、ＬＬ１、ＬＲ０、ＬＲ１…下
位データ、ＯＵＴＬ、ＯＵＴＲ…出力データ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数ビットを記憶する多値式メモリセル
    を有し、前記複数ビットの読み出しのために複数レベル
    のワード線電圧が予め規定されている半導体記憶装置に
    おいて、 前記メモリセルがマトリクス状に配置されたメモリセル
    アレイと、 各行のメモリセルごとに設けられた複数のワード線と、 各列のメモリセルごとに設けられた複数のビット線と、 入力アドレス信号が前記複数ビットのうちの上位側デー
    タを指定しているか、下位側データを指定しているかを
    判断する認識手段と、 入力アドレス信号に応じてワード線を選択し、前記認識
    手段の結果に応じて前記複数レベルのワード線電圧のう
    ち前記上位側データあるいは前記下位側データの読み出
    しに必要な最小限のワード線電圧を選択ワード線に印加
    する行選択手段と、 入力アドレス信号に応じてビット線を選択する列選択手
    段と、 選択ビット線のレベルに応じて出力データを生成する出
    力手段とを備えることを特徴とする半導体記憶装置。
  2. 【請求項２】 複数ビットを記憶する多値式メモリセル
    を有し、前記複数ビットの読み出しのために複数レベル
    のワード線電圧が予め規定されている半導体記憶装置に
    おいて、 前記メモリセルがマトリクス状に配置されたメモリセル
    アレイと、 偶数アドレスに対応した、各行のメモリセルごとに設け
    られた複数の第１のワード線と、 奇数アドレスに対応した、各行のメモリセルごとに設け
    られた複数の第２のワード線と、 各列のメモリセルごとに設けられた複数のビット線と、 現在の入力アドレス信号が偶数アドレスを指定している
    か、奇数アドレスを指定しているかを判断すると共に、
    前記入力アドレス信号が前記複数ビットのうちの上位側
    データを指定しているか、下位側データを指定している
    かを判断する認識手段と、 現在の入力アドレス信号に応じて前記第１のワード線あ
    るいは前記第２のワード線のいずれか一方を選択し、前
    記認識手段の結果に応じて前記複数レベルのワード線電
    圧のうち前記上位側データあるいは前記下位側データの
    読み出しに必要な最小限のワード線電圧を選択ワード線
    に印加する行選択手段と、 現在の入力アドレス信号に応じてビット線を選択する列
    選択手段と、 選択ビット線のレベルに応じて出力データを生成する出
    力手段とを備えることを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項２記載の半導体記憶装置におい
    て、 前記認識手段は、シリアル連続アクセスを行うとき、現
    在の１つ先の入力アドレス信号が上位側データを指定し
    ているか、下位側データを指定しているかを判断するも
    のであり、 前記行選択手段は、シリアル連続アクセスを行うとき、
    現在の入力アドレス信号に応じたワード線選択を行うと
    同時に、１つ先の入力アドレス信号に応じたワード線選
    択を行い、現在の入力アドレス信号に基づく選択ワード
    線に対し、現在の入力アドレス信号に基づく認識手段の
    結果に応じて上位側データあるいは下位側データの読み
    出しに必要な最小限のワード線電圧を印加すると同時
    に、１つ先の入力アドレス信号に基づく選択ワード線に
    対し、１つ先の入力アドレス信号に基づく認識手段の結
    果に応じて上位側データあるいは下位側データの読み出
    しに必要な最小限のワード線電圧を組み合わせて印加す
    るものであり、 前記列選択手段は、現在の入力アドレス信号に応じてビ
    ット線を選択すると同時に、１つ先の入力アドレス信号
    に応じてビット線を選択するものであることを特徴とす
    る半導体記憶装置。
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