JP2000339975A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 読み出し時間を短縮する。
【解決手段】 半導体記憶装置は、複数ビットの情報を
記憶する多値式メモリセルトランジスタML0,ML
1,MR0,MR1を有する。複数ビットの読み出しの
ために複数レベルのワード線電圧が予め規定されてい
る。アドレス認識回路1は、アドレス信号が上位データ
を指定しているか、下位データを指定しているかを判断
する。ロウデコーダ2は、アドレス信号に応じてワード
線を選択し、アドレス認識回路1の結果に応じて複数レ
ベルのワード線電圧のうち上位データあるいは下位デー
タの読み出しに必要な最少限のワード線電圧のみを選択
ワード線に印加する。
記憶する多値式メモリセルトランジスタML0,ML
1,MR0,MR1を有する。複数ビットの読み出しの
ために複数レベルのワード線電圧が予め規定されてい
る。アドレス認識回路1は、アドレス信号が上位データ
を指定しているか、下位データを指定しているかを判断
する。ロウデコーダ2は、アドレス信号に応じてワード
線を選択し、アドレス認識回路1の結果に応じて複数レ
ベルのワード線電圧のうち上位データあるいは下位デー
タの読み出しに必要な最少限のワード線電圧のみを選択
ワード線に印加する。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、特に複数ビットを記憶する多値式メモリ
セルを有する半導体記憶装置に関するものである。
憶装置に係り、特に複数ビットを記憶する多値式メモリ
セルを有する半導体記憶装置に関するものである。
【0002】
【従来の技術】不揮発性半導体記憶装置の大容量化を実
現するための手段として、複数ビットの情報を記憶する
多値式メモリセルを用いる技術が知られている。このよ
うな半導体記憶装置では、多値式メモリセルのしきい値
が多段階に設定されており、例えばしきい値が4段階で
あるとすれば、ひとつの多値式メモリセルに4種類の情
報、すなわち2ビットの情報が格納されることになる。
現するための手段として、複数ビットの情報を記憶する
多値式メモリセルを用いる技術が知られている。このよ
うな半導体記憶装置では、多値式メモリセルのしきい値
が多段階に設定されており、例えばしきい値が4段階で
あるとすれば、ひとつの多値式メモリセルに4種類の情
報、すなわち2ビットの情報が格納されることになる。
【0003】したがって、1ビットの情報しか格納でき
ない通常の半導体記憶装置に比べて1/2のセル数で、
これと同一の記憶容量が得られることになる。以下、従
来におけるこのような半導体記憶装置の構成と読み出し
時の動作について図面を参照して説明する。
ない通常の半導体記憶装置に比べて1/2のセル数で、
これと同一の記憶容量が得られることになる。以下、従
来におけるこのような半導体記憶装置の構成と読み出し
時の動作について図面を参照して説明する。
【0004】図6は、従来の不揮発性半導体記憶装置の
構成を示すブロック図である。図6の半導体記憶装置
は、多値式メモリセルトランジスタがマトリクス状に配
置されたメモリセルアレイを有する。このメモリセルア
レイは、セルプレートLとセルプレートRとに区分さ
れ、さらに、セルプレートLは、偶数アドレスに対応し
たセルプレートL0と、奇数アドレスに対応したセルプ
レートL1とに区分され、セルプレートRは、偶数アド
レスに対応したセルプレートR0と、奇数アドレスに対
応したセルプレートR1とに区分される。
構成を示すブロック図である。図6の半導体記憶装置
は、多値式メモリセルトランジスタがマトリクス状に配
置されたメモリセルアレイを有する。このメモリセルア
レイは、セルプレートLとセルプレートRとに区分さ
れ、さらに、セルプレートLは、偶数アドレスに対応し
たセルプレートL0と、奇数アドレスに対応したセルプ
レートL1とに区分され、セルプレートRは、偶数アド
レスに対応したセルプレートR0と、奇数アドレスに対
応したセルプレートR1とに区分される。
【0005】各メモリセルトランジスタML0,ML
1,MR0,MR1は、4種類のしきい値VT0,VT
1,VT2,VT3(ただし、VT0<VT1<VT2
<VT3)のうちのいずれか1つのしきい値に設定され
ている。したがって、各メモリセルトランジスタML
0,ML1,MR0,MR1には、2ビットの情報が格
納されていることになる。ロウデコーダ12は、外部か
ら入力されたアドレス信号に応じて複数のワード線W
L,WRのうちからそれぞれ1本ずつ選択する。
1,MR0,MR1は、4種類のしきい値VT0,VT
1,VT2,VT3(ただし、VT0<VT1<VT2
<VT3)のうちのいずれか1つのしきい値に設定され
ている。したがって、各メモリセルトランジスタML
0,ML1,MR0,MR1には、2ビットの情報が格
納されていることになる。ロウデコーダ12は、外部か
ら入力されたアドレス信号に応じて複数のワード線W
L,WRのうちからそれぞれ1本ずつ選択する。
【0006】カラムデコーダ13は、入力アドレス信号
を基にカラムセレクタ14L0,14L1,14R0,
14R1を制御する。カラムセレクタ14L0は複数の
ビット線BL0のうちの1本を選択し、カラムセレクタ
14L1は複数のビット線BL1のうちの1本を選択
し、カラムセレクタ14R0は複数のビット線BR0の
うちの1本を選択し、カラムセレクタ14R1は複数の
ビット線BR1のうちの1本を選択する。
を基にカラムセレクタ14L0,14L1,14R0,
14R1を制御する。カラムセレクタ14L0は複数の
ビット線BL0のうちの1本を選択し、カラムセレクタ
14L1は複数のビット線BL1のうちの1本を選択
し、カラムセレクタ14R0は複数のビット線BR0の
うちの1本を選択し、カラムセレクタ14R1は複数の
ビット線BR1のうちの1本を選択する。
【0007】センスアンプ15L0,15L1,15R
0,15R1は、カラムセレクタ14L0,14L1,
14R0,14R1の出力を増幅する。ここで、ロウデ
コーダ12は、メモリセルトランジスタML0,ML
1,MR0,MR1の情報を読み出すために、選択ワー
ド線WL,WRに図7に示すような3段階のワード線電
圧を印加する。図7では、しきい値VT0とVT1の中
間の電位をワード1、しきい値VT1とVT2の中間の
電位をワード2、しきい値VT2とVT3の中間の電位
をワード3としている。これにより、センスアンプ15
L0,15L1,15R0,15R1の出力には、ワー
ド1の電位に対応したデータD1、ワード2の電位に対
応したデータD2、ワード3の電位に対応したデータD
3が順次現れる。
0,15R1は、カラムセレクタ14L0,14L1,
14R0,14R1の出力を増幅する。ここで、ロウデ
コーダ12は、メモリセルトランジスタML0,ML
1,MR0,MR1の情報を読み出すために、選択ワー
ド線WL,WRに図7に示すような3段階のワード線電
圧を印加する。図7では、しきい値VT0とVT1の中
間の電位をワード1、しきい値VT1とVT2の中間の
電位をワード2、しきい値VT2とVT3の中間の電位
をワード3としている。これにより、センスアンプ15
L0,15L1,15R0,15R1の出力には、ワー
ド1の電位に対応したデータD1、ワード2の電位に対
応したデータD2、ワード3の電位に対応したデータD
3が順次現れる。
【0008】ラッチ回路16L0a,16L1a,16
R0a,16R1aは、データD1を保持するための回
路であり、ラッチ回路16L0b,16L1b,16R
0b,16R1bは、データD2を保持するための回路
であり、ラッチ回路16L0c,16L1c,16R0
c,16R1cは、データD3を保持するための回路で
ある。2値変換回路17L0は、ラッチ回路16L0a
の出力データD1とラッチ回路16L0cの出力データ
D3の排他的論理和演算を行い、その結果を上位データ
HL0として出力し、ラッチ回路16L0bの出力デー
タD2を下位データLL0として出力する。
R0a,16R1aは、データD1を保持するための回
路であり、ラッチ回路16L0b,16L1b,16R
0b,16R1bは、データD2を保持するための回路
であり、ラッチ回路16L0c,16L1c,16R0
c,16R1cは、データD3を保持するための回路で
ある。2値変換回路17L0は、ラッチ回路16L0a
の出力データD1とラッチ回路16L0cの出力データ
D3の排他的論理和演算を行い、その結果を上位データ
HL0として出力し、ラッチ回路16L0bの出力デー
タD2を下位データLL0として出力する。
【0009】2値変換回路17L1は、ラッチ回路16
L1aの出力データD1とラッチ回路16L1cの出力
データD3の排他的論理和演算を行い、その結果を上位
データHL1として出力し、ラッチ回路16L1bの出
力データD2を下位データLL1として出力する。2値
変換回路17R0は、ラッチ回路16R0aの出力デー
タD1とラッチ回路16R0cの出力データD3の排他
的論理和演算を行い、その結果を上位データHR0とし
て出力し、ラッチ回路16R0bの出力データD2を下
位データLR0として出力する。
L1aの出力データD1とラッチ回路16L1cの出力
データD3の排他的論理和演算を行い、その結果を上位
データHL1として出力し、ラッチ回路16L1bの出
力データD2を下位データLL1として出力する。2値
変換回路17R0は、ラッチ回路16R0aの出力デー
タD1とラッチ回路16R0cの出力データD3の排他
的論理和演算を行い、その結果を上位データHR0とし
て出力し、ラッチ回路16R0bの出力データD2を下
位データLR0として出力する。
【0010】そして、2値変換回路17R1は、ラッチ
回路16R1aの出力データD1とラッチ回路16R1
cの出力データD3の排他的論理和演算を行い、その結
果を上位データHR1として出力し、ラッチ回路16R
1bの出力データD2を下位データLR1として出力す
る。出力データ切換回路18L,18Rは、入力アドレ
ス信号に従って入力データのいずれか1つを選択し、出
力データOUTL,OUTRとして出力する。
回路16R1aの出力データD1とラッチ回路16R1
cの出力データD3の排他的論理和演算を行い、その結
果を上位データHR1として出力し、ラッチ回路16R
1bの出力データD2を下位データLR1として出力す
る。出力データ切換回路18L,18Rは、入力アドレ
ス信号に従って入力データのいずれか1つを選択し、出
力データOUTL,OUTRとして出力する。
【0011】
【発明が解決しようとする課題】多値式メモリセルを有
する従来の半導体記憶装置では、ロウデコーダ12、カ
ラムデコータ13及びカラムセレクタ14L0,14L
1,14R0,14R1により選択したメモリセルトラ
ンジスタに対して図7のようなワード線電圧を印加する
ことにより、データD1〜D3を順次読み出し、得られ
た2ビットのうち上位データ若しくは下位データを出力
していた。つまり、上位データあるいは下位データの読
み出しに関係なくワード線電圧の変動順序は、常に同じ
である。このため、上位データの読み出しが指定された
場合、不要なデータD2の読み出しも行われることにな
り、下位データの読み出しが指定された場合、不要なデ
ータD1,D3の読み出しも行われることになる。
する従来の半導体記憶装置では、ロウデコーダ12、カ
ラムデコータ13及びカラムセレクタ14L0,14L
1,14R0,14R1により選択したメモリセルトラ
ンジスタに対して図7のようなワード線電圧を印加する
ことにより、データD1〜D3を順次読み出し、得られ
た2ビットのうち上位データ若しくは下位データを出力
していた。つまり、上位データあるいは下位データの読
み出しに関係なくワード線電圧の変動順序は、常に同じ
である。このため、上位データの読み出しが指定された
場合、不要なデータD2の読み出しも行われることにな
り、下位データの読み出しが指定された場合、不要なデ
ータD1,D3の読み出しも行われることになる。
【0012】以上のように多値式メモリセルを有する従
来の半導体記憶装置では、ワード線電圧を多段階に変化
させるため、多値式でない半導体記憶装置よりも読み出
し時間が長くなるという問題点があった。本発明は、上
記課題を解決するためになされたもので、複数ビットを
記憶する多値式メモリセルを有する半導体記憶装置にお
いて、読み出し時間を短縮することを目的とする。
来の半導体記憶装置では、ワード線電圧を多段階に変化
させるため、多値式でない半導体記憶装置よりも読み出
し時間が長くなるという問題点があった。本発明は、上
記課題を解決するためになされたもので、複数ビットを
記憶する多値式メモリセルを有する半導体記憶装置にお
いて、読み出し時間を短縮することを目的とする。
【0013】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数ビットを記憶する多値式メモリセル(ML0,
ML1,MR0,MR1)がマトリクス状に配置された
メモリセルアレイと、各行のメモリセルごとに設けられ
た複数のワード線(WL,WR)と、各列のメモリセル
ごとに設けられた複数のビット線(BL0,BL1,B
R0,BR1)と、入力アドレス信号が複数ビットのう
ちの上位側データを指定しているか、下位側データを指
定しているかを判断する認識手段(1)と、入力アドレ
ス信号に応じてワード線を選択し、認識手段の結果に応
じて複数レベルのワード線電圧のうち上位側データある
いは下位側データの読み出しに必要な最少限のワード線
電圧のみを選択ワード線に印加する行選択手段(2)
と、入力アドレス信号に応じてビット線を選択する列選
択手段(3,4L0,4L1,4R0,4R1)と、選
択ビット線のレベルに応じて出力データを生成する出力
手段(6L0a〜6L0c,6L1a〜6L1c,6R
0a〜6R0c,6L1a〜6L1c,7L0,7L
1,7R0,7R1,8L,8R)とを備えるものであ
る。このように、行選択手段は、認識手段の結果に応じ
て上位側データあるいは下位側データの読み出しに必要
な最少限のワード線電圧のみを選択ワード線に印加する
ので、従来のような不要なワード線電圧を印加すること
がなくなる。
は、複数ビットを記憶する多値式メモリセル(ML0,
ML1,MR0,MR1)がマトリクス状に配置された
メモリセルアレイと、各行のメモリセルごとに設けられ
た複数のワード線(WL,WR)と、各列のメモリセル
ごとに設けられた複数のビット線(BL0,BL1,B
R0,BR1)と、入力アドレス信号が複数ビットのう
ちの上位側データを指定しているか、下位側データを指
定しているかを判断する認識手段(1)と、入力アドレ
ス信号に応じてワード線を選択し、認識手段の結果に応
じて複数レベルのワード線電圧のうち上位側データある
いは下位側データの読み出しに必要な最少限のワード線
電圧のみを選択ワード線に印加する行選択手段(2)
と、入力アドレス信号に応じてビット線を選択する列選
択手段(3,4L0,4L1,4R0,4R1)と、選
択ビット線のレベルに応じて出力データを生成する出力
手段(6L0a〜6L0c,6L1a〜6L1c,6R
0a〜6R0c,6L1a〜6L1c,7L0,7L
1,7R0,7R1,8L,8R)とを備えるものであ
る。このように、行選択手段は、認識手段の結果に応じ
て上位側データあるいは下位側データの読み出しに必要
な最少限のワード線電圧のみを選択ワード線に印加する
ので、従来のような不要なワード線電圧を印加すること
がなくなる。
【0014】また、本発明の半導体記憶装置は、多値式
メモリセル(ML0,ML1,MR0,MR1)がマト
リクス状に配置されたメモリセルアレイと、偶数アドレ
スに対応した、各行のメモリセルごとに設けられた複数
の第1のワード線(W0)と、奇数アドレスに対応し
た、各行のメモリセルごとに設けられた複数の第2のワ
ード線(W1)と、各列のメモリセルごとに設けられた
複数のビット線(BL0,BL1,BR0,BR1)
と、現在の入力アドレス信号が偶数アドレスを指定して
いるか、奇数アドレスを指定しているかを判断すると共
に、現在の入力アドレス信号が複数ビットのうちの上位
側データを指定しているか、下位側データを指定してい
るかを判断する認識手段(1a)と、現在の入力アドレ
ス信号に応じて第1のワード線あるいは第2のワード線
のいずれか一方からワード線を選択し、認識手段の結果
に応じて複数レベルのワード線電圧のうち上位側データ
あるいは下位側データの読み出しに必要な最少限のワー
ド線電圧のみを選択ワード線に印加する行選択手段(2
a)と、現在の入力アドレス信号に応じてビット線を選
択する列選択手段(3a,4L0,4L1,4R0,4
R1)と、選択ビット線のレベルに応じて出力データを
生成する出力手段(6L0a〜6L0c,6L1a〜6
L1c,6R0a〜6R0c,6L1a〜6L1c,7
L0,7L1,7R0,7R1,8L,8R)とを備え
るものである。
メモリセル(ML0,ML1,MR0,MR1)がマト
リクス状に配置されたメモリセルアレイと、偶数アドレ
スに対応した、各行のメモリセルごとに設けられた複数
の第1のワード線(W0)と、奇数アドレスに対応し
た、各行のメモリセルごとに設けられた複数の第2のワ
ード線(W1)と、各列のメモリセルごとに設けられた
複数のビット線(BL0,BL1,BR0,BR1)
と、現在の入力アドレス信号が偶数アドレスを指定して
いるか、奇数アドレスを指定しているかを判断すると共
に、現在の入力アドレス信号が複数ビットのうちの上位
側データを指定しているか、下位側データを指定してい
るかを判断する認識手段(1a)と、現在の入力アドレ
ス信号に応じて第1のワード線あるいは第2のワード線
のいずれか一方からワード線を選択し、認識手段の結果
に応じて複数レベルのワード線電圧のうち上位側データ
あるいは下位側データの読み出しに必要な最少限のワー
ド線電圧のみを選択ワード線に印加する行選択手段(2
a)と、現在の入力アドレス信号に応じてビット線を選
択する列選択手段(3a,4L0,4L1,4R0,4
R1)と、選択ビット線のレベルに応じて出力データを
生成する出力手段(6L0a〜6L0c,6L1a〜6
L1c,6R0a〜6R0c,6L1a〜6L1c,7
L0,7L1,7R0,7R1,8L,8R)とを備え
るものである。
【0015】また、上述の半導体記憶装置の1構成例と
して、認識手段(1a)は、シリアル連続アクセスを行
うとき、現在の1つ先の入力アドレス信号が上位側デー
タを指定しているか、下位側データを指定しているかを
判断するものであり、行選択手段(2a)は、シリアル
連続アクセスを行うとき、現在の入力アドレス信号に応
じたワード線選択を行うと同時に、1つ先の入力アドレ
ス信号に応じたワード線選択を行い、現在の入力アドレ
ス信号に基づく選択ワード線に対し、現在の入力アドレ
ス信号に基づく認識手段の結果に応じて上位側データあ
るいは下位側データの読み出しに必要な最少限のワード
線電圧のみを印加すると同時に、1つ先の入力アドレス
信号に基づく選択ワード線に対し、1つ先の入力アドレ
ス信号に基づく認識手段の結果に応じて上位側データあ
るいは下位側データの読み出しに必要な最少限のワード
線電圧のみを印加するものであり、列選択手段(3a,
4L0,4L1,4R0,4R1)は、現在の入力アド
レス信号に応じてビット線を選択すると同時に、1つ先
の入力アドレス信号に応じてビット線を選択するもので
ある。
して、認識手段(1a)は、シリアル連続アクセスを行
うとき、現在の1つ先の入力アドレス信号が上位側デー
タを指定しているか、下位側データを指定しているかを
判断するものであり、行選択手段(2a)は、シリアル
連続アクセスを行うとき、現在の入力アドレス信号に応
じたワード線選択を行うと同時に、1つ先の入力アドレ
ス信号に応じたワード線選択を行い、現在の入力アドレ
ス信号に基づく選択ワード線に対し、現在の入力アドレ
ス信号に基づく認識手段の結果に応じて上位側データあ
るいは下位側データの読み出しに必要な最少限のワード
線電圧のみを印加すると同時に、1つ先の入力アドレス
信号に基づく選択ワード線に対し、1つ先の入力アドレ
ス信号に基づく認識手段の結果に応じて上位側データあ
るいは下位側データの読み出しに必要な最少限のワード
線電圧のみを印加するものであり、列選択手段(3a,
4L0,4L1,4R0,4R1)は、現在の入力アド
レス信号に応じてビット線を選択すると同時に、1つ先
の入力アドレス信号に応じてビット線を選択するもので
ある。
【0016】
【発明の実施の形態】[実施の形態の1]次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の第1の実施の形態となる不揮発性半導
体記憶装置の構成を示すブロック図である。本実施の形
態の半導体記憶装置は、複数ビットの情報を記憶する多
値式メモリセルトランジスタがマトリクス状に配置され
たメモリセルアレイを有する。
の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の第1の実施の形態となる不揮発性半導
体記憶装置の構成を示すブロック図である。本実施の形
態の半導体記憶装置は、複数ビットの情報を記憶する多
値式メモリセルトランジスタがマトリクス状に配置され
たメモリセルアレイを有する。
【0017】このメモリセルアレイは、図1に示すよう
に、セルプレートLとセルプレートRとに区分される。
さらに、セルプレートLは、偶数アドレスに対応したセ
ルプレートL0と、奇数アドレスに対応したセルプレー
トL1とに区分される。同様に、セルプレートRは、偶
数アドレスに対応したセルプレートR0と、奇数アドレ
スに対応したセルプレートR1とに区分される。
に、セルプレートLとセルプレートRとに区分される。
さらに、セルプレートLは、偶数アドレスに対応したセ
ルプレートL0と、奇数アドレスに対応したセルプレー
トL1とに区分される。同様に、セルプレートRは、偶
数アドレスに対応したセルプレートR0と、奇数アドレ
スに対応したセルプレートR1とに区分される。
【0018】セルプレートL0内には、偶数アドレスに
対応した複数の多値式メモリセルトランジスタML0が
マトリクス状に配置され、セルプレートL1内には、奇
数アドレスに対応した複数の多値式メモリセルトランジ
スタML1がマトリクス状に配置されている。各メモリ
セルトランジスタML0,ML1のソースは接地されて
いる。
対応した複数の多値式メモリセルトランジスタML0が
マトリクス状に配置され、セルプレートL1内には、奇
数アドレスに対応した複数の多値式メモリセルトランジ
スタML1がマトリクス状に配置されている。各メモリ
セルトランジスタML0,ML1のソースは接地されて
いる。
【0019】複数のワード線WLは、セルプレートL内
の各行のメモリセルトランジスタML0,ML1ごとに
設けられ、対応する行のメモリセルトランジスタML
0,ML1のゲートに共通に接続されている。複数のビ
ット線BL0は、セルプレートL0内の各列のメモリセ
ルトランジスタML0ごとに設けられ、対応する列のメ
モリセルトランジスタML0のドレインに共通に接続さ
れている。また、複数のビット線BL1は、セルプレー
トL1内の各列のメモリセルトランジスタML1ごとに
設けられ、対応する列のメモリセルトランジスタML1
のドレインに共通に接続されている。
の各行のメモリセルトランジスタML0,ML1ごとに
設けられ、対応する行のメモリセルトランジスタML
0,ML1のゲートに共通に接続されている。複数のビ
ット線BL0は、セルプレートL0内の各列のメモリセ
ルトランジスタML0ごとに設けられ、対応する列のメ
モリセルトランジスタML0のドレインに共通に接続さ
れている。また、複数のビット線BL1は、セルプレー
トL1内の各列のメモリセルトランジスタML1ごとに
設けられ、対応する列のメモリセルトランジスタML1
のドレインに共通に接続されている。
【0020】同様に、セルプレートR0内には、偶数ア
ドレスに対応した複数の多値式メモリセルトランジスタ
MR0がマトリクス状に配置され、セルプレートR1内
には、奇数アドレスに対応した複数の多値式メモリセル
トランジスタMR1がマトリクス状に配置されている。
各メモリセルトランジスタMR0,MR1のソースは接
地されている。
ドレスに対応した複数の多値式メモリセルトランジスタ
MR0がマトリクス状に配置され、セルプレートR1内
には、奇数アドレスに対応した複数の多値式メモリセル
トランジスタMR1がマトリクス状に配置されている。
各メモリセルトランジスタMR0,MR1のソースは接
地されている。
【0021】複数のワード線WRは、セルプレートR内
の各行のメモリセルトランジスタMR0,MR1ごとに
設けられ、対応する行のメモリセルトランジスタMR
0,MR1のゲートに共通に接続されている。複数のビ
ット線BR0は、セルプレートR0内の各列のメモリセ
ルトランジスタMR0ごとに設けられ、対応する列のメ
モリセルトランジスタMR0のドレインに共通に接続さ
れている。また、複数のビット線BR1は、セルプレー
トR1内の各列のメモリセルトランジスタMR1ごとに
設けられ、対応する列のメモリセルトランジスタMR1
のドレインに共通に接続されている。
の各行のメモリセルトランジスタMR0,MR1ごとに
設けられ、対応する行のメモリセルトランジスタMR
0,MR1のゲートに共通に接続されている。複数のビ
ット線BR0は、セルプレートR0内の各列のメモリセ
ルトランジスタMR0ごとに設けられ、対応する列のメ
モリセルトランジスタMR0のドレインに共通に接続さ
れている。また、複数のビット線BR1は、セルプレー
トR1内の各列のメモリセルトランジスタMR1ごとに
設けられ、対応する列のメモリセルトランジスタMR1
のドレインに共通に接続されている。
【0022】なお、セルプレートL0内の複数のメモリ
セルトランジスタML0、セルプレートR0内の複数の
メモリセルトランジスタMR0には、同一のアドレスを
有するメモリセルトランジスタが1つずつ存在する。同
様に、セルプレートL1内の複数のメモリセルトランジ
スタML1、セルプレートR1内の複数のメモリセルト
ランジスタMR1には、同一のアドレスを有するメモリ
セルトランジスタが1つずつ存在する。
セルトランジスタML0、セルプレートR0内の複数の
メモリセルトランジスタMR0には、同一のアドレスを
有するメモリセルトランジスタが1つずつ存在する。同
様に、セルプレートL1内の複数のメモリセルトランジ
スタML1、セルプレートR1内の複数のメモリセルト
ランジスタMR1には、同一のアドレスを有するメモリ
セルトランジスタが1つずつ存在する。
【0023】アドレス認識回路1は、外部から入力され
たアドレス信号がメモリセルトランジスタML0,ML
1,MR0,MR1に格納された複数ビットのうちの上
位側データを指定しているか、下位側データを指定して
いるかを判断する。ロウデコーダ2は、入力アドレス信
号に応じて複数のワード線WL,WRのうちからそれぞ
れ1本ずつ選択し、アドレス認識回路1の結果に応じて
上位側データあるいは下位側データの読み出しに必要な
最少限のワード線電圧のみを選択ワード線に印加する。
たアドレス信号がメモリセルトランジスタML0,ML
1,MR0,MR1に格納された複数ビットのうちの上
位側データを指定しているか、下位側データを指定して
いるかを判断する。ロウデコーダ2は、入力アドレス信
号に応じて複数のワード線WL,WRのうちからそれぞ
れ1本ずつ選択し、アドレス認識回路1の結果に応じて
上位側データあるいは下位側データの読み出しに必要な
最少限のワード線電圧のみを選択ワード線に印加する。
【0024】カラムデコーダ3は、入力アドレス信号を
デコードして、カラムセレクタ4L0,4L1,4R
0,4R1を制御する。カラムセレクタ4L0,4L
1,4R0,4R1は、それぞれセルプレートL0,L
1,R0,R1に対応している。
デコードして、カラムセレクタ4L0,4L1,4R
0,4R1を制御する。カラムセレクタ4L0,4L
1,4R0,4R1は、それぞれセルプレートL0,L
1,R0,R1に対応している。
【0025】カラムセレクタ4L0は、カラムデコーダ
3の制御に従って複数のビット線BL0のうちの1本を
選択し、カラムセレクタ4L1は、複数のビット線BL
1のうちの1本を選択する。同様に、カラムセレクタ4
R0は、カラムデコーダ3の制御に従って複数のビット
線BR0のうちの1本を選択し、カラムセレクタ4R1
は、複数のビット線BR1のうちの1本を選択する。
3の制御に従って複数のビット線BL0のうちの1本を
選択し、カラムセレクタ4L1は、複数のビット線BL
1のうちの1本を選択する。同様に、カラムセレクタ4
R0は、カラムデコーダ3の制御に従って複数のビット
線BR0のうちの1本を選択し、カラムセレクタ4R1
は、複数のビット線BR1のうちの1本を選択する。
【0026】センスアンプ5L0,5L1,5R0,5
R1は、それぞれセルプレートL0,L1,R0,R1
に対応している。センスアンプ5L0は、カラムセレク
タ4L0によって選択されたビット線BL0の情報を検
出・増幅し、センスアンプ5L1は、カラムセレクタ4
L1によって選択されたビット線BL1の情報を検出・
増幅する。同様に、センスアンプ5R0は、カラムセレ
クタ4R0によって選択されたビット線BR0の情報を
検出・増幅し、センスアンプ5R1は、カラムセレクタ
4R1によって選択されたビット線BR1の情報を検出
・増幅する。
R1は、それぞれセルプレートL0,L1,R0,R1
に対応している。センスアンプ5L0は、カラムセレク
タ4L0によって選択されたビット線BL0の情報を検
出・増幅し、センスアンプ5L1は、カラムセレクタ4
L1によって選択されたビット線BL1の情報を検出・
増幅する。同様に、センスアンプ5R0は、カラムセレ
クタ4R0によって選択されたビット線BR0の情報を
検出・増幅し、センスアンプ5R1は、カラムセレクタ
4R1によって選択されたビット線BR1の情報を検出
・増幅する。
【0027】ラッチ回路6L0a,6L0b,6L0c
はセルプレートL0に対応し、ラッチ回路6L1a,6
L1b,6L1cはセルプレートL1に対応し、ラッチ
回路6R0a,6R0b,6R0cはセルプレートR0
に対応し、ラッチ回路6R1a,6R1b,6R1cは
セルプレートR1に対応している。
はセルプレートL0に対応し、ラッチ回路6L1a,6
L1b,6L1cはセルプレートL1に対応し、ラッチ
回路6R0a,6R0b,6R0cはセルプレートR0
に対応し、ラッチ回路6R1a,6R1b,6R1cは
セルプレートR1に対応している。
【0028】ラッチ回路6L0a,6L1a,6R0
a,6R1aは、予め規定された複数レベルのワード線
電圧のうちワード1の電圧に応じてセンスアンプ5L
0,5L1,5R0,5R1から出力されるデータを保
持するための回路である。同様に、ラッチ回路6L0
b,6L1b,6R0b,6R1bは、ワード2の電圧
に応じて出力されるデータを保持するための回路であ
り、ラッチ回路6L0c,6L1c,6R0c,6R1
cは、ワード3の電圧に応じて出力されるデータを保持
するための回路である。
a,6R1aは、予め規定された複数レベルのワード線
電圧のうちワード1の電圧に応じてセンスアンプ5L
0,5L1,5R0,5R1から出力されるデータを保
持するための回路である。同様に、ラッチ回路6L0
b,6L1b,6R0b,6R1bは、ワード2の電圧
に応じて出力されるデータを保持するための回路であ
り、ラッチ回路6L0c,6L1c,6R0c,6R1
cは、ワード3の電圧に応じて出力されるデータを保持
するための回路である。
【0029】2値変換回路7L0,7L1,7R0,7
R1は、それぞれセルプレートL0,L1,R0,R1
に対応している。2値変換回路7L0は、ラッチ回路6
L0a,6L0b,6L0cによって保持されたデータ
を2ビットのデータに変換し、2値変換回路7L1は、
ラッチ回路6L1a,6L1b,6L1cによって保持
されたデータを2ビットのデータに変換する。
R1は、それぞれセルプレートL0,L1,R0,R1
に対応している。2値変換回路7L0は、ラッチ回路6
L0a,6L0b,6L0cによって保持されたデータ
を2ビットのデータに変換し、2値変換回路7L1は、
ラッチ回路6L1a,6L1b,6L1cによって保持
されたデータを2ビットのデータに変換する。
【0030】同様に、2値変換回路7R0は、ラッチ回
路6R0a,6R0b,6R0cによって保持されたデ
ータを2ビットのデータに変換し、2値変換回路7R1
は、ラッチ回路6R1a,6R1b,6R1cによって
保持されたデータを2ビットのデータに変換する。
路6R0a,6R0b,6R0cによって保持されたデ
ータを2ビットのデータに変換し、2値変換回路7R1
は、ラッチ回路6R1a,6R1b,6R1cによって
保持されたデータを2ビットのデータに変換する。
【0031】出力データ切換回路8L,8Rは、それぞ
れセルプレートL,Rに対応している。出力データ切換
回路8L,8Rは、外部から入力されるアドレス信号に
従って入力データのいずれか1つを選択し、これを出力
データOUTL,OUTRとして出力する。
れセルプレートL,Rに対応している。出力データ切換
回路8L,8Rは、外部から入力されるアドレス信号に
従って入力データのいずれか1つを選択し、これを出力
データOUTL,OUTRとして出力する。
【0032】次に、以上のような半導体記憶装置の動作
を説明する。本実施の形態の半導体記憶装置は、1回の
アクセスでセルプレートL,R内のメモリセルトランジ
スタを1つずつ選択し、2ビットの出力データOUT
L,OUTRを得るものである。
を説明する。本実施の形態の半導体記憶装置は、1回の
アクセスでセルプレートL,R内のメモリセルトランジ
スタを1つずつ選択し、2ビットの出力データOUT
L,OUTRを得るものである。
【0033】各メモリセルトランジスタML0,ML
1,MR0,MR1は、製造時において4種類のしきい
値VT0,VT1,VT2,VT3(ただし、VT0<
VT1<VT2<VT3)のうちのいずれか1つのしき
い値に設定されている。したがって、各メモリセルトラ
ンジスタML0,ML1,MR0,MR1には、2ビッ
トの情報が格納されていることになる。
1,MR0,MR1は、製造時において4種類のしきい
値VT0,VT1,VT2,VT3(ただし、VT0<
VT1<VT2<VT3)のうちのいずれか1つのしき
い値に設定されている。したがって、各メモリセルトラ
ンジスタML0,ML1,MR0,MR1には、2ビッ
トの情報が格納されていることになる。
【0034】アドレス認識回路1は、外部から入力され
たアドレス信号が2ビットの情報のうちの上位データを
指定している場合、上位データのみを読み出すようにロ
ウデコーダ2及びラッチ回路6L0a〜6L0c、6L
1a〜6L1c、6R0a〜6R0c、6L1a〜6L
1cを制御する信号を出力する。
たアドレス信号が2ビットの情報のうちの上位データを
指定している場合、上位データのみを読み出すようにロ
ウデコーダ2及びラッチ回路6L0a〜6L0c、6L
1a〜6L1c、6R0a〜6R0c、6L1a〜6L
1cを制御する信号を出力する。
【0035】また、アドレス認識回路1は、入力アドレ
ス信号が2ビットの情報のうちの下位データを指定して
いる場合、下位データのみを読み出すようにロウデコー
ダ2及びラッチ回路6L0a〜6L0c、6L1a〜6
L1c、6R0a〜6R0c、6L1a〜6L1cを制
御する信号を出力する。
ス信号が2ビットの情報のうちの下位データを指定して
いる場合、下位データのみを読み出すようにロウデコー
ダ2及びラッチ回路6L0a〜6L0c、6L1a〜6
L1c、6R0a〜6R0c、6L1a〜6L1cを制
御する信号を出力する。
【0036】ロウデコーダ2は、外部から入力されたア
ドレス信号に応じて複数のワード線WL,WRのうちか
らそれぞれ1本ずつ選択する。このとき、ロウデコーダ
2は、選択ワード線WL,WRに印加するワード線電圧
をアドレス認識回路1からの制御信号に従って設定す
る。
ドレス信号に応じて複数のワード線WL,WRのうちか
らそれぞれ1本ずつ選択する。このとき、ロウデコーダ
2は、選択ワード線WL,WRに印加するワード線電圧
をアドレス認識回路1からの制御信号に従って設定す
る。
【0037】図2、図3は、選択ワード線WL,WRに
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。図2は、入力アドレス信号によって上位デ
ータが指定された場合を示し、図3は、入力アドレス信
号によって下位データが指定された場合を示している。
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。図2は、入力アドレス信号によって上位デ
ータが指定された場合を示し、図3は、入力アドレス信
号によって下位データが指定された場合を示している。
【0038】図2、図3では、しきい値VT0とVT1
の中間の電位をワード1、しきい値VT1とVT2の中
間の電位をワード2、しきい値VT2とVT3の中間の
電位をワード3としている。すなわち、VT0<ワード
1<VT1<ワード2<VT2<ワード3<VT3とな
る。
の中間の電位をワード1、しきい値VT1とVT2の中
間の電位をワード2、しきい値VT2とVT3の中間の
電位をワード3としている。すなわち、VT0<ワード
1<VT1<ワード2<VT2<ワード3<VT3とな
る。
【0039】上述のように、アドレス認識回路1は、入
力アドレス信号が上位データを指定している場合には、
上位データのみを読み出すように指示する制御信号を出
力する。この制御信号に従って、ロウデコーダ2は、図
2のt0〜t1のタイミングにおいて、選択ワード線W
L,WRにワード1の電圧を印加し、続いて図2のt1
〜t2のタイミングにおいて、選択ワード線WL,WR
にワード3の電圧を印加する。
力アドレス信号が上位データを指定している場合には、
上位データのみを読み出すように指示する制御信号を出
力する。この制御信号に従って、ロウデコーダ2は、図
2のt0〜t1のタイミングにおいて、選択ワード線W
L,WRにワード1の電圧を印加し、続いて図2のt1
〜t2のタイミングにおいて、選択ワード線WL,WR
にワード3の電圧を印加する。
【0040】また、アドレス認識回路1は、入力アドレ
ス信号が下位データを指定している場合には、下位デー
タのみを読み出すように指示する制御信号を出力する。
この制御信号に従って、ロウデコーダ2は、図3のt0
〜t1のタイミングにおいて、選択ワード線WL,WR
にワード2の電圧を印加する。
ス信号が下位データを指定している場合には、下位デー
タのみを読み出すように指示する制御信号を出力する。
この制御信号に従って、ロウデコーダ2は、図3のt0
〜t1のタイミングにおいて、選択ワード線WL,WR
にワード2の電圧を印加する。
【0041】なお、ロウデコーダ2は、非選択ワード線
WL,WRの電圧については接地電位(VT0以下)に
設定する。選択ワード線WL,WRに対応するメモリセ
ルトランジスタML0,ML1,MR0,MR1は、選
択ワード線WL,WRの電圧が自身のしきい値を超えた
ときに導通状態となる。
WL,WRの電圧については接地電位(VT0以下)に
設定する。選択ワード線WL,WRに対応するメモリセ
ルトランジスタML0,ML1,MR0,MR1は、選
択ワード線WL,WRの電圧が自身のしきい値を超えた
ときに導通状態となる。
【0042】これに対して、非選択ワード線WL,WR
に対応するメモリセルトランジスタML0,ML1,M
R0,MR1は、非選択ワード線WL,WRが接地電位
であるので、常に非導通状態である。そして、各ビット
線BL0,BL1,BR0,BR1は、対応するメモリ
セルトランジスタML0,ML1,MR0,MR1が導
通状態となったときに接地される。
に対応するメモリセルトランジスタML0,ML1,M
R0,MR1は、非選択ワード線WL,WRが接地電位
であるので、常に非導通状態である。そして、各ビット
線BL0,BL1,BR0,BR1は、対応するメモリ
セルトランジスタML0,ML1,MR0,MR1が導
通状態となったときに接地される。
【0043】カラムデコーダ3は、外部から入力された
アドレス信号をデコードし、複数のビット線BL0,B
L1,BR0,BR1のうち入力アドレス信号が指定す
るアドレスに対応したビット線を選択するようにカラム
セレクタ4L0,4L1,4R0,4R1を制御する。
アドレス信号をデコードし、複数のビット線BL0,B
L1,BR0,BR1のうち入力アドレス信号が指定す
るアドレスに対応したビット線を選択するようにカラム
セレクタ4L0,4L1,4R0,4R1を制御する。
【0044】これにより、入力アドレス信号が偶数アド
レスを指定している場合には、カラムセレクタ4L0,
4R0が、複数のビット線BL0,BR0のうちからそ
れぞれ1本ずつ選択し、選択ビット線BL0をセンスア
ンプ5L0の入力に接続し、選択ビット線BR0をセン
スアンプ5R0の入力に接続する。
レスを指定している場合には、カラムセレクタ4L0,
4R0が、複数のビット線BL0,BR0のうちからそ
れぞれ1本ずつ選択し、選択ビット線BL0をセンスア
ンプ5L0の入力に接続し、選択ビット線BR0をセン
スアンプ5R0の入力に接続する。
【0045】また、入力アドレス信号が奇数アドレスを
指定している場合には、カラムセレクタ4L1,4R1
が、複数のビット線BL1,BR1のうちからそれぞれ
1本ずつ選択し、選択ビット線BL1をセンスアンプ5
L1の入力に接続し、選択ビット線BR1をセンスアン
プ5R1の入力に接続する。こうして、ワード線とビッ
ト線の選択により、セルプレートL,R内のメモリセル
トランジスタを1つずつ選択する。
指定している場合には、カラムセレクタ4L1,4R1
が、複数のビット線BL1,BR1のうちからそれぞれ
1本ずつ選択し、選択ビット線BL1をセンスアンプ5
L1の入力に接続し、選択ビット線BR1をセンスアン
プ5R1の入力に接続する。こうして、ワード線とビッ
ト線の選択により、セルプレートL,R内のメモリセル
トランジスタを1つずつ選択する。
【0046】次に、センスアンプ5L0,5L1,5R
0,5R1は、選択ビット線BL0,BL1,BR0,
BR1に現れたメモリセルトランジスタML0,ML
1,MR0,MR1の記憶情報を検出・増幅する。
0,5R1は、選択ビット線BL0,BL1,BR0,
BR1に現れたメモリセルトランジスタML0,ML
1,MR0,MR1の記憶情報を検出・増幅する。
【0047】ここで、入力アドレス信号が上位データを
指定している場合には、選択ワード線WL,WRに印加
されるワード線電圧が図2のように変化するので、セン
スアンプ5L0,5L1,5R0,5R1の出力には、
まずワード1の電位に対応したデータD1が現れ、続い
てワード3の電位に対応したデータD3が現れる。
指定している場合には、選択ワード線WL,WRに印加
されるワード線電圧が図2のように変化するので、セン
スアンプ5L0,5L1,5R0,5R1の出力には、
まずワード1の電位に対応したデータD1が現れ、続い
てワード3の電位に対応したデータD3が現れる。
【0048】この場合、ラッチ回路6L0a〜6L0
c、6L1a〜6L1c、6R0a〜6R0c、6L1
a〜6L1cは、アドレス認識回路1からの制御信号に
従って上位データのみを読み出すように働く。すなわ
ち、ラッチ回路6L0a,6L1a,6R0a,6L1
aは、図2のt1のタイミングでセンスアンプ5L0,
5L1,5R0,5R1の出力(データD1)をラッチ
し、続いてラッチ回路6L0c,6L1c,6R0c,
6L1cは、図2のt2のタイミングでセンスアンプ5
L0,5L1,5R0,5R1の出力(データD3)を
ラッチする。
c、6L1a〜6L1c、6R0a〜6R0c、6L1
a〜6L1cは、アドレス認識回路1からの制御信号に
従って上位データのみを読み出すように働く。すなわ
ち、ラッチ回路6L0a,6L1a,6R0a,6L1
aは、図2のt1のタイミングでセンスアンプ5L0,
5L1,5R0,5R1の出力(データD1)をラッチ
し、続いてラッチ回路6L0c,6L1c,6R0c,
6L1cは、図2のt2のタイミングでセンスアンプ5
L0,5L1,5R0,5R1の出力(データD3)を
ラッチする。
【0049】また、入力アドレス信号が下位データを指
定している場合には、選択ワード線WL,WRに印加さ
れるワード線電圧が図3のように変化するので、センス
アンプ5L0,5L1,5R0,5R1の出力には、ワ
ード2の電位に対応したデータD2が現れる。
定している場合には、選択ワード線WL,WRに印加さ
れるワード線電圧が図3のように変化するので、センス
アンプ5L0,5L1,5R0,5R1の出力には、ワ
ード2の電位に対応したデータD2が現れる。
【0050】この場合、ラッチ回路6L0a〜6L0
c、6L1a〜6L1c、6R0a〜6R0c、6L1
a〜6L1cは、アドレス認識回路1からの制御信号に
従って下位データのみを読み出すように働く。すなわ
ち、ラッチ回路6L0b,6L1b,6R0b,6L1
bは、図3のt1のタイミングでセンスアンプ5L0,
5L1,5R0,5R1の出力(データD2)をラッチ
する。
c、6L1a〜6L1c、6R0a〜6R0c、6L1
a〜6L1cは、アドレス認識回路1からの制御信号に
従って下位データのみを読み出すように働く。すなわ
ち、ラッチ回路6L0b,6L1b,6R0b,6L1
bは、図3のt1のタイミングでセンスアンプ5L0,
5L1,5R0,5R1の出力(データD2)をラッチ
する。
【0051】図4は、2値変換回路7L0の構成を示す
回路図である。2値変換回路7L0内のEOR回路70
は、ラッチ回路6L0aによって保持されたデータD1
とラッチ回路6L0cによって保持されたデータD3の
排他的論理和演算を行い、その演算結果を上位データH
L0として出力する。
回路図である。2値変換回路7L0内のEOR回路70
は、ラッチ回路6L0aによって保持されたデータD1
とラッチ回路6L0cによって保持されたデータD3の
排他的論理和演算を行い、その演算結果を上位データH
L0として出力する。
【0052】また、2値変換回路7L0は、ラッチ回路
6L0bによって保持されたデータD2を下位データL
L0としてそのまま出力する。こうして、2値変換回路
7L0は、上位データHL0と下位データLL0を同時
に出力する。
6L0bによって保持されたデータD2を下位データL
L0としてそのまま出力する。こうして、2値変換回路
7L0は、上位データHL0と下位データLL0を同時
に出力する。
【0053】データD1,D2,D3と上位データHL
0,下位データLL0の関係を表1に示す。なお、表1
では、選択メモリセルトランジスタML0が導通状態
(オン)となり、対応するビット線BL0が接地された
ときを「0」とし、選択メモリセルトランジスタML0
が非導通状態(オフ)となり、対応するビット線BL0
が接地されないときを「1」としている。
0,下位データLL0の関係を表1に示す。なお、表1
では、選択メモリセルトランジスタML0が導通状態
(オン)となり、対応するビット線BL0が接地された
ときを「0」とし、選択メモリセルトランジスタML0
が非導通状態(オフ)となり、対応するビット線BL0
が接地されないときを「1」としている。
【0054】
【表1】
【0055】同様に、2値変換回路7L1は、ラッチ回
路6L1aによって保持されたデータD1とラッチ回路
6L1cによって保持されたデータD3の排他的論理和
演算を行い、その演算結果を上位データHL1として出
力すると共に、ラッチ回路6L1bによって保持された
データD2を下位データLL1としてそのまま出力す
る。
路6L1aによって保持されたデータD1とラッチ回路
6L1cによって保持されたデータD3の排他的論理和
演算を行い、その演算結果を上位データHL1として出
力すると共に、ラッチ回路6L1bによって保持された
データD2を下位データLL1としてそのまま出力す
る。
【0056】2値変換回路7R0は、ラッチ回路6R0
aによって保持されたデータD1とラッチ回路6R0c
によって保持されたデータD3の排他的論理和演算を行
い、その演算結果を上位データHR0として出力すると
共に、ラッチ回路6R0bによって保持されたデータD
2を下位データLR0としてそのまま出力する。
aによって保持されたデータD1とラッチ回路6R0c
によって保持されたデータD3の排他的論理和演算を行
い、その演算結果を上位データHR0として出力すると
共に、ラッチ回路6R0bによって保持されたデータD
2を下位データLR0としてそのまま出力する。
【0057】そして、2値変換回路7R1は、ラッチ回
路6R1aによって保持されたデータD1とラッチ回路
6R1cによって保持されたデータD3の排他的論理和
演算を行い、その演算結果を上位データHR1として出
力すると共に、ラッチ回路6R1bによって保持された
データD2を下位データLR1としてそのまま出力す
る。
路6R1aによって保持されたデータD1とラッチ回路
6R1cによって保持されたデータD3の排他的論理和
演算を行い、その演算結果を上位データHR1として出
力すると共に、ラッチ回路6R1bによって保持された
データD2を下位データLR1としてそのまま出力す
る。
【0058】出力データ切換回路8Lは、外部から入力
されるアドレス信号に従ってデータHL0,LL0,H
L1,LL1のいずれか1つを選択し、これを出力デー
タOUTLとして出力する。例えば、出力データ切換回
路8Lは、入力アドレス信号が偶数アドレスで、かつ上
位データを指定している場合には、データHL0を選択
して出力する。
されるアドレス信号に従ってデータHL0,LL0,H
L1,LL1のいずれか1つを選択し、これを出力デー
タOUTLとして出力する。例えば、出力データ切換回
路8Lは、入力アドレス信号が偶数アドレスで、かつ上
位データを指定している場合には、データHL0を選択
して出力する。
【0059】同様に、出力データ切換回路8Rは、外部
から入力されるアドレス信号に従ってデータHR0,L
R0,HR1,LR1のいずれか1つを選択し、これを
出力データOUTRとして出力する。以上のようにし
て、2ビットの出力データOUTL,OUTRを読み出
すことができる。
から入力されるアドレス信号に従ってデータHR0,L
R0,HR1,LR1のいずれか1つを選択し、これを
出力データOUTRとして出力する。以上のようにし
て、2ビットの出力データOUTL,OUTRを読み出
すことができる。
【0060】本発明では、入力アドレス信号で上位デー
タが指定された場合、選択ワード線WL,WRの電位
を、指定された上位データを読み出すのに最少限必要な
ワード1の電位とワード3の電位の2段階に設定する。
したがって、本発明では、ワード2の電位を印加しない
ので、図6に示した半導体記憶装置と比較して2/3の
時間で上位データの読み出しを完了させることができ
る。
タが指定された場合、選択ワード線WL,WRの電位
を、指定された上位データを読み出すのに最少限必要な
ワード1の電位とワード3の電位の2段階に設定する。
したがって、本発明では、ワード2の電位を印加しない
ので、図6に示した半導体記憶装置と比較して2/3の
時間で上位データの読み出しを完了させることができ
る。
【0061】また、本発明では、入力アドレス信号で下
位データが指定された場合、選択ワード線WL,WRの
電位を、指定された下位データを読み出すのに最少限必
要なワード2の電位に設定する。したがって、本発明で
は、ワード1,3の電位を印加しないので、図6に示し
た半導体記憶装置と比較して1/3の時間で下位データ
の読み出しを完了させることができる。
位データが指定された場合、選択ワード線WL,WRの
電位を、指定された下位データを読み出すのに最少限必
要なワード2の電位に設定する。したがって、本発明で
は、ワード1,3の電位を印加しないので、図6に示し
た半導体記憶装置と比較して1/3の時間で下位データ
の読み出しを完了させることができる。
【0062】[実施の形態の2]図5は、本発明の第2
の実施の形態となる不揮発性半導体記憶装置の構成を示
すブロック図であり、図1と同一の構成には同一の符号
を付してある。実施の形態の1では、単一のセルプレー
ト内に偶数アドレスに対応したメモリセルトランジスタ
と奇数アドレスに対応したメモリセルトランジスタを配
置して、偶数アドレス、奇数アドレスに関係なく行方向
のメモリセルトランジスタごとにワード線を設けてい
た。
の実施の形態となる不揮発性半導体記憶装置の構成を示
すブロック図であり、図1と同一の構成には同一の符号
を付してある。実施の形態の1では、単一のセルプレー
ト内に偶数アドレスに対応したメモリセルトランジスタ
と奇数アドレスに対応したメモリセルトランジスタを配
置して、偶数アドレス、奇数アドレスに関係なく行方向
のメモリセルトランジスタごとにワード線を設けてい
た。
【0063】これに対して本実施の形態では、単一のセ
ルプレート内に偶数アドレスに対応したメモリセルトラ
ンジスタあるいは奇数アドレスに対応したメモリセルト
ランジスタのいずれか一方のみを配置し、偶数アドレス
に対応するワード線と奇数アドレスに対応するワード線
を分けるようにしている。
ルプレート内に偶数アドレスに対応したメモリセルトラ
ンジスタあるいは奇数アドレスに対応したメモリセルト
ランジスタのいずれか一方のみを配置し、偶数アドレス
に対応するワード線と奇数アドレスに対応するワード線
を分けるようにしている。
【0064】つまり、本実施の形態のメモリセルアレイ
は、実施の形態の1と同様に、セルプレートLとセルプ
レートRとに区分されるが、セルプレートLは、偶数ア
ドレスに対応したセルプレートL0,R0に区分され、
セルプレートRは、奇数アドレスに対応したセルプレー
トL1,R1に区分される。
は、実施の形態の1と同様に、セルプレートLとセルプ
レートRとに区分されるが、セルプレートLは、偶数ア
ドレスに対応したセルプレートL0,R0に区分され、
セルプレートRは、奇数アドレスに対応したセルプレー
トL1,R1に区分される。
【0065】複数のワード線W0は、セルプレートL内
の各行のメモリセルトランジスタML0,MR0ごとに
設けられ、対応する行のメモリセルトランジスタML
0,MR0のゲートに共通に接続されている。また、複
数のワード線W1は、セルプレートR内の各行のメモリ
セルトランジスタML1,MR1ごとに設けられ、対応
する行のメモリセルトランジスタML1,MR1のゲー
トに共通に接続されている。
の各行のメモリセルトランジスタML0,MR0ごとに
設けられ、対応する行のメモリセルトランジスタML
0,MR0のゲートに共通に接続されている。また、複
数のワード線W1は、セルプレートR内の各行のメモリ
セルトランジスタML1,MR1ごとに設けられ、対応
する行のメモリセルトランジスタML1,MR1のゲー
トに共通に接続されている。
【0066】実施の形態の1のロウデコーダ2は、セル
プレートL,R内の同一行のワード線WL,WRに同一
のワード線電圧を印加していた。これに対して本実施の
形態のロウデコーダ2aは、ワード線W0,W1に異な
るワード線電圧を独立に印加することが可能である。
プレートL,R内の同一行のワード線WL,WRに同一
のワード線電圧を印加していた。これに対して本実施の
形態のロウデコーダ2aは、ワード線W0,W1に異な
るワード線電圧を独立に印加することが可能である。
【0067】このようなワード線電圧の印加を実現する
ために、本実施の形態のアドレス認識回路1aは、入力
アドレス信号が上位データを指定しているか、下位デー
タを指定しているかだけでなく、入力アドレス信号が偶
数アドレスを指定しているか、奇数アドレスを指定して
いるかを判断する。
ために、本実施の形態のアドレス認識回路1aは、入力
アドレス信号が上位データを指定しているか、下位デー
タを指定しているかだけでなく、入力アドレス信号が偶
数アドレスを指定しているか、奇数アドレスを指定して
いるかを判断する。
【0068】次に、以上のような半導体記憶装置の動作
を説明する。本実施の形態の半導体記憶装置は、1回の
アクセスでセルプレートLあるいはセルプレートRのい
ずれか一方からメモリセルトランジスタを2つ選択し、
2ビットの出力データOUTL,OUTRを得るもので
ある。
を説明する。本実施の形態の半導体記憶装置は、1回の
アクセスでセルプレートLあるいはセルプレートRのい
ずれか一方からメモリセルトランジスタを2つ選択し、
2ビットの出力データOUTL,OUTRを得るもので
ある。
【0069】アドレス認識回路1aは、外部から入力さ
れたアドレス信号が偶数アドレスで、かつ上位データを
指定している場合には、偶数アドレスに対応したセルプ
レートLから上位データのみを読み出すようにロウデコ
ーダ2a及びラッチ回路6L0a〜6L0c、6L1a
〜6L1c、6R0a〜6R0c、6L1a〜6L1c
を制御する信号を出力する。また、アドレス認識回路1
aは、入力アドレス信号が偶数アドレスで、かつ下位デ
ータを指定している場合には、偶数アドレスに対応した
セルプレートLから下位データのみを読み出すように指
示する制御信号を出力する。
れたアドレス信号が偶数アドレスで、かつ上位データを
指定している場合には、偶数アドレスに対応したセルプ
レートLから上位データのみを読み出すようにロウデコ
ーダ2a及びラッチ回路6L0a〜6L0c、6L1a
〜6L1c、6R0a〜6R0c、6L1a〜6L1c
を制御する信号を出力する。また、アドレス認識回路1
aは、入力アドレス信号が偶数アドレスで、かつ下位デ
ータを指定している場合には、偶数アドレスに対応した
セルプレートLから下位データのみを読み出すように指
示する制御信号を出力する。
【0070】同様に、アドレス認識回路1aは、入力ア
ドレス信号が奇数アドレスで、かつ上位データを指定し
ている場合には、奇数アドレスに対応したセルプレート
Rから上位データのみを読み出すようにロウデコーダ2
a及びラッチ回路6L0a〜6L0c、6L1a〜6L
1c、6R0a〜6R0c、6L1a〜6L1cを制御
する信号を出力する。また、アドレス認識回路1aは、
入力アドレス信号が奇数アドレスで、かつ下位データを
指定している場合には、奇数アドレスに対応したセルプ
レートRから下位データのみを読み出すように指示する
制御信号を出力する。
ドレス信号が奇数アドレスで、かつ上位データを指定し
ている場合には、奇数アドレスに対応したセルプレート
Rから上位データのみを読み出すようにロウデコーダ2
a及びラッチ回路6L0a〜6L0c、6L1a〜6L
1c、6R0a〜6R0c、6L1a〜6L1cを制御
する信号を出力する。また、アドレス認識回路1aは、
入力アドレス信号が奇数アドレスで、かつ下位データを
指定している場合には、奇数アドレスに対応したセルプ
レートRから下位データのみを読み出すように指示する
制御信号を出力する。
【0071】ロウデコーダ2aは、入力アドレス信号に
応じて複数のワード線W0あるいは複数のワード線W1
のうちから1本を選択する。このとき、ロウデコーダ2
aは、選択ワード線W0,W1に印加するワード線電圧
をアドレス認識回路1aからの制御信号に従って設定す
る。
応じて複数のワード線W0あるいは複数のワード線W1
のうちから1本を選択する。このとき、ロウデコーダ2
aは、選択ワード線W0,W1に印加するワード線電圧
をアドレス認識回路1aからの制御信号に従って設定す
る。
【0072】アドレス認識回路1aがセルプレートLか
ら上位データのみを読み出すように指示する制御信号を
出力した場合、ロウデコーダ2aは、図2のt0〜t1
のタイミングにおいて、選択ワード線W0にワード1の
電圧を印加し、続いて図2のt1〜t2のタイミングに
おいて、選択ワード線W0にワード3の電圧を印加す
る。
ら上位データのみを読み出すように指示する制御信号を
出力した場合、ロウデコーダ2aは、図2のt0〜t1
のタイミングにおいて、選択ワード線W0にワード1の
電圧を印加し、続いて図2のt1〜t2のタイミングに
おいて、選択ワード線W0にワード3の電圧を印加す
る。
【0073】アドレス認識回路1aがセルプレートLか
ら下位データのみを読み出すように指示する制御信号を
出力した場合、ロウデコーダ2aは、図3のt0〜t1
のタイミングにおいて、選択ワード線W0にワード2の
電圧を印加する。
ら下位データのみを読み出すように指示する制御信号を
出力した場合、ロウデコーダ2aは、図3のt0〜t1
のタイミングにおいて、選択ワード線W0にワード2の
電圧を印加する。
【0074】また、アドレス認識回路1aがセルプレー
トRから上位データのみを読み出すように指示する制御
信号を出力した場合、ロウデコーダ2aは、図2のt0
〜t1のタイミングにおいて、選択ワード線W1にワー
ド1の電圧を印加し、続いて図2のt1〜t2のタイミ
ングにおいて、選択ワード線W1にワード3の電圧を印
加する。
トRから上位データのみを読み出すように指示する制御
信号を出力した場合、ロウデコーダ2aは、図2のt0
〜t1のタイミングにおいて、選択ワード線W1にワー
ド1の電圧を印加し、続いて図2のt1〜t2のタイミ
ングにおいて、選択ワード線W1にワード3の電圧を印
加する。
【0075】そして、アドレス認識回路1aがセルプレ
ートRから下位データのみを読み出すように指示する制
御信号を出力した場合、ロウデコーダ2aは、図3のt
0〜t1のタイミングにおいて、選択ワード線W1にワ
ード2の電圧を印加する。なお、ロウデコーダ2aは、
非選択ワード線W0,W1の電圧については接地電位
(VT0以下)に設定する。
ートRから下位データのみを読み出すように指示する制
御信号を出力した場合、ロウデコーダ2aは、図3のt
0〜t1のタイミングにおいて、選択ワード線W1にワ
ード2の電圧を印加する。なお、ロウデコーダ2aは、
非選択ワード線W0,W1の電圧については接地電位
(VT0以下)に設定する。
【0076】実施の形態の1と同様に、カラムデコーダ
3aは、入力アドレス信号に基づいてカラムセレクタ4
L0,4L1,4R0,4R1を制御する。これによ
り、入力アドレス信号が偶数アドレスを指定している場
合には、カラムセレクタ4L0,4R0が、複数のビッ
ト線BL0,BR0のうちからそれぞれ1本ずつ選択
し、入力アドレス信号が奇数アドレスを指定している場
合には、カラムセレクタ4L1,4R1が、複数のビッ
ト線BL1,BR1のうちからそれぞれ1本ずつ選択す
る。
3aは、入力アドレス信号に基づいてカラムセレクタ4
L0,4L1,4R0,4R1を制御する。これによ
り、入力アドレス信号が偶数アドレスを指定している場
合には、カラムセレクタ4L0,4R0が、複数のビッ
ト線BL0,BR0のうちからそれぞれ1本ずつ選択
し、入力アドレス信号が奇数アドレスを指定している場
合には、カラムセレクタ4L1,4R1が、複数のビッ
ト線BL1,BR1のうちからそれぞれ1本ずつ選択す
る。
【0077】センスアンプ5L0,5L1,5R0,5
R1の動作は、実施の形態の1と同じである。次に、ア
ドレス認識回路1aがセルプレートLから上位データの
みを読み出すように指示する制御信号を出力した場合、
ラッチ回路6L0a,6R0aは、図2のt1のタイミ
ングでセンスアンプ5L0,5R0の出力(データD
1)をラッチし、続いてラッチ回路6L0c,6R0c
は、図2のt2のタイミングでセンスアンプ5L0,5
R0の出力(データD3)をラッチする。
R1の動作は、実施の形態の1と同じである。次に、ア
ドレス認識回路1aがセルプレートLから上位データの
みを読み出すように指示する制御信号を出力した場合、
ラッチ回路6L0a,6R0aは、図2のt1のタイミ
ングでセンスアンプ5L0,5R0の出力(データD
1)をラッチし、続いてラッチ回路6L0c,6R0c
は、図2のt2のタイミングでセンスアンプ5L0,5
R0の出力(データD3)をラッチする。
【0078】アドレス認識回路1aがセルプレートLか
ら下位データのみを読み出すように指示する制御信号を
出力した場合、ラッチ回路6L0b,6R0bは、図3
のt1のタイミングでセンスアンプ5L0,5R0の出
力(データD2)をラッチする。
ら下位データのみを読み出すように指示する制御信号を
出力した場合、ラッチ回路6L0b,6R0bは、図3
のt1のタイミングでセンスアンプ5L0,5R0の出
力(データD2)をラッチする。
【0079】また、アドレス認識回路1aがセルプレー
トRから上位データのみを読み出すように指示する制御
信号を出力した場合、ラッチ回路6L1a,6R1a
は、図2のt1のタイミングでセンスアンプ5L1,5
R1の出力(データD1)をラッチし、続いてラッチ回
路6L1c,6R1cは、図2のt2のタイミングでセ
ンスアンプ5L1,5R1の出力(データD3)をラッ
チする。
トRから上位データのみを読み出すように指示する制御
信号を出力した場合、ラッチ回路6L1a,6R1a
は、図2のt1のタイミングでセンスアンプ5L1,5
R1の出力(データD1)をラッチし、続いてラッチ回
路6L1c,6R1cは、図2のt2のタイミングでセ
ンスアンプ5L1,5R1の出力(データD3)をラッ
チする。
【0080】そして、アドレス認識回路1aがセルプレ
ートRから下位データのみを読み出すように指示する制
御信号を出力した場合、ラッチ回路6L1b,6R1b
は、図3のt1のタイミングでセンスアンプ5L1,5
R1の出力(データD2)をラッチする。
ートRから下位データのみを読み出すように指示する制
御信号を出力した場合、ラッチ回路6L1b,6R1b
は、図3のt1のタイミングでセンスアンプ5L1,5
R1の出力(データD2)をラッチする。
【0081】2値変換回路7L0,7L1,7R0,7
R1、出力データ切換回路8L,8Rの動作は、実施の
形態の1と同じである。こうして、実施の形態の1と同
様の効果を得ることができる。さらに、本実施の形態の
半導体記憶装置は、実施の形態の1に比べて消費電流を
低減することができるという特徴を有している。
R1、出力データ切換回路8L,8Rの動作は、実施の
形態の1と同じである。こうして、実施の形態の1と同
様の効果を得ることができる。さらに、本実施の形態の
半導体記憶装置は、実施の形態の1に比べて消費電流を
低減することができるという特徴を有している。
【0082】つまり、実施の形態の1では、偶数アドレ
ス、奇数アドレスに関係なく行方向のメモリセルトラン
ジスタごとにワード線を設けていたため、偶数アドレス
あるいは奇数アドレスのいずれか一方のみがアクセス対
象であるにも拘わらず、偶数アドレスに対応するメモリ
セルトランジスタと奇数アドレスに対応するメモリセル
トランジスタの両方にワード線電圧を印加していた。
ス、奇数アドレスに関係なく行方向のメモリセルトラン
ジスタごとにワード線を設けていたため、偶数アドレス
あるいは奇数アドレスのいずれか一方のみがアクセス対
象であるにも拘わらず、偶数アドレスに対応するメモリ
セルトランジスタと奇数アドレスに対応するメモリセル
トランジスタの両方にワード線電圧を印加していた。
【0083】これに対して本実施の形態では、偶数アド
レスに対応するワード線W0と奇数アドレスに対応する
ワード線W1を分け、ロウデコーダ2aがワード線W
0,W1に異なるワード線電圧を印加できるようにして
いる。これにより、アクセス対象となる偶数アドレスあ
るいは奇数アドレスに対応したワード線W0,W1のい
ずれか一方のみを選択状態とし、アクセス対象でない他
方のワード線については非選択状態とするので、低電流
化を図ることができる(図1の装置の約1/2)。
レスに対応するワード線W0と奇数アドレスに対応する
ワード線W1を分け、ロウデコーダ2aがワード線W
0,W1に異なるワード線電圧を印加できるようにして
いる。これにより、アクセス対象となる偶数アドレスあ
るいは奇数アドレスに対応したワード線W0,W1のい
ずれか一方のみを選択状態とし、アクセス対象でない他
方のワード線については非選択状態とするので、低電流
化を図ることができる(図1の装置の約1/2)。
【0084】次に、本実施の形態の半導体記憶装置は、
連続したアドレスから読み出しを実施するシリアル連続
アクセスを行う場合、1回のアクセスで偶数アドレスと
その1つ先の奇数アドレス、あるいは奇数アドレスとそ
の1つ先の偶数アドレスを選択することが可能であり、
読み出し時間を短縮することができるという特徴を有し
ている。このようなシリアル連続アクセスを行う場合の
動作について以下に説明する。
連続したアドレスから読み出しを実施するシリアル連続
アクセスを行う場合、1回のアクセスで偶数アドレスと
その1つ先の奇数アドレス、あるいは奇数アドレスとそ
の1つ先の偶数アドレスを選択することが可能であり、
読み出し時間を短縮することができるという特徴を有し
ている。このようなシリアル連続アクセスを行う場合の
動作について以下に説明する。
【0085】シリアル連続アクセスを行う場合、アドレ
ス認識回路1aは、現在の入力アドレス信号の1つ先の
入力アドレス信号を同時に検出して、現在の入力アドレ
ス信号が偶数アドレスで、かつ1つ先の入力アドレス信
号が上位データを指定している場合には、現在の入力ア
ドレス信号に基づく制御信号出力と同時に、奇数アドレ
スに対応したセルプレートRから上位データのみを読み
出すように指示する制御信号を出力する。
ス認識回路1aは、現在の入力アドレス信号の1つ先の
入力アドレス信号を同時に検出して、現在の入力アドレ
ス信号が偶数アドレスで、かつ1つ先の入力アドレス信
号が上位データを指定している場合には、現在の入力ア
ドレス信号に基づく制御信号出力と同時に、奇数アドレ
スに対応したセルプレートRから上位データのみを読み
出すように指示する制御信号を出力する。
【0086】また、アドレス認識回路1aは、現在の入
力アドレス信号が偶数アドレスで、かつ1つ先の入力ア
ドレス信号が下位データを指定している場合には、現在
の入力アドレス信号に基づく制御信号出力と同時に、奇
数アドレスに対応したセルプレートRから下位データの
みを読み出すように指示する制御信号を出力する。な
お、セルプレートRから読み出しを行うのは、シリアル
連続アクセスの場合、現在の入力アドレス信号が偶数ア
ドレスを指定するものであれば、1つ先の入力アドレス
信号が奇数アドレスを指定するものとなるからである。
力アドレス信号が偶数アドレスで、かつ1つ先の入力ア
ドレス信号が下位データを指定している場合には、現在
の入力アドレス信号に基づく制御信号出力と同時に、奇
数アドレスに対応したセルプレートRから下位データの
みを読み出すように指示する制御信号を出力する。な
お、セルプレートRから読み出しを行うのは、シリアル
連続アクセスの場合、現在の入力アドレス信号が偶数ア
ドレスを指定するものであれば、1つ先の入力アドレス
信号が奇数アドレスを指定するものとなるからである。
【0087】同様に、アドレス認識回路1aは、現在の
入力アドレス信号が奇数アドレスで、かつ1つ先の入力
アドレス信号が上位データを指定している場合には、現
在の入力アドレス信号に基づく制御信号出力と同時に、
偶数アドレスに対応したセルプレートLから上位データ
のみを読み出すように指示する制御信号を出力する。
入力アドレス信号が奇数アドレスで、かつ1つ先の入力
アドレス信号が上位データを指定している場合には、現
在の入力アドレス信号に基づく制御信号出力と同時に、
偶数アドレスに対応したセルプレートLから上位データ
のみを読み出すように指示する制御信号を出力する。
【0088】また、アドレス認識回路1aは、現在の入
力アドレス信号が奇数アドレスで、かつ1つ先の入力ア
ドレス信号が下位データを指定している場合には、現在
の入力アドレス信号に基づく制御信号出力と同時に、偶
数アドレスに対応したセルプレートLから下位データの
みを読み出すように指示する制御信号を出力する。
力アドレス信号が奇数アドレスで、かつ1つ先の入力ア
ドレス信号が下位データを指定している場合には、現在
の入力アドレス信号に基づく制御信号出力と同時に、偶
数アドレスに対応したセルプレートLから下位データの
みを読み出すように指示する制御信号を出力する。
【0089】シリアル連続アクセスを行う場合、ロウデ
コーダ2aは、現在の入力アドレス信号に応じて複数の
ワード線W0あるいは複数のワード線W1のいずれか一
方からワード線を選択すると同時に、1つ先の入力アド
レス信号に応じて複数のワード線W0あるいは複数のワ
ード線W1のもう一方からワード線を選択する。そし
て、ロウデコーダ2aは、アドレス認識回路1aからの
制御信号に従って選択ワード線W0と選択ワード線W1
に独立したワード線電圧を印加する。
コーダ2aは、現在の入力アドレス信号に応じて複数の
ワード線W0あるいは複数のワード線W1のいずれか一
方からワード線を選択すると同時に、1つ先の入力アド
レス信号に応じて複数のワード線W0あるいは複数のワ
ード線W1のもう一方からワード線を選択する。そし
て、ロウデコーダ2aは、アドレス認識回路1aからの
制御信号に従って選択ワード線W0と選択ワード線W1
に独立したワード線電圧を印加する。
【0090】例えば、現在の入力アドレス信号に応じて
1本のワード線W0が選択されると同時に、1つ先の入
力アドレス信号に応じて1本のワード線W1が選択さ
れ、現在の入力アドレス信号が上位データを指定し、1
つ先の入力アドレス信号が下位データを指定している場
合、ロウデコーダ2aは、選択ワード線W0にワード1
の電圧を印加すると同時に、選択ワード線W1にワード
2の電圧を印加し、続いて選択ワード線W0にワード3
の電圧を印加する。
1本のワード線W0が選択されると同時に、1つ先の入
力アドレス信号に応じて1本のワード線W1が選択さ
れ、現在の入力アドレス信号が上位データを指定し、1
つ先の入力アドレス信号が下位データを指定している場
合、ロウデコーダ2aは、選択ワード線W0にワード1
の電圧を印加すると同時に、選択ワード線W1にワード
2の電圧を印加し、続いて選択ワード線W0にワード3
の電圧を印加する。
【0091】次に、シリアル連続アクセスを行う場合、
カラムデコーダ3aは、現在の入力アドレス信号をデコ
ードして、このアドレス信号が指定するアドレスに対応
したビット線を選択するようにカラムセレクタ4L0,
4L1,4R0,4R1を制御すると同時に、1つ先の
入力アドレス信号をデコードして、このアドレス信号が
指定するアドレスに対応したビット線を選択するように
カラムセレクタ4L0,4L1,4R0,4R1を制御
する。
カラムデコーダ3aは、現在の入力アドレス信号をデコ
ードして、このアドレス信号が指定するアドレスに対応
したビット線を選択するようにカラムセレクタ4L0,
4L1,4R0,4R1を制御すると同時に、1つ先の
入力アドレス信号をデコードして、このアドレス信号が
指定するアドレスに対応したビット線を選択するように
カラムセレクタ4L0,4L1,4R0,4R1を制御
する。
【0092】これにより、カラムセレクタ4L0,4R
0は、複数のビット線BL0,BR0のうちからそれぞ
れ1本ずつ選択し、カラムセレクタ4L1,4R1は、
複数のビット線BL1,BR1のうちからそれぞれ1本
ずつ選択する。
0は、複数のビット線BL0,BR0のうちからそれぞ
れ1本ずつ選択し、カラムセレクタ4L1,4R1は、
複数のビット線BL1,BR1のうちからそれぞれ1本
ずつ選択する。
【0093】上述のように、ラッチ回路6L0a〜6L
0c、6L1a〜6L1c、6R0a〜6R0c、6L
1a〜6L1cは、アドレス認識回路1aからの制御信
号に従って働く。
0c、6L1a〜6L1c、6R0a〜6R0c、6L
1a〜6L1cは、アドレス認識回路1aからの制御信
号に従って働く。
【0094】したがって、現在の入力アドレス信号に応
じて1本のワード線W0が選択されると同時に、1つ先
の入力アドレス信号に応じて1本のワード線W1が選択
され、現在の入力アドレス信号が上位データを指定し、
1つ先の入力アドレス信号が下位データを指定している
場合、ラッチ回路6L0a,6R0aがセンスアンプ5
L0,5R0の出力をラッチすると同時に、ラッチ回路
6L1b,6R1bがセンスアンプ5L1,5R1の出
力をラッチし、続いてラッチ回路6L0c,6R0cが
センスアンプ5L0,5R0の出力をラッチする。
じて1本のワード線W0が選択されると同時に、1つ先
の入力アドレス信号に応じて1本のワード線W1が選択
され、現在の入力アドレス信号が上位データを指定し、
1つ先の入力アドレス信号が下位データを指定している
場合、ラッチ回路6L0a,6R0aがセンスアンプ5
L0,5R0の出力をラッチすると同時に、ラッチ回路
6L1b,6R1bがセンスアンプ5L1,5R1の出
力をラッチし、続いてラッチ回路6L0c,6R0cが
センスアンプ5L0,5R0の出力をラッチする。
【0095】出力データ切換回路8Lは、現在の入力ア
ドレス信号に従ってデータHL0,LL0,HL1,L
L1の何れか1つを選択し、出力データ切換回路8R
は、現在の入力アドレス信号に従ってデータHR0,L
R0,HR1,LR1の何れか1つを選択する。
ドレス信号に従ってデータHL0,LL0,HL1,L
L1の何れか1つを選択し、出力データ切換回路8R
は、現在の入力アドレス信号に従ってデータHR0,L
R0,HR1,LR1の何れか1つを選択する。
【0096】こうして、現在の入力アドレス信号に応じ
た出力データOUTL,OUTRを出力した後、出力デ
ータ切換回路8L,8Rは、1つ先の入力アドレス信号
に応じた出力データOUTL,OUTRを出力する。つ
まり、出力データ切換回路8Lは、1つ先の入力アドレ
ス信号に従ってデータHL0,LL0,HL1,LL1
の何れか1つを選択し、出力データ切換回路8Rは、1
つ先の入力アドレス信号に従ってデータHR0,LR
0,HR1,LR1の何れか1つを選択する。
た出力データOUTL,OUTRを出力した後、出力デ
ータ切換回路8L,8Rは、1つ先の入力アドレス信号
に応じた出力データOUTL,OUTRを出力する。つ
まり、出力データ切換回路8Lは、1つ先の入力アドレ
ス信号に従ってデータHL0,LL0,HL1,LL1
の何れか1つを選択し、出力データ切換回路8Rは、1
つ先の入力アドレス信号に従ってデータHR0,LR
0,HR1,LR1の何れか1つを選択する。
【0097】以上のようにして、シリアル連続アクセス
を行うことができる。このように、本実施の形態では、
シリアル連続アクセスを行う場合、1回のアクセスで偶
数アドレスとその1つ先の奇数アドレス、あるいは奇数
アドレスとその1つ先の偶数アドレスを同時に選択する
という先読み動作を実現している。したがって、現在の
1つ先のアドレスを新たに読み出す必要がなくなるの
で、読み出し時間を短縮することができる。
を行うことができる。このように、本実施の形態では、
シリアル連続アクセスを行う場合、1回のアクセスで偶
数アドレスとその1つ先の奇数アドレス、あるいは奇数
アドレスとその1つ先の偶数アドレスを同時に選択する
という先読み動作を実現している。したがって、現在の
1つ先のアドレスを新たに読み出す必要がなくなるの
で、読み出し時間を短縮することができる。
【0098】
【発明の効果】本発明によれば、入力アドレス信号が上
位側データを指定しているか、下位側データを指定して
いるかを判断する認識手段を設けることにより、行選択
手段が、認識手段の結果に応じて複数レベルのワード線
電圧のうち上位側データあるいは下位側データの読み出
しに必要な最少限のワード線電圧のみを選択ワード線に
印加するので、従来のように不要なワード線電圧を印加
することがなくなる。その結果、読み出し時間を短縮す
ることができる。
位側データを指定しているか、下位側データを指定して
いるかを判断する認識手段を設けることにより、行選択
手段が、認識手段の結果に応じて複数レベルのワード線
電圧のうち上位側データあるいは下位側データの読み出
しに必要な最少限のワード線電圧のみを選択ワード線に
印加するので、従来のように不要なワード線電圧を印加
することがなくなる。その結果、読み出し時間を短縮す
ることができる。
【0099】また、偶数アドレスに対応する第1のワー
ド線と奇数アドレスに対応する第2のワード線を分け、
行選択手段が第1、第2のワード線に異なるワード線電
圧を印加できるようにしたことにより、アクセス対象と
なる偶数アドレスあるいは奇数アドレスに対応した第
1、第2のワード線のいずれか一方のみを選択状態と
し、アクセス対象でない他方のワード線については非選
択状態とするので、消費電流を低減することができる。
ド線と奇数アドレスに対応する第2のワード線を分け、
行選択手段が第1、第2のワード線に異なるワード線電
圧を印加できるようにしたことにより、アクセス対象と
なる偶数アドレスあるいは奇数アドレスに対応した第
1、第2のワード線のいずれか一方のみを選択状態と
し、アクセス対象でない他方のワード線については非選
択状態とするので、消費電流を低減することができる。
【0100】また、認識手段が、現在の入力アドレス信
号に基づく判断と共に現在の1つ先の入力アドレス信号
に基づく判断を行い、行選択手段が、現在の入力アドレ
ス信号に応じたワード線選択を行うと同時に、1つ先の
入力アドレス信号に応じたワード線選択を行い、列選択
手段が、現在の入力アドレス信号に応じてビット線を選
択すると同時に、1つ先の入力アドレス信号に応じてビ
ット線を選択することにより、1回のアクセスで偶数ア
ドレスとその1つ先の奇数アドレス、あるいは奇数アド
レスとその1つ先の偶数アドレスを同時に選択するとい
う先読み動作を実現でき、シリアル連続アクセスを行う
場合の読み出し時間を短縮することができる。
号に基づく判断と共に現在の1つ先の入力アドレス信号
に基づく判断を行い、行選択手段が、現在の入力アドレ
ス信号に応じたワード線選択を行うと同時に、1つ先の
入力アドレス信号に応じたワード線選択を行い、列選択
手段が、現在の入力アドレス信号に応じてビット線を選
択すると同時に、1つ先の入力アドレス信号に応じてビ
ット線を選択することにより、1回のアクセスで偶数ア
ドレスとその1つ先の奇数アドレス、あるいは奇数アド
レスとその1つ先の偶数アドレスを同時に選択するとい
う先読み動作を実現でき、シリアル連続アクセスを行う
場合の読み出し時間を短縮することができる。
【図1】 本発明の第1の実施の形態となる不揮発性半
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
【図2】 上位データを読み出すときに選択ワード線に
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。
【図3】 下位データを読み出すときに選択ワード線に
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。
印加されるワード線電圧の様子を示すタイミングチャー
ト図である。
【図4】 2値変換回路の構成を示す回路図である。
【図5】 本発明の第2の実施の形態となる不揮発性半
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
【図6】 従来の不揮発性半導体記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図7】 図6の不揮発性半導体記憶装置において選択
ワード線に印加されるワード線電圧の様子を示すタイミ
ングチャート図である。
ワード線に印加されるワード線電圧の様子を示すタイミ
ングチャート図である。
1、1a…アドレス認識回路、2、2a…ロウデコー
ダ、3、3a…カラムデコーダ、4L0、4L1、4R
0、4R1…カラムセレクタ、5L0、5L1、5R
0、5R1…センスアンプ、6L0a、6L0b、6L
0c、6L1a、6L1b、6L1c、6R0a、6R
0b、6R0c、6R1a、6R1b、6R1c…ラッ
チ回路、7L0、7L1、7R0、7R1…2値変換回
路、8L、8R…出力データ切換回路、L、R、L0、
L1、R0、R1…セルプレート、ML0、ML1、M
R0、MR1…多値式メモリセルトランジスタ、WL、
WR、W0、W1…ワード線、BL0、BL1、BR
0、BR1…ビット線、HL0、HL1、HR0、HR
1…上位データ、LL0、LL1、LR0、LR1…下
位データ、OUTL、OUTR…出力データ。
ダ、3、3a…カラムデコーダ、4L0、4L1、4R
0、4R1…カラムセレクタ、5L0、5L1、5R
0、5R1…センスアンプ、6L0a、6L0b、6L
0c、6L1a、6L1b、6L1c、6R0a、6R
0b、6R0c、6R1a、6R1b、6R1c…ラッ
チ回路、7L0、7L1、7R0、7R1…2値変換回
路、8L、8R…出力データ切換回路、L、R、L0、
L1、R0、R1…セルプレート、ML0、ML1、M
R0、MR1…多値式メモリセルトランジスタ、WL、
WR、W0、W1…ワード線、BL0、BL1、BR
0、BR1…ビット線、HL0、HL1、HR0、HR
1…上位データ、LL0、LL1、LR0、LR1…下
位データ、OUTL、OUTR…出力データ。
Claims (3)
- 【請求項1】 複数ビットを記憶する多値式メモリセル
を有し、前記複数ビットの読み出しのために複数レベル
のワード線電圧が予め規定されている半導体記憶装置に
おいて、 前記メモリセルがマトリクス状に配置されたメモリセル
アレイと、 各行のメモリセルごとに設けられた複数のワード線と、 各列のメモリセルごとに設けられた複数のビット線と、 入力アドレス信号が前記複数ビットのうちの上位側デー
タを指定しているか、下位側データを指定しているかを
判断する認識手段と、 入力アドレス信号に応じてワード線を選択し、認識手段
の結果に応じて前記複数レベルのワード線電圧のうち上
位側データあるいは下位側データの読み出しに必要な最
少限のワード線電圧のみを選択ワード線に印加する行選
択手段と、 入力アドレス信号に応じてビット線を選択する列選択手
段と、 選択ビット線のレベルに応じて出力データを生成する出
力手段とを備えることを特徴とする半導体記憶装置。 - 【請求項2】 複数ビットを記憶する多値式メモリセル
を有し、前記複数ビットの読み出しのために複数レベル
のワード線電圧が予め規定されている半導体記憶装置に
おいて、 前記メモリセルがマトリクス状に配置されたメモリセル
アレイと、 偶数アドレスに対応した、各行のメモリセルごとに設け
られた複数の第1のワード線と、 奇数アドレスに対応した、各行のメモリセルごとに設け
られた複数の第2のワード線と、 各列のメモリセルごとに設けられた複数のビット線と、 現在の入力アドレス信号が偶数アドレスを指定している
か、奇数アドレスを指定しているかを判断すると共に、
現在の入力アドレス信号が前記複数ビットのうちの上位
側データを指定しているか、下位側データを指定してい
るかを判断する認識手段と、 現在の入力アドレス信号に応じて第1のワード線あるい
は第2のワード線のいずれか一方からワード線を選択
し、認識手段の結果に応じて前記複数レベルのワード線
電圧のうち上位側データあるいは下位側データの読み出
しに必要な最少限のワード線電圧のみを選択ワード線に
印加する行選択手段と、 現在の入力アドレス信号に応じてビット線を選択する列
選択手段と、 選択ビット線のレベルに応じて出力データを生成する出
力手段とを備えることを特徴とする半導体記憶装置。 - 【請求項3】 請求項2記載の半導体記憶装置におい
て、 前記認識手段は、シリアル連続アクセスを行うとき、現
在の1つ先の入力アドレス信号が上位側データを指定し
ているか、下位側データを指定しているかを判断するも
のであり、 前記行選択手段は、シリアル連続アクセスを行うとき、
現在の入力アドレス信号に応じたワード線選択を行うと
同時に、1つ先の入力アドレス信号に応じたワード線選
択を行い、現在の入力アドレス信号に基づく選択ワード
線に対し、現在の入力アドレス信号に基づく認識手段の
結果に応じて上位側データあるいは下位側データの読み
出しに必要な最少限のワード線電圧のみを印加すると同
時に、1つ先の入力アドレス信号に基づく選択ワード線
に対し、1つ先の入力アドレス信号に基づく認識手段の
結果に応じて上位側データあるいは下位側データの読み
出しに必要な最少限のワード線電圧のみを印加するもの
であり、 前記列選択手段は、現在の入力アドレス信号に応じてビ
ット線を選択すると同時に、1つ先の入力アドレス信号
に応じてビット線を選択するものであることを特徴とす
る半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15029499A JP3530421B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体記憶装置 |
US09/579,320 US6195284B1 (en) | 1999-05-28 | 2000-05-25 | Semiconductor memory device |
KR1020000028531A KR100355083B1 (ko) | 1999-05-28 | 2000-05-26 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15029499A JP3530421B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000339975A true JP2000339975A (ja) | 2000-12-08 |
JP3530421B2 JP3530421B2 (ja) | 2004-05-24 |
Family
ID=15493860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15029499A Expired - Fee Related JP3530421B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6195284B1 (ja) |
JP (1) | JP3530421B2 (ja) |
KR (1) | KR100355083B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7296111B2 (en) | 1999-06-22 | 2007-11-13 | Renesas Technology Corp. | Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing |
US7489544B2 (en) * | 2003-07-11 | 2009-02-10 | Samsung Electronics Co., Ltd. | Flash memory device having multi-level cell and reading and programming method thereof |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3420121B2 (ja) * | 1999-06-30 | 2003-06-23 | Necエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
US6483743B1 (en) | 2001-06-18 | 2002-11-19 | Intel Corporation | Multilevel cell memory architecture |
US8625345B2 (en) | 2011-07-27 | 2014-01-07 | Micron Technology, Inc. | Determining and transferring data from a memory array |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5515317A (en) * | 1994-06-02 | 1996-05-07 | Intel Corporation | Addressing modes for a dynamic single bit per cell to multiple bit per cell memory |
-
1999
- 1999-05-28 JP JP15029499A patent/JP3530421B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-25 US US09/579,320 patent/US6195284B1/en not_active Expired - Fee Related
- 2000-05-26 KR KR1020000028531A patent/KR100355083B1/ko not_active IP Right Cessation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7296111B2 (en) | 1999-06-22 | 2007-11-13 | Renesas Technology Corp. | Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing |
US7441072B2 (en) | 1999-06-22 | 2008-10-21 | Renesas Technology Corp. | Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing |
US7685357B2 (en) | 1999-06-22 | 2010-03-23 | Renesas Technology Corp. | Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing |
US7949823B2 (en) | 1999-06-22 | 2011-05-24 | Renesas Electronics Corporation | Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing |
US7489544B2 (en) * | 2003-07-11 | 2009-02-10 | Samsung Electronics Co., Ltd. | Flash memory device having multi-level cell and reading and programming method thereof |
US7715231B2 (en) | 2003-07-11 | 2010-05-11 | Samsung Electronics Co., Ltd. | Flash memory device having multi-level cell and reading and programming method thereof |
Also Published As
Publication number | Publication date |
---|---|
KR100355083B1 (ko) | 2002-10-11 |
KR20000077442A (ko) | 2000-12-26 |
JP3530421B2 (ja) | 2004-05-24 |
US6195284B1 (en) | 2001-02-27 |
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Date | Code | Title | Description |
---|---|---|---|
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