JP5771315B2 - 半導体集積回路 - Google Patents

Description

本発明の実施形態は、半導体集積回路に関する。

近年、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable GateA
rray）に代表されるようなリコンフィギャラブルな集積回路装置が注目されている。ＦＰ
ＧＡは、論理ブロックで基本的な論理情報を実現し、論理ブロック間の接続をスイッチで
切り替える。これによってＦＰＧＡは、利用者が任意の論理機能を実現することができる
。この論理ブロックは、真理値表を実現するルックアップテーブル（ＬＵＴ：Lookup Tab
le）回路が用いられる。また、ＬＵＴ回路は、コンフィギュレーションメモリ（ＣＭ：Co
nfiguration Memory）とマルチプレクサ（ＭＵＸ：Multiplexer）から成り、入力信号に
より選択されたメモリの状態を読み出す。ＣＭを書き換えることで任意の真理表を実現す
ることができる。

ＣＭにはＳＲＡＭ（Static Random Access Memory）型のメモリが用いられることが多
い。ＳＲＡＭ型メモリはロジックトランジスタと同じプロセスで作製可能なため、作りや
すいが、揮発性メモリであるため、電源を切るとデータが失われてしまう。そのため、Ｌ
ＵＴ回路の電源を入れたままにしておかなければならない。更に、半導体素子が微細化さ
れるにつれて、ＳＲＡＭ型メモリのリーク電流は増加するため、最先端のプロセスを用い
て微細化したＬＵＴ回路ではリーク電流が増大する。

国際公開第２００４／０５９８３８号

D. Suzuki et al., VLSI Circuits 2009 p.80

本発明は、消費電力を削減した半導体集積回路を提供することを目的とする。

上記目的を達成するために、本発明の実施形態による半導体集積回路は、第１の電源と
第２の電源との間に第１及び第２の不揮発メモリと第１の極性を持つスイッチング素子と
第１の極性とは異なる第２の極性を持つスイッチング素子が接続されたメモリセルを複数
含む半導体集積回路であって、前記メモリセルのうち、第１のメモリセルの出力配線と第
２のメモリセルの出力配線が接続され、第１のメモリセルの第１の極性を持つスイッチン
グ素子の制御ゲートには入力信号が入力され、第２の極性を持つスイッチング素子の制御
ゲートには前記入力信号の反転信号が入力され、第２のメモリセルの第１の極性を持つス
イッチング素子の制御ゲートには前記入力信号の反転信号が入力され、第２の極性を持つ
スイッチング素子の制御ゲートには前記入力信号が入力される。

本発明の実施形態に係るＦＰＧＡのブロック図。 本発明の実施形態に係るＦＰＧＡのメインタイルの一具体例を示すブロック図。 本発明の実施形態に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の実施形態に係るＦＰＧＡのＬＵＴ回路内のＦｌａｓｈメモリの配置を示す図。 本発明の第１の実施形態の変形例１に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第１の実施形態の変形例２に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第１の実施形態の変形例３に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第２の実施形態に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第２の実施形態の変形例に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第２の実施形態の変形例に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第２の実施形態の変形例に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第２の実施形態の変形例に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第３の実施形態に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の第４の実施形態に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。 本発明の実施形態に係るＦＰＧＡのＬＵＴ回路に含まれるメモリセルの構成を示す回路図。 本発明の第５の実施形態に係るＦＰＧＡのＬＵＴ回路の構成を示す回路図。

（第１の実施形態）
以下、本発明の実施形態について図面を参照して説明する。図１は、本発明の実施形態
に係るＦＰＧＡのブロック図である。このＦＰＧＡは、メインタイル、入出力ブロック、
周辺回路から構成されている。メインタイルは、論理演算を行う回路ブロックである。入
出力ブロックは、チップ内外と情報の伝達を行うブロックである。また、周辺回路は、チ
ップに電源を供給するための回路、ＦＰＧＡに回路情報を書き込むための回路、クロック
生成回路等から構成されている。

図２は、メインタイルの一具体例を示すブロック図である。メインタイルは論理ブロッ
ク、コネクションブロック、スイッチブロックから構成されている。それぞれのブロック
は、配線で接続されている。論理ブロックは、論理演算を行うブロックである。コネクシ
ョンブロックは、論理ブロックと配線を接続するブロックであり、配線の信号を論理ブロ
ックに入力する回路と、論理ブロックの出力信号を配線に出力する回路とを備える。スイ
ッチブロックは、直交する配線の接続を制御するスイッチ回路から構成され、直交する配
線同士の接続、切断を制御するブロックである。

論理ブロックは、Ｎ個の論理セルとＩ個の入力、および複数のマルチプレクサから構成
されている。また、入力、出力はそれぞれＩ個、Ｎ個ある。論理セルとは、ＦＰＧＡにお
いて論理演算を行う最小単位である。論理ブロックへの入力信号と論理セルの出力信号は
それぞれマルチプレクサに入力されている。マルチプレクサはその中から一つを選択し、
論理セルの入力へと出力する。

論理セルは例えば、ルックアップテーブル（ＬＵＴ）と、フリップフロップ（Ｄ−ＦＦ
）と、マルチプレクサから構成され、論理セルへの入力と、ＬＵＴに設定された情報に基
づいて、情報を出力する。

図３は、本実施形態に係るＬＵＴ回路の構成を示す回路図の一例である。図３では、１
入力１出力のＬＵＴ回路を示す。ＬＵＴ回路１は、第１のメモリセル１０ａと第２のメモ
リセル１０ｂから成り、第１のメモリセル１０ａと第２のメモリセル１０ｂの出力は互い
に接続される。第１のメモリセル１０ａは、２つのＦｌａｓｈメモリ１１ａ、１４ａを含
み、Ｆｌａｓｈメモリ１１ａは一端が電圧ＶＤＤ（電源線電位）の第１の電源に接続され
、Ｆｌａｓｈメモリ１４ａは一端が電圧ＶＤＤよりも低電位の電圧ＶＳＳの第２の電源に
接続される。Ｆｌａｓｈメモリ１１ａと出力ノードの間には、Ｐ型ＭＯＳＦＥＴ１２ａが
設けられ、Ｆｌａｓｈメモリ１４ａと出力ノードの間には、Ｎ型ＭＯＳＦＥＴ１３ａが設
けられる。第２のメモリセル１０ｂも、第１のメモリセル１０ａと同様に、Ｆｌａｓｈメ
モリ１１ｂの一端が電圧ＶＤＤの第１の電源に接続され、Ｆｌａｓｈメモリ１４ｂの一端
が電圧ＶＳＳの第２の電源に接続され、Ｆｌａｓｈメモリ１１ｂ、１４ｂと出力ノードの
間には、それぞれＰ型ＭＯＳＦＥＴ１２ｂ、Ｎ型ＭＯＳＦＥＴ１３ｂが設けられる。

なお、図３および以降の説明では、ＬＵＴ回路に含まれるメモリセルが２つのＦｌａｓ
ｈメモリと複数のＭＯＳＦＥＴにより構成されているとして説明する。しかしながら、メ
モリセルに含まれるメモリはＦｌａｓｈメモリに限られることは無く、ＭＯＮＯＳメモリ
やＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）など、他の
不揮発メモリであっても良いし、電荷蓄積層がＳｉＮなどのダングリングボンドを多数持
った材料からなるメモリであっても良い。また、ＭＯＳＦＥＴもＭＥＭＳなど他のスイッ
チング素子に置き換えることが可能である。

さらに、図３および以降の図面では、２つのＦｌａｓｈメモリはＮ型のチャネル伝導を
持つトランジスタ記号で表すが、第１の電源に接続されるＦｌａｓｈメモリはＰ型のチャ
ネル伝導を持つメモリで構成することも可能であるし、２つともＰ型のメモリで構成する
ことも可能である。

ＬＵＴ回路１内のＦｌａｓｈメモリは、データが書き込まれて浮遊ゲート内に所定の量
の電子が注入されており、しきい値電圧が高い状態と、データが消去されて浮遊ゲート内
に所定の量の電子が無く、しきい値電圧が低い状態とのいずれかに設定される。そして、
同一メモリセルに含まれるＦｌａｓｈメモリ１１ａと１４ａ（１１ｂと１４ｂ）は、異な
る状態にプログラムされる。すなわち、例えばＦｌａｓｈメモリ１１ａが高しきい値電圧
の状態にプログラムされるのであれば、Ｆｌａｓｈメモリ１４ａは低しきい値電圧の状態
にプログラムされる。これらの互いに異なる状態にプログラムされたＦｌａｓｈメモリに
は、高しきい値電圧より小さく、低しきい値電圧より高い電圧が加えられる。

同一メモリセルのＰ型ＭＯＳＦＥＴ１２ａ（１２ｂ）とＮ型ＭＯＳＦＥＴ１３ａ（１３
ｂ）の制御ゲートは、異なる配線（第１の配線と第２の配線）に接続されている。また、
異なるメモリセルの同じ導電型を有するＭＯＳＦＥＴ１２ａと１２ｂ（１３ａと１３ｂ）
の制御ゲートも、異なる配線に接続される。第１および第２の配線のいずれか一方の配線
によってメモリセルに入力される値が、ＬＵＴ回路１への入力信号であり、その入力信号
を反転した値が他方の配線によってメモリセルに入力される。

第１の配線と第２の配線で入力されるロジックの値を「０」と「１」で表せば、例えば
、第１のメモリセルのＰ型ＭＯＳＦＥＴ１２ａの制御ゲートに「０」が与えられていれば
、第１のメモリセルのＮ型ＭＯＳＦＥＴ１３ａの制御ゲートには「１」が与えられ、第２
のメモリセルのＰ型ＭＯＳＦＥＴ１２ｂの制御ゲートには「１」が与えられ、第２のメモ
リセルのＮ型ＭＯＳＦＥＴ１３ｂの制御ゲートには「０」が与えられる。このとき、第１
のメモリセルのＰ型ＭＯＳＦＥＴ１２ａとＮ型ＭＯＳＦＥＴ１３ａは導通する。そして、
Ｆｌａｓｈメモリ１１ａが低しきい値電圧に設定されている場合（１４ａが高しきい値電
圧に設定されている場合）には、高電位側の電圧ＶＤＤに近い電圧が第１のメモリセルか
ら出力され、Ｆｌａｓｈメモリ１４ａが低しきい値電圧に設定されている場合（１１ａが
高しきい値電圧に設定されている場合）には、低電位側の電圧ＶＳＳに近い電圧が第１の
メモリセルから出力される。一方、第２のメモリセルのＰ型ＭＯＳＦＥＴ１２ｂとＮ型Ｍ
ＯＳＦＥＴ１３ｂは非導通となる。このため、第１のメモリセルの出力値が出力ノードに
出力される。このように、２つのメモリセルの出力は互いに接続されているが、いずれか
一方のみが導通状態となるため、導通状態のメモリセルの状態が、出力ノードに出力され
る。

このように、ＬＵＴ回路１では、２つのメモリセルの内、ＬＵＴ回路１への入力信号に
応じた一方のメモリセルが必ず非導通になる。そのため、非導通のメモリセルで発生する
リーク電流をゼロに近い値まで削減することが可能になる。よって、ＬＵＴ回路１動作中
のリーク電流を半減させることが可能になる。

このＬＵＴ回路１０１は、第一の電源から第二の電源の間のリークパスに４つの素子が
挿入されるためリーク電流が削減される。メモリセル内のＦｌａｓｈメモリのリーク電流
よりもＭＯＳＦＥＴのリーク電流が小さくなるよう調整すると、さらにこのＬＵＴ回路１
を効果的に用いることができる。例えば、第１のメモリセル１０ａにおいて、式（１）を
満たすように調整する。

Ｍｉｎ（Ｉ１２ａ，Ｉ１３ａ）＜Ｍｉｎ（Ｉ１１ａ，Ｉ１４ａ） …（１）
ただし、式（１）のＩ１２ａ等は、ＭＯＳＦＥＴ１２ａ等でのリーク電流であり、Ｍｉｎ
（ａ，ｂ）は、ａとｂのいずれか小さい方の値を表す。

ＭＯＳＦＥＴのリーク電流は、ゲート長やゲート幅、しきい値電圧などにより調整可能
であるため、使用するＦｌａｓｈメモリの特性に応じて、式（１）を満たすように設計す
る。または、Ｆｌａｓｈメモリのリーク電流もゲート長やゲート幅、しきい値電圧、書き
込み／消去時のしきい値電圧のシフト量や制御ゲートに加える電圧に依存する。そこで、
使用するＭＯＳＦＥＴの特性を考慮して、より小さいサイズのＦｌａｓｈメモリを使用す
るということも可能である。もしくは、基板バイアスを用いてＭＯＳＦＥＴまたはＦｌａ
ｓｈメモリのしきい値を制御しても良い。

ここで、Ｆｌａｓｈメモリへのデータの書き込みとデータの消去について説明する。Ｆ
ｌａｓｈメモリへのデータの書き込みは、書き込みたいＦｌａｓｈメモリの制御ゲートと
Ｆｌａｓｈメモリが接続される第１の電源から印加される電圧と第２の電源から印加され
る電圧を制御することで行われる。つまり、書き込みたいＦｌａｓｈメモリの制御ゲート
と、このＦｌａｓｈメモリに接続されている第１の電源と第２の電源との電位差をプログ
ラム電圧Ｖｐｒｇとなるように設定する。例えば、Ｆｌａｓｈメモリの制御ゲートの電圧
をＶｐｒｇとして、第１の電源および第２の電源の電位を０Ｖにする。これによって、こ
のＦｌａｓｈメモリのゲートとチャネルとの間の電圧がＶｐｒｇとなり、情報を書き込む
ことができる。

なお、ＬＵＴ回路１内のＦｌａｓｈメモリは、図４に示すようにマトリクス状に配置さ
れており、複数のＦｌａｓｈメモリの制御ゲートが同じ配線に接続されている。Ｆｌａｓ
ｈメモリへのデータ書き込み時に、制御ゲートが同じ配線に接続される別のＦｌａｓｈメ
モリに書き込みをしない場合は、書き込みをしないＦｌａｓｈメモリの電源線電位を０よ
りも少し高い電圧Ｖａに設定する。これによって、書き込みをしないＦｌａｓｈメモリの
ゲートとチャネルとの間の電圧がＶｐｒｇ−Ｖａとなるため、書き込みを防ぐことができ
る。

Ｆｌａｓｈメモリのデータの消去は、データを消去するＦｌａｓｈメモリの制御ゲート
と第２の電源（基板）との間の電位差をＶｅｒａｓｅにする。例えば、ゲート電位を０Ｖ
として、基板電位をＶｅｒａｓｅとする。これによって、基板が共通化されるＦｌａｓｈ
メモリのデータを全て消去することができる。

（変形例１）
図３のＬＵＴ回路１では、１つのメモリセル内にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴ
の両方が用いられている場合を示したが、１つのメモリセル内に同じ導電型のＭＯＳＦＥ
Ｔが用いられていても良い。図５は第１の実施形態の第１の変形例を示す図であり、１つ
のメモリセル内に同じ導電型のＭＯＳＦＥＴが用いられた場合のＬＵＴ回路の一例である
。

図５に示すＬＵＴ回路２では、ＬＵＴ回路２に含まれる全てのＭＯＳＦＥＴが同じ導電
型である。そして、２つのメモリセルの内、一方のメモリセル（例えば第２のメモリセル
２０ｂ）のＭＯＳＦＥＴの制御ゲートにはＬＵＴ回路２への入力信号が入力され、他方の
メモリセル（例えば第１のメモリセル２０ａ）のＭＯＳＦＥＴの制御ゲートにはＬＵＴ回
路２への入力信号の反転値が入力される。なお、図５では全てＰ型ＭＯＳＦＥＴの例を示
しているが、全てＮ型ＭＯＳＦＥＴであっても良い。

このようなＬＵＴ回路２であっても、２つのメモリセルの内、ＬＵＴ回路２への入力信
号に応じた一方のメモリセルが必ず非導通になる。そのため、非導通のメモリセルで発生
するリーク電流をゼロに近い値まで削減することが可能になる。よって、ＬＵＴ回路２動
作中のリーク電流を半減させることが可能になる。

（変形例２）
図６は第１の実施形態の第２の変形例を示す図であり、１つのメモリセル内に同じ導電
型のＭＯＳＦＥＴが用いられた場合のＬＵＴ回路の一例である。図６に示すＬＵＴ回路３
では、ＬＵＴ回路３に含まれる第１のメモリセル３０ａ内のＭＯＳＦＥＴと、第２のメモ
リセル３０ｂ内のＭＯＳＦＥＴとが異なる導電型である。そして、ＬＵＴ回路３への入力
信号がＬＵＴ回路３内の全てのＭＯＳＦＥＴの制御ゲートに入力される。そのため、図３
に示したＬＵＴ回路１や図５に示したＬＵＴ回路２では必要な反転値を入力するための配
線がＬＵＴ回路３では必要無い。

このようなＬＵＴ回路３であっても、２つのメモリセルの内、ＬＵＴ回路３への入力信
号に応じた一方のメモリセルが必ず非導通になり、ＬＵＴ回路３動作中のリーク電流を半
減させることが可能になる。

（変形例３）
図７は第１の実施形態の第３の変形例を示す図である。図７に示すＬＵＴ回路４は、第
１の電源および第２の電源に近い方にＭＯＳＦＥＴ１２ａ、１３ａ、１２ｂ、１３ｂを配
置し、出力ノードに近い方にＦｌａｓｈメモリ１１ａ、１４ａ、１１ｂ、１４ｂを配置し
て構成される。このような構成のＬＵＴ回路４では、Ｆｌａｓｈメモリ素子を隣接して配
置するため、レイアウト面積を小さく抑えることが可能になる。

ただし、ＬＵＴ回路４の場合には、Ｆｌａｓｈメモリと第１および第２の電源との間に
ＭＯＳＦＥＴが形成されているため、Ｆｌａｓｈメモリへの書き込み時に、書き込むメモ
リセルへの入力信号を制御して、当該メモリセルのＭＯＳＦＥＴを導通状態にしてＦｌａ
ｓｈメモリにチャネルを作る必要がある。これに対して、図３にて説明したＬＵＴ回路１
の場合、Ｆｌａｓｈメモリに情報を書き込むときに、書き込むメモリセルの入力信号を制
御する必要が無い。

なお、図７では、第１の電源に近い方から第２の電源に近い方へ順に、Ｐ型ＭＯＳＦＥ
Ｔ１２ａ（１２ｂ）、Ｆｌａｓｈメモリ１１ａ（１１ｂ）、Ｆｌａｓｈメモリ１４ａ（１
４ｂ）、Ｎ型ＭＯＳＦＥＴ１３ａ（１３ｂ）と配置されている例を示したが、異なる配置
でも良い。例えば、第１の電源に近い方から第２の電源に近い方へ順に、ＭＯＳＦＥＴ、
Ｆｌａｓｈメモリ、ＭＯＳＦＥＴ、Ｆｌａｓｈメモリと配置されても良いし、Ｆｌａｓｈ
メモリ、ＭＯＳＦＥＴ、Ｆｌａｓｈメモリ、ＭＯＳＦＥＴと配置されても良い。

また、図７では、１つのメモリセル内にＰ型ＭＯＳＦＥＴ１２ａ（１２ｂ）とＮ型ＭＯ
ＳＦＥＴ１３ａ（１３ｂ）とが含まれるとして説明したが、変形例２と変形例３を組み合
わせて、１つのメモリセル内に同じ極性を有するＭＯＳＦＥＴを設けても良い。

（第２の実施形態）
本実施形態では、抵抗変化性メモリを不揮発メモリとして用いてＬＵＴ回路を構成する
例について説明する。なお、ＬＵＴ回路以外のＦＰＧＡの構成要素は第１の実施形態と同
様であるため、説明を省略する。

抵抗変化性メモリとは、端子間の電圧値や電圧の方向によって素子の抵抗値をプログラ
ムすることができるメモリ素子である。スピントルクトランスファーＭＲＡＭ、相変化メ
モリ、電界効果による抵抗変化メモリ、イオンメモリなどが抵抗変化性メモリの例である
。ここでは、端子間にかける電圧の大きさと時間によって低抵抗状態と高抵抗状態にプロ
グラムされる抵抗変化性メモリをユニポーラ型とよび、端子間の電圧の方向によって低抵
抗状態と高抵抗状態にプログラムされるものをバイポーラ型とよぶ。ユニポーラ型とバイ
ポーラ型のいずれの抵抗変化性メモリであっても、所定のプログラム電圧（又は電流）が
端子間に印加されることによって、抵抗変化性メモリ素子の抵抗状態が高抵抗状態から低
抵抗状態へ、又は、低抵抗状態から高抵抗状態へ可逆的に変化する。そして、抵抗変化性
メモリの抵抗状態は、所定のプログラム電圧が印加されるまで、実質的に不揮発である。

図８は、第２の実施形態に係るＬＵＴ回路の一例を示す図である。ＬＵＴ回路１０１で
は、図３を用いて説明した第１の実施形態に係るＬＵＴ回路１と同じ構成要素には同じ記
号を付与し、詳細な説明は省略する。ＬＵＴ回路１０１は、一端が電圧ＶＤＤ（電源線電
位）の第１の電源に接続され、他端をＰ型ＭＯＳＦＥＴ１２ａ（１２ｂ）に接続された抵
抗変化性メモリ１１１ａ（１１１ｂ）と、一端がＮ型ＭＯＳＦＥＴ１３ａ（１３ｂ）に接
続され、他端が電圧ＶＤＤよりも低電位の電圧ＶＳＳの第２の電源に接続された抵抗変化
性メモリ１１４ａ（１１４ｂ）を有する。

抵抗変化性メモリ１１１ａ、１１１ｂ、１１４ａ、１１４ｂは、ユニポーラ型であると
する。同一メモリセルに含まれる抵抗変化性メモリ１１１ａと１１４ａ（１１１ｂと１１
４ｂ）は、異なる状態にプログラムされる。すなわち、例えば抵抗変化性メモリ１１１ａ
が高抵抗状態にプログラムされるならば、抵抗変化性メモリ１１４ａは低抵抗状態にプロ
グラムされる。

ＬＵＴ回路１０１に含まれるＭＯＳＦＥＴ１２ａ、１３ａ、１２ｂ、１３ｂは、第１の
実施形態にて説明したＭＯＳＦＥＴと同様、ＬＵＴ回路１０１に入力信号が入力されたと
きに２つのメモリセルの内、一方のメモリセルに含まれる２つのＭＯＳＦＥＴは導通し、
他方のメモリセルに含まれる２つのＭＯＳＦＥＴは導通しないよう、ＭＯＳＦＥＴの極性
やＭＯＳＦＥＴの制御ゲートへの入力信号が設定される。

このように抵抗変化性メモリを用いたＬＵＴ回路１０１であっても、２つのメモリセル
の内、ＬＵＴ回路１０１への入力信号に応じた一方のメモリセルが必ず非導通になる。そ
のため、非導通のメモリセルで発生するリーク電流をゼロに近い値まで削減することが可
能になる。よって、ＬＵＴ回路１０１動作中のリーク電流を半減させることが可能になる
。

このＬＵＴ回路１０１は、第一の電源から第二の電源の間のリークパスに４つの素子が
挿入されるためリーク電流が削減される。メモリセル内の抵抗変化性メモリのリーク電流
よりもＭＯＳＦＥＴのリーク電流が小さくなるよう調整すると、さらにこのＬＵＴ回路１
０１を効果的に用いることができる。例えば、第１のメモリセル１０１ａにおいて、式（
２）を満たすように調整する。

Ｍｉｎ（Ｉ１２ａ，Ｉ１３ａ）＜Ｍｉｎ（Ｉ１１１ａ，Ｉ１１４ａ） …（２）
ただし、式（２）のＩ１１１ａやＩ１１４ａ等は、抵抗変化性メモリ１１１ａ、１１４ａ
でのリーク電流である。抵抗変化性メモリのリーク電流は、抵抗変化性メモリの面積や膜
厚、材料によって調整することができる。また、ＭＯＳＦＥＴのリーク電流は、ゲート長
やゲート幅、しきい値電圧などにより調整可能であるため、使用する抵抗変化性メモリの
特性に応じて、式（２）を満たすように設計する。もしくは、基板バイアスを用いてＭＯ
ＳＦＥＴのしきい値を制御しても良い。

次に、ＬＵＴ回路１０１の抵抗変化性メモリへのデータの書き込み／消去についてメモ
リセル１１０ａを例にして説明する。抵抗変化性メモリのデータ書き込み／消去は端子間
に電圧を印加して行う。そこで、抵抗変化性メモリ１１１ａ、１１４ａへのデータ書き込
み／消去を行うために、まずＭＯＳＦＥＴ１２ａ、１３ａを導通させる。つまり、ＭＯＳ
ＦＥＴ１２ａ、１３ａ等が選択トランジスタの役目も担っていると考えることもできる。

そして、抵抗変化性メモリ１１１ａへのデータの書き込み／消去を行うためには、高電
位側の第１の電源の電源線を高電位電源からプログラム用電源に切り替え、低電位側の第
２の電源の電源線をフローティング状態にする。これによって、第１の電源の電源線と出
力ノードとの間にプログラム電圧が加わり、抵抗変化性メモリ１１１ａへのデータの書き
込み／消去を行うことができる。

一方、抵抗変化性メモリ１１４ａへのデータの書き込み／消去を行うためには、低電位
側の第２の電源の電源線を低電位電源からプログラム用電源に切り替え、高電位側の第１
の電源の電源線をフローティング状態にする。これによって、第２の電源の電源線と出力
ノードとの間にプログラム電圧が加わり、抵抗変化性メモリ１１４ａへのデータの書き込
み／消去を行うことができる。

このように電源線と出力ノードとの間に電圧をかけるため、出力ノードにスイッチ１７
が接続され、メモリセルのプログラム時には電源線への切り替えができる。

（変形例１）
次に、ＬＵＴ回路１０１に含まれる抵抗変化性メモリがバイポーラ型である場合の、抵
抗変化性メモリへのデータ書き込み／消去について説明する。図９は、バイポーラ型の抵
抗変化性メモリを用いた場合のＬＵＴ回路の一例である。抵抗変化性メモリがバイポーラ
型である場合、ＬＵＴ回路１０２には出力ノードに電源線への切り替えスイッチを接続し
なくてもデータ書き込み／消去が可能である。その場合、同一メモリセル内に含まれる抵
抗変化性メモリ（例えば１１１ａと１１５ａ）は、第１の電源から第２の電源へ向かう方
向に対して、異なる極性が並ぶように配置される。つまり、極性の方向を”＋”と”−”
で表した場合に、抵抗変化性メモリ１１１ａの極性の方向が、第１の電源から第２の電源
へ向かう方向に”＋−”となるように配置されるとすると、抵抗変化性メモリ１１５ａは
極性の方向が”−＋”となるように配置される。もしくは、抵抗変化性メモリ１１１ａの
極性の方向が、第１の電源から第２の電源へ向かう方向に”−＋”となるように配置され
るとすると、抵抗変化性メモリ１１５ａは極性の方向が”＋−”となるように配置される
。

このように配置されたバイポーラ型の抵抗変化性メモリ１１１ａ、１１５ａにデータ書
き込み／消去を行う場合、まず、ＭＯＳＦＥＴ１２ａ、１３ａを導通させる。そして、高
電位側の第１の電源の電源線を高電位電源から第１のプログラム用電源に切り替え、低電
位側の第２の電源の電源線を低電位電源から第２のプログラム用電源に切り替える。する
と、第１のプログラム用電源と第２のプログラム用電源の電位差の方向に応じて、抵抗変
化性メモリ１１１ａと１１５ａとが、一度の手順で互いに異なる状態にプログラムされる
。

このように、バイポーラ型の抵抗変化性メモリを用いれば、出力ノードにスイッチを設
けなくても良いため、ユニポーラ型の抵抗変化性メモリを用いた場合よりも小面積化する
ことができる。

（変形例２）
第２の実施形態の変形例として、第１の実施形態にて説明した第１の変形例を適用して
、ＬＵＴ回路に含まれる全てのＭＯＳＦＥＴを同じ導電型にしても良い（例えば図１０）
。また、第１の実施形態の第２の変形例を適用して第１のメモリセル内のＭＯＳＦＥＴと
第２のメモリセル内のＭＯＳＦＥＴとを異なる導電型にしても良い（例えば図１１）。

さらに、図１２に示すように第２の実施形態に係る回路に対して、第１の実施形態の第
３の変形例を適用することもできる。ただし、第１の実施形態では、Ｆｌａｓｈメモリと
ＭＯＳＦＥＴとの位置関係に応じて、Ｆｌａｓｈメモリへのデータ書き込み／消去時にＭ
ＯＳＦＥＴを導通させる必要があるか否かの違いがあったが、第２の実施形態に係るＬＵ
Ｔ回路では、図８に示すＬＵＴ回路１０１であっても、図１２に示すＬＵＴ回路１０５で
あっても抵抗変化性メモリへのデータ書き込み／消去時の手順は同じである。

（第３の実施形態）
本実施形態では、多入力１出力のＬＵＴ回路を構成する場合の第１の例について説明す
る。ＬＵＴ回路以外のＦＰＧＡの構成要素は第１の実施形態と同様であるため、説明を省
略する。なお、本実施形態および以降の実施形態４、５では、第１の実施形態にて説明し
たフローティングゲート型の不揮発性メモリ（ここではＦｌａｓｈメモリを例にする）を
用いて多入力１出力のＬＵＴ回路を構成する場合について説明するが、当然、第２の実施
形態にて説明した抵抗変化性メモリを用いても同様の構成を設けることができる。

図１３は、２入力１出力のＬＵＴ回路の第１の例を示す回路図である。図１３に示すＬ
ＵＴ回路２０１は、入力信号数の２倍である４つのメモリセル２１０ａ〜２１０ｄとトラ
ンスミッションゲート（ＴＭＧ：Transmission Gate）を用いて構成される。各メモリセ
ル２１０ａ〜２１０ｄの構成は第１の実施形態および第２の実施形態それらの変形例で説
明した構成のいずれかを適用することができる。

ＴＭＧは、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ並列に接続して設けられる。第１のメ
モリセル２１０ａと第２のメモリセル２１０ｂの出力は、第１のＴＭＧ２１８ａに入力さ
れ、第３のメモリセル２１０ｃと第４のメモリセル２１０ｄの出力は、第２のＴＭＧ２１
８ｂに入力される。メモリセル２１０ａ〜２１０ｄに含まれるＭＯＳＦＥＴの制御ゲート
にはそれぞれ、ＬＵＴ回路２０１へ入力された第１の入力信号（Ａ）とその反転値（¬Ａ
）のいずれかが入力される。そして、第１の入力信号に応じて、第１のメモリセル２１０
ａと第２のメモリセル２１０ｂのいずれか一方に含まれるＭＯＳＦＥＴが導通するととも
に、第３のメモリセル２１０ｃと第４のメモリセル２１０ｄのいずれか一方に含まれるＭ
ＯＳＦＥＴが導通する。そのため、ＴＭＧ２１８ａには、第１のメモリセル２１０ａと第
２のメモリセル２１０ｂのいずれか一方の出力値が入力され、ＴＭＧ２１８ｂには、第３
のメモリセル２１０ｃと第４のメモリセルのいずれか一方の出力値が入力される。

ＴＭＧ２１８ａ、２１８ｂはそれぞれ、Ｐ型とＮ型いずれか一方のＭＯＳＦＥＴの制御
ゲートにＬＵＴ回路２０１へ入力された第２の入力信号（Ｂ）が入力され、他方のＭＯＳ
ＦＥＴの制御ゲートには、第２の入力信号の反転値（¬Ｂ）が入力される。また、２つの
ＴＭＧ２１８ａと２１８ｂの同じ極性のＭＯＳＦＥＴには、一方の制御ゲートに第２の入
力信号（Ｂ）が入力され、他方の制御ゲートには第２の入力信号の反転値（¬Ｂ）が入力
される。このため、ＴＭＧ２１８ａ、２１８ｂは、第２の入力信号に応じたいずれか一方
が導通する。

このような構成のＬＵＴ回路２０１では、１つのＴＭＧに接続された２つのメモリセル
の内、第１の入力信号（Ａ）に応じたどちらか一方が非導通となる。このため、ＬＵＴ回
路２０１動作時に半分のメモリ回路のリーク電流が遮断される。すなわち、リーク電流を
約５０％削減することが可能である。

なお、図１３では、２入力１出力のＬＵＴ回路を例にして説明したが、任意の入力数の
ＬＵＴ回路を構成することができる。任意の入力数のＬＵＴ回路は、第１の実施形態およ
び第２の実施形態とそれらの変形例にて説明したメモリセルを複数用いて、このメモリセ
ルの出力を第２の入力信号に応じて動作するＴＭＧによって選択し、さらに第ｉ−１の入
力信号に応じて動作するＴＭＧからの出力を第ｉの入力信号（ｉは３〜ＬＵＴ回路への入
力信号数）によって動作するＴＭＧによって選択するというように、ＴＭＧによる選択を
繰り返すことで構成することができる。このように、入力数が多くなっても、第１の入力
信号に応じて半分のメモリセルのリーク電流が遮断される。すなわち、リーク電流を５０
％削減することが可能である。

また、図１３では、ＴＭＧを用いて第２の入力信号に応じた出力信号の制御をしている
として説明したが、第２の入力信号に応じた信号制御に用いる素子はＴＭＧに限定しない
。Ｎ型ＭＯＳＦＥＴのみ、またはＰ型ＭＯＳＦＥＴのみを用いたパストランジスタによっ
て制御することも可能である。

（第４の実施形態）
本実施形態では、多入力１出力のＬＵＴ回路を構成する場合の第２の例について説明す
る。本実施形態では、入力信号の数に応じた数のリーク電流を遮断するためのＭＯＳＦＥ
Ｔをメモリセル内に設け、ＬＵＴ回路への複数の入力信号とそれらの反転信号をメモリセ
ルに入力する。

図１４は、２入力１出力のＬＵＴ回路の第２の例を示す回路図である。ＬＵＴ回路２０
２は、入力信号数の２倍である４つのメモリセル２２０ａ〜２２０ｄを有する。メモリセ
ル２２０ａ〜２２０ｄのそれぞれは、入力信号数と同数のＮ型ＭＯＳＦＥＴとＰ型ＭＯＳ
ＦＥＴと、２つのＦｌａｓｈメモリから構成される。

なお、本実施形態に係るＬＵＴ回路は図１４のような構成に限らず、第１の実施形態、
第２の実施形態、またそれらの変形例を適用することができる。例えば、メモリセルから
の出力配線と第１の電源との間に１つのＦｌａｓｈメモリとＬＵＴ回路へのｍ個（ｍはＬ
ＵＴ回路への入力信号の数とする）のＭＯＳＦＥＴを設け、出力配線と第２の電源との間
に１つのＦｌａｓｈメモリとｍ個のＭＯＳＦＥＴを設けるならば、メモリセル内のＦｌａ
ｓｈメモリとＭＯＳＦＥＴとの位置関係を適宜変更することができる。

また、ＭＯＳＦＥＴの極性とＭＯＳＦＥＴの制御ゲートへの入力信号も適宜変更するこ
とができ、入力信号に応じて、２ｍ個のメモリセルのうち１つのメモリセルのＭＯＳＦＥ
Ｔが導通すれば良い。

図１４に示すようなＬＵＴ回路２０２によれば、第１の入力信号で５０％のリーク電流
を削減でき、第２の入力信号で残りの５０％の内の５０％のリーク電流を削減することが
できるため、全体で７５％のリーク電流を削減することが可能である。

更に、３つ以上の入力信号の場合も同様に、入力信号の数に応じた数のリーク電流を遮
断するためのＭＯＳＦＥＴをメモリセル内に組み合わせることで、ＬＵＴ回路を実現する
ことが可能である。図１５は、４入力の場合のメモリセルの一例である。このようなメモ
リセルによると、入力信号をリーク遮断のためのＭＯＳＦＥＴの制御ゲートに入力するた
びに、リーク電流を５０％ずつ削減することができるため、低消費電力のＬＵＴ回路を実
現することが可能になる。

なお、ＭＯＳＦＥＴを多数直列接続することにより動作が不安定になる場合、第３の実
施形態にて説明したようにＴＭＧやパストランジスタ等の素子を設け、ＬＵＴ回路への入
力信号の内のいくつかの入力信号に応じた選択は、それらの素子によって行うように、メ
モリセルからの出力信号をそれらの素子に入力するＬＵＴ回路を構成しても良い。すなわ
ち、メモリセルからの出力配線と第１の電源との間に１つのＦｌａｓｈメモリとＬＵＴ回
路へのｎ個（ｎは１以上の整数とする）のＭＯＳＦＥＴを設け、出力配線と第２の電源と
の間に１つのＦｌａｓｈメモリとｎ個のＭＯＳＦＥＴを設けて、ＬＵＴ回路への入力信号
の内のｎ個の入力信号に応じた選択はメモリセルにて行い、残りの入力信号に応じた選択
をＴＭＧやパストランジスタ等によって行うように構成しても良い。

（第５の実施形態）
本実施形態では、多入力１出力のＬＵＴ回路を構成する場合の第３の例について説明す
る。図１６は、２入力１出力のＬＵＴ回路の第３の例を示す回路図である。図１６に示す
ＬＵＴ回路２０４は、第１の実施形態の第３の変形例にて説明したメモリセル（図７参照
）を４つ用い、２つのメモリセルに対して高電位側の第１の電源と低電位側の第２の電源
との間に共通にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを挿入して構成される。

この構成によれば、メモリセル２４０ａ〜２４０ｄの内、２つの入力信号に応じたいず
れか１つのメモリセルにのみ電流が流れる。そのため、リーク電流を大幅に削減すること
が可能になる。

なお、ＭＯＳＦＥＴを多数直列接続することにより動作が不安定になる場合、第３の実
施形態にて説明したようにＴＭＧやパストランジスタ等の素子を設け、ＬＵＴ回路への入
力信号の内のいくつかの入力信号に応じた選択は、それらの素子によって行うように、図
１６のように構成された回路からの出力信号をそれらの素子に入力するＬＵＴ回路を構成
しても良い。

以上説明したように、本発明の実施形態によると、ＬＵＴ回路の動作時においても、使
わないメモリ回路のリーク電流を削減することができ、低消費電力化が可能となる。

なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において
、適宜変更しても良いし、実施形態や変形例を組み合わせても良い。

１、２、３、４、１０１、１０２、１０３、１０４、１０５、２０１、２０２、２０４…
ＬＵＴ回路
１０ａ、１０ｂ、２０ａ、２０ｂ、３０ａ、３０ｂ、４０ａ、４０ｂ、１１０ａ、１１０
ｂ、１２０ａ、１２０ｂ、１３０ａ、１３０ｂ、１４０ａ、１４０ｂ、１５０ａ、１５０
ｂ、２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ、２２０ａ、２２０ｂ、２２０ｃ、２２０
ｄ、２３０ａ、２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ…メモリセル
１１ａ、１４ａ、１１ｂ、１４ｂ…Ｆｌａｓｈメモリ
１２ａ、１２ｂ、１５ａ、１５ｂ…Ｐ型ＭＯＳＦＥＴ
１３ａ、１３ｂ、１６ｂ…Ｎ型ＭＯＳＦＥＴ
１１１ａ、１１１ｂ、１１４ａ、１１４ｂ、１１５ａ、１１５ｂ…抵抗変化性メモリ
１７…スイッチ
２１８ａ、２１８ｂ…ＴＭＧ

Claims (11)

1. 第１の電源と出力ノードとの間に第１の不揮発メモリ及び第１の極性を持つスイッチング素子が直列に接続され、第２の電源と前記出力ノードとの間に第２の不揮発メモリ及び第１の極性とは異なる第２の極性を持つスイッチング素子が直列に接続されたメモリセルを複数含む半導体集積回路であって、
   前記複数のメモリセルのうち、第１のメモリセルの出力ノードと第２のメモリセルの出力ノードとが互いに接続され、前記第１のメモリセルの第１の極性を持つスイッチング素子の制御ゲートは前記第２のメモリセルの第２の極性を持つスイッチング素子の制御ゲートに接続され、前記第１のメモリセルの第２の極性を持つスイッチング素子の制御ゲートは前記第２のメモリセルの第１の極性を持つスイッチング素子の制御ゲートに接続された半導体集積回路。
2. 前記第１のメモリセルの第１の極性を持つスイッチング素子の制御ゲートには入力信号が入力され、第２の極性を持つスイッチング素子の制御ゲートには前記入力信号の反転信号が入力され、前記第２のメモリセルの第１の極性を持つスイッチング素子の制御ゲートには前記入力信号の反転信号が入力され、第２の極性を持つスイッチング素子の制御ゲートには前記入力信号が入力される請求項１に記載の半導体集積回路。
3. 第１の電源と出力ノードとの間に第１の不揮発メモリ及びスイッチング素子が直列に接続され、第２の電源と前記出力ノードとの間に第２の不揮発メモリ及び前記スイッチング素子と同じ極性を持つスイッチング素子が直列に接続されたメモリセルを複数含む半導体集積回路であって、
   前記複数のメモリセルのうち、第１のメモリセルの出力ノードと第２のメモリセルの出力ノードとが互いに接続され、前記第１のメモリセルのスイッチング素子は第１の極性を持ち、前記第２のメモリセルのスイッチング素子は第１の極性とは異なる第２の極性を持ち、前記第１および第２のメモリセルのスイッチング素子の制御ゲートには、同じ信号が入力される半導体集積回路。
4. 前記第１および第２のメモリセルのスイッチング素子の制御ゲートが互いに接続された請求項３に記載の半導体集積回路。
5. 前記メモリセルは、前記第１の不揮発メモリの一端が前記第１の電源に接続され、前記第１の不揮発メモリの他端と前記出力ノードとの間に前記スイッチング素子が接続され、前記第２の不揮発メモリの一端が前記第２の電源に接続され、前記第２の不揮発メモリの他端と前記出力ノードとの間に前記スイッチング素子が接続された請求項１乃至４のいずれか１項に記載の半導体集積回路。
6. 前記メモリセルは、前記第１の不揮発メモリの一端と前記第２の不揮発メモリの一端とが前記出力ノードに接続され、前記第１の不揮発メモリの他端と前記第１の電源との間に前記スイッチング素子が接続され、前記第２の不揮発メモリの他端と前記第２の電源との間に前記スイッチング素子が接続された請求項１乃至４のいずれか１項に記載の半導体集積回路。
7. 前記不揮発メモリはフローティングゲートを持った構造のメモリ素子である請求項１乃至６のいずれか１項に記載の半導体集積回路。
8. 前記不揮発メモリは抵抗変化性メモリ素子である請求項１乃至６のいずれか１項に記載の半導体集積回路。
9. 前記第１及び第２の不揮発メモリの少なくとも一方には複数の前記スイッチング素子が直列に接続された請求項１乃至８のいずれか１項に記載の半導体集積回路。
10. 複数の前記メモリセルからの出力信号が入力され、入力された複数の出力信号の内の１つを第２の入力信号に応じて選択する素子を更に有する請求項１乃至９のいずれか１項に記載の半導体集積回路。
11. 請求項１乃至１０のいずれか１項に記載の半導体集積回路を含むルックアップテーブル回路。

Images