JP2011004240A - 半導体装置及び半導体装置の制御方法 - Google Patents

Abstract

【課題】専用の電源配線を追加することなく、待機時に電源を遮断しても状態を保持することのできる半導体装置及びその制御方法を提供する。
【解決手段】電源電圧を供給する電源配線と、電源配線と基準電位との間に接続された論理回路と、を含み、待機時に、電源配線から論理回路への電源の供給を停止し、前記電源配線に代えて信号配線から電源電圧を供給する。
【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関する。特に、待機時のリーク電流による電力の消費を抑制する技術に関する。

近年、半導体装置においては、デバイス構造の微細化、大規模化が進むにつれて、リーク電流の増加が問題になってきている。従って、論理回路が動作をしておらずリーク電流が消費電流の大部分を占めることになる待機時（スタンバイ時ともいう）における消費電流の電流削減が求められている。この対策として待機時に電源を完全に遮断してしまうものがある。しかし、電源を完全に遮断してしまうとフリップフロップ回路等順序回路のデータが消去されてしまい、待機状態から動作状態に復帰した際に再度フリップフロップ等のデータを設定し直す必要がある。

これに対して、電源遮断時にフリップフロップのデータが消去されないようにフリップフロップにのみ電源遮断時にも電源を供給する別な電源配線を設け、その別な電源配線からフリップフロップに電源を供給してデータを保持する方法も提案されている。しかし、別な電源配線の配線面積が増加し、信号配線の混雑度増加が懸念される。

図３は、特許文献１に記載の従来の半導体装置における配線レイアウト例を示す図である。図３では、通常の電源線ＶＤＤ（例えば１．２Ｖ）と待機時に遮断する仮想電源線ＶＳＳＭ（０Ｖ）の他に不揮発フリップフロップＮＶＦＦの情報保持回路用電源ＶＳＳ＿ＳＩＧ（０Ｖ）を配線している。特許文献１には、情報保持回路用電源ＶＳＳ＿ＳＩＧの配線幅を電源線ＶＤＤ、仮想電源線ＶＳＳＭより細い電源配線にして省面積化を図ることが記載されている。

特開２００５−１６７１８４号公報

以下の分析は本発明により与えられる。特許文献１によれば、電源配線の面積を減らせたとしても、フリップフロップ回路の状態保持のために専用の電源配線（ＶＳＳ＿ＳＩＧ）が必要なことには変わりない。従って、配線面積が増加し、他の信号配線の配線経路の妨げともなる。

本発明の１つの側面による半導体装置は、電源電圧を供給する電源配線と、前記電源配線と基準電位との間に接続された論理回路と、を含み、待機時に、前記電源配線から前記論理回路への電源の供給を停止し、前記電源配線に代えて信号配線から前記電源電圧を供給する。

また、本発明の他の側面による半導体装置の制御方法は、順序回路と、電源配線と、信号配線と、を含む半導体装置における制御方法であって、動作時には、前記電源配線から電源を、前記信号配線から制御信号を前記順序回路に与えて前記順序回路を動作させ、待機時には、前記電源配線に代えて前記信号配線から電源を前記順序回路に供給することにより、前記順序回路の状態を保持する。

本発明によれば、待機時には、電源配線に代えて他の信号線から電源電圧を供給するので、待機時の状態保持専用の電源配線を引き回す必要がない。

本発明の一実施例による半導体装置の（ａ）主要部の回路ブロック図及び（ｂ）インバータ回路のブロック図である。 別な実施例による半導体装置の主要部の回路ブロック図である。 特許文献１に記載の従来の電源配線のレイアウト例を示す図である。

詳細な実施例について説明する前に、本発明の実施形態の概要について、説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

一実施形態の半導体装置は、例えば図１、図２に示すように、電源電圧を供給する電源配線１０１と、電源配線１０１と基準電位１１１との間に接続された論理回路（１０６、１０７）と、を含み、待機時に、電源配線１０１から論理回路（１０６、１０７）への電源の供給を停止し、電源配線１０１に代えて信号配線１０５から電源電圧を供給する。また、信号配線１０５は、動作時には動作状態の制御に用いられる信号配線であり、かつ、待機時に電源電圧を与えても論理回路の論理の保持には影響を与えない信号配線である。例えば、フリップフロップ回路１０６は、待機時には、電源配線１０１に変えてリセット信号線１０５から電源が供給されるが、リセット信号は動作時においてローレベル（基準電位レベル）のときにアクティブとなるアクティブローの信号である。待機時には、リセット信号をアクティブにしないので、ハイレベル（電源電圧レベル）を維持する。したがって、待機時には、リセット信号線１０５を電源電圧の供給に用いることができる。

また、論理回路は、待機時に状態の保持が必要な回路（例えばフリップフロップ回路１０６）と状態の保持が必要でない回路（例えば組み合わせ回路のみで構成される論理回路１０７）とを含み、論理の保持が必要な回路１０６の電源接続端子ＶＤＤと電源配線１０１との間、及び信号配線１０５と電源接続端子ＶＤＤとの間に電流逆流防止回路１１０が接続されている。電流逆流防止回路１１０によって、電源配線１０１と信号配線１０５との電圧レベルによって、電源配線１０１と信号配線１０５のうち、一方から電源が供給され、他方に電流が逆流することはない。また、待機時に論理の保持が不要な回路１０７に対して、待機時に電源の供給を遮断する。電源配線１０１の電圧レベルを基準電位１１１と同電位にすれば、待機時に論理の保持が不要な回路１０７には、リーク電流が流れないので、待機時の消費電力を削減できる。

さらに、例えば図１に示すように、電流逆流防止回路１１０は、電源接続端子ＶＤＤにソースドレインの一方が電源配線１０１にソースドレインの他方が接続され、ゲートには待機時にソースドレイン間がオフし動作時にオンする論理が与えられる第１トランジスタ１０３と、信号配線１０５にソースドレインの一方が電源接続端子ＶＤＤにソースドレインの他方が接続され、ゲートに動作時にオフし待機時にオンする論理が与えられる第２トランジスタ１０４と、を備えている。上記構成により、電流逆流防止回路１１０は、電源配線１０１又は信号配線１０５のどちらから電源を供給するか切り換えるスイッチの機能も果たしている。

また、電源接続端子ＰＮと入力端子ＩＮと出力端子ＯＮとを備え、電源接続端子ＰＮに信号配線１０５が接続され、入力端子ＩＮに電源配線１０１が接続されたインバータ回路１０２をさらに備え、第１トラジスタ１０３と第２トランジスタ１０４は同一導電型のトランジスタであって、インバータ回路１０２の出力端子ＯＮが第１トランジスタ１０３のゲートに接続され、電源配線１０１が第２トランジスタ１０４のゲートに接続され、待機時には、電源配線１０１に基準電位（１１１と同電位）が供給される。また、図１のとおり、電源電圧（動作時の１０１の電圧）が基準電位（１１１の電位）に対して正の電圧であり、第１、第２トランジスタ（１０３、１０４）がＰＭＯＳトランジスタである。また、図１とは、電圧の高低と、各トランジスタの導電型をすべて逆にして、電源電圧（動作時の１０１の電圧）が基準電位（１１１の電位）に対して負の電圧であり、第１、第２トランジスタ（１０３、１０４）がＮＭＯＳトランジスタとすることもできる。

また、例えば図２のように、電流逆流防止回路１１０がダイオードである。さらに、待機時に状態の保持が必要な回路が順序回路を含み、待機時に状態の保持が必要でない回路が組み合わせ回路を含む。さらに、信号配線１０５が、基準電位１１１を与えるとアクティブとなり、電源電圧（動作時の１０５の電圧）を与えるとインアクティブとなるリセット信号配線である。

さらに、一実施形態の半導体装置の制御方法は、例えば図１、図２に示すように、順序回路１０６と、電源配線１０１と、信号配線１０５と、を含む半導体装置における制御方法であって、動作時には、電源配線１０１から電源を、信号配線１０５から制御信号を順序回路１０６に与えて順序回路１０６を動作させ、待機時には、電源配線１０１に代えて信号配線１０５から電源を順序回路１０６に供給することにより、順序回路１０６の状態を保持する。また、組み合わせ回路１０７をさらに含む上記半導体装置の制御方法であって、動作時には、電源配線１０１から組み合わせ回路１０７に電源を供給し、待機時には、組み合わせ回路１０７への電源供給を遮断する。以下、実施例について、図面を参照してさらに詳しく説明する。

［実施例１の構成］
図１（ａ）は、実施例１による半導体装置の主要部の回路ブロック図である。また、図１（ｂ）は、図１（ａ）におけるインバータ回路１０２の拡大ブロック図である。図１（ａ）において、フリップフロップ回路１０６の出力が論理回路１０７を介して別なフリップフロップ回路１０６の入力に接続されている。論理回路１０７には、電源として、電源配線１０１と基準電位１１１が直接接続されている。また、フリップフロップ回路１０６の電源接続端子ＶＤＤには、電源配線１０１が電流逆流防止回路１１０を介して接続され、基準電位１１１には直接接続されている。さらにフリップフロップ回路１０６のリセット端子には、リセット信号線１０５が接続され、クロック端子ＣＫにはクロック信号が接続され（図示省略）ている。

リセット信号線１０５から供給されるリセット信号は、アクティブローレベルの信号であり、ローレベル（基準電位１１１同電位）になると、フリップフロップ回路１０６を初期状態にリセットする。リセット信号線１０５から供給されるリセット信号が、ハイレベル（動作時において、電源配線１０１から供給される電源電圧と同電圧）のときは、インアクティブとなり、クロック信号ＣＫが入力しない限り、フリップフロップ回路１０６の状態は維持される。

論理回路１０７は、組み合わせ回路により構成されている。また、論理回路１０７には、待機時に状態の保持を必要としない順序回路を含んでいてもよい。

電流逆流防止回路１１０は、２つのＰＭＯＳトランジスタ１０３、１０４と、インバータ回路１０２を含んで構成される。ＰＭＯＳトランジスタ１０３のソースドレインの一方はＰＭＯＳトランジスタ１０４のソースドレインの一方と共通接続されフリップフロップ回路１０６の電源接続端子ＶＤＤに接続されている。ＰＭＯＳトランジスタ１０３のソースドレインの他方は電源配線１０１に接続され、ゲートはインバータ回路１０２の出力端子ＯＮに接続される。また、ＰＭＯＳトランジスタ１０４のソースドレインの他方はリセット信号線１０５に接続され、ゲートは電源配線１０１に接続される。さらに、インバータ回路１０２の電源接続端子ＰＮは、リセット信号線１０５に接続され、基準電位接続端子ＧＮは基準電位１１１に接続され、入力端子ＩＮは電源配線１０１に接続される。

［実施例１の動作］
動作時には、電源配線１０１には、電源電圧が供給される。リセット信号がインアクティブなときは、リセット信号線１０５はハイレベル（電源電圧と同電位）であるので、インバータ回路１０２へは、リセット信号線１０５から電源が供給され、インバータ回路１０２は出力端子ＯＮからロウレベルを出力する。すると、ＰＭＯＳトランジスタ１０３が導通し、フリップフロップ回路１０６には、ＰＭＯＳトランジスタ１０３を介して電源配線１０１から電源が供給される。また、電源配線１０１の電位が高電位になるので、ＰＭＯＳトランジスタ１０４はオフする。したがって、動作時でリセット信号がインアクティブなときは、フリップフロップ回路１０６は、クロック端子ＣＫから入力されるクロックに同期して入力端子ＩＮから入力される信号を取り込み動作する。また、論理回路１０７も動作する。

動作時にリセット信号がアクティブになると、リセット信号線１０５はロウレベル（基準電位１１１と同電位）になる。すると、インバータ回路１０２の電源がロウレベルとなるが、インバータ回路１０２のＮＭＯＳトランジスタ（図示せず）は導通状態を維持するので、インバータ回路１０２の出力端子ＯＮのロウレベルは維持される。従って、リセット信号がインアクティブかアクティブかに係わりなく、ＰＭＯＳトランジスタ１０３は導通し、電源配線１０１からフリップフロップ回路１０６に電源を供給する。リセット信号がアクティブになることによりフリップフロップ回路１０６は初期化される。

待機時には、電源配線１０１はロウレベルとなり、リセット信号はインアクティブな状態で固定となるので、リセット信号線１０５はハイレベルに固定された状態となる。電源配線１０１がロウレベルとなることにより、インバータ回路１０２の入力もロウレベルとなり、論理反転された出力信号がＰＭＯＳトランジスタ１０３のゲートに与えられ、ＰＭＯＳトランジスタ１０３がオフする。一方、ＰＭＯＳトランジスタ１０４のゲートは電源配線１０１に接続されているため、電源配線１０１がロウレベルとなることでＰＭＯＳトランジスタ１０４が導通し、リセット信号線１０５からフリップフロップ回路１０６へ電源が供給される。また、待機時には、フリップフロップ回路１０６には、クロック信号ＣＫは供給されないので、フリップフロップ回路１０６のデータを保持することができる。一方、電源配線１０１がロウレベルとなることにより、論理回路１０７には電源が供給されないので、待機時に論理回路１０７にリーク電流が流れることはなくなる。

［実施例１の応用例］
実施例１では、待機時に、電源配線１０１に代えてリセット信号線１０５から電源を供給することにより、フリップフロップ回路１０６の状態を保持している。したがって、特許文献１のようにフリップフロップのデータ保持専用の電源配線を別に設ける必要がない。なお、実施例１では、待機時にリセット信号線１０５から電源を供給する例を示したが、待機時に電源を供給する信号線はリセット信号線１０５に限られるものではない。待機時にデータの保持が必要なゲートの近くに配線されている信号線で待機時に論理レベルがハイレベルに固定される信号線であれば、他の信号線を用いて電源を供給することも可能である。

また、待機時に状態の保持が必要なゲートはフリップフロップ回路１０６に限られない。例えば、フリップフロップ回路以外のラッチ回路やＲＡＭ等の待機時にデータの保持が必要な順序回路にも応用することが可能である。また、順序回路以外の待機時において、動作が必要な組み合わせ回路等に応用することも可能である。

また、実施例１では、基準電位１１１に対して電源電圧が正である場合を示したが、マイナス側の負の電源に対しても信号線を介して待機時に電源を供給することも可能である。負の電源を信号線を介して供給するためには、待機時には、ロウレベル固定となる信号線を介して負の電源を供給することが好ましい。この場合、ＰＭＯＳトランジスタ１０３、１０４はＮＭＯＳトランジスタに置き換える必要がある。

［実施例２の構成］
図２は、実施例２による半導体装置の主要部の回路ブロック図である。実施例２では実施例１と電流逆流防止回路１１０の構成が異なる。その他は実施例１の構成及び動作と同一である。実施例１では、インバータ回路１０２と２つのトランジスタ（１０３、１０４）により電流逆流防止回路１１０を構成していたが、実施例２では、リセット信号線１０５にアノードがフリップフロップ回路１０６の電源接続端子ＶＤＤにカソードが接続されたダイオード１０８と、電源配線１０１にアノードがフリップフロップ回路１０６の電源接続端子ＶＤＤにカソードが接続されたダイオード１０９と、によって電流逆流防止回路１１０を構成している。その他の構成は実施例１と同一である。

［実施例２の動作］
次に、図２を用いて実施例２の動作を説明する。なお、通常動作時（リセット信号インアクテイブ）、通常動作時（リセット信号アクテイブ）、待機時（電源遮断時）における電源供給経路は実施例１と同様である。

通常動作時（リセット信号インアクテイブ）には電源配線１０１から論理的にハイレベルと認識される電源を入力し、リセット信号線１０５はロウアクティブリセットとし、通常時はハイレベルを入力するため、フリップフロップ回路１０６の電源は電源配線１０１とリセット信号線１０５の両方から供給される。

通常動作時（リセット信号アクティブ）にはリセット信号線１０５からロウレベルが入力され、電源配線１０１から電源電圧が入力するが、ダイオード１０８によってリセット信号線１０５へ電流が逆流することなく、フリップフロップ回路１０６に電源配線１０１から電源が供給される。

待機時（電源遮断時）には電源配線１０１はロウレベルとなり、リセット信号線１０５はハイレベル固定となるが、ダイオード１０９によってリセット信号線１０５から電源配線１０１に電流が逆流することなく、フリップフロップ回路１０６にリセット信号線１０５から電源が供給される。電源配線１０１がロウレベルとなることにより、論理回路１０７には電源が供給されないのでリーク電流を減らすことができる。

［実施例２の応用例］
実施例２においても実施例１と同様に、待機時に、電源配線１０１に代えてリセット信号線１０５から電源を供給することにより、フリップフロップ回路１０６の状態を保持している。したがって、特許文献１のようにフリップフロップのデータ保持専用の電源配線を別に設ける必要がない。また、実施例１と同様に、待機時に電源を供給する信号線は、リセット信号線１０５に限られず、他の信号線から電源を供給することもできる。また、フリップフロップ回路１０６以外の待機時にデータの保持が必要な順序回路や、待機時においても動作する回路にも適用することができる。また、実施例２でも、基準電位１１１より低い電圧を供給する負の電圧の電源配線に適用できることも実施例１と同様である。

なお、待機時に信号配線から供給する電源電圧は、動作時に電源配線から供給する電源電圧と同電圧である必要はない。待機時には、信号配線から供給する電源電圧の絶対値を動作時に電源配線から供給する電源電圧より下げることにより、保持が必要な論理回路のリーク電流を減らすこともできる。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０１：電源配線
１０２：インバータ回路
１０３：第１トランジスタ（ＰＭＯＳトランジスタ）
１０４：第２トランジスタ（ＰＭＯＳトランジスタ）
１０５：リセット信号線
１０６：フリップフロップ回路（待機時に状態の保持が必要な回路）
１０７：論理回路
１０８、１０９：ダイオード
１１０：電流逆流防止回路
１１１：基準電位（グランド）
ＶＤＤ、ＰＮ：電源接続端子
ＩＮ：入力端子
ＯＮ：出力端子
ＧＮ：基準電位接続端子（グランド端子）
ＣＫ：クロック端子

Claims (13)

1. 電源電圧を供給する電源配線と、
   前記電源配線と基準電位との間に接続された論理回路と、
   を含み、
   待機時に、前記電源配線から前記論理回路への電源の供給を停止し、前記電源配線に代えて信号配線から前記電源電圧を供給することを特徴とする半導体装置。
2. 前記信号配線は、動作時には動作状態の制御に用いられる信号配線であり、かつ、前記待機時に前記電源電圧を与えても前記論理回路の論理の保持には影響を与えない信号配線であることを特徴とする請求項１記載の半導体装置。
3. 前記論理回路は、前記待機時に状態の保持が必要な回路と状態の保持が必要でない回路とを含み、
   前記論理の保持が必要な回路の電源接続端子と電源配線との間、及び前記信号配線と前記電源接続端子との間に電流逆流防止回路が接続されていることを特徴とする請求項１又は２記載の半導体装置。
4. 前記待機時に論理の保持が不要な回路に対して、前記待機時に電源の供給を遮断することを特徴とする請求項３記載の半導体装置。
5. 前記電流逆流防止回路は、前記電源接続端子にソースドレインの一方が前記電源配線にソースドレインの他方が接続され、ゲートには前記待機時にソースドレイン間がオフし動作時にオンする論理が与えられる第１トランジスタと、前記信号配線にソースドレインの一方が前記電源接続端子にソースドレインの他方が接続され、ゲートに前記動作時にオフし前記待機時にオンする論理が与えられる第２トランジスタと、を備えていることを特徴とする請求項３又は４記載の半導体装置。
6. 電源接続端子と入力端子と出力端子とを備え、該電源接続端子に前記信号配線が接続され、前記入力端子に前記電源配線が接続されたインバータ回路をさらに備え、
   前記第１トラジスタと第２トランジスタは同一導電型のトランジスタであって、
   前記インバータ回路の出力端子が前記第１トランジスタのゲートに接続され、
   前記電源配線が前記第２トランジスタのゲートに接続され、前記待機時には、前記電源配線に前記基準電位が供給されることを特徴とする請求項５記載の半導体装置。
7. 前記電源電圧が前記基準電位に対して正の電圧であり、前記第１、第２トランジスタがＰＭＯＳトランジスタであることを特徴とする請求項６記載の半導体装置。
8. 前記電源電圧が前記基準電位に対して負の電圧であり、前記第１、第２トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項６記載の半導体装置。
9. 前記電流逆流防止回路がダイオードであることを特徴とする請求項３又は４記載の半導体装置。
10. 前記待機時に状態の保持が必要な回路が順序回路を含み、前記待機時に状態の保持が必要でない回路が組み合わせ回路を含むことを特徴とする請求項３乃至９いずれか１項記載の半導体装置。
11. 前記信号配線が、前記基準電位を与えるとアクティブとなり、前記電源電圧を与えるとインアクティブとなるリセット信号配線であることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
12. 順序回路と、
    電源配線と、
    信号配線と、
    を含む半導体装置における制御方法であって、
    動作時には、前記電源配線から電源を、前記信号配線から制御信号を前記順序回路に与えて前記順序回路を動作させ、
    待機時には、前記電源配線に代えて前記信号配線から電源を前記順序回路に供給することにより、前記順序回路の状態を保持することを特徴とする半導体装置の制御方法。
13. 請求項１２において、組み合わせ回路をさらに含む半導体装置の制御方法であって、
    前記動作時には、前記電源配線から前記組み合わせ回路に電源を供給し、
    前記待機時には、前記組み合わせ回路への電源供給を遮断することを特徴とする半導体装置の制御方法。

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