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Die vorliegende Anmeldung bezieht sich auf eine Vorrichtung, die ein Flipflop umfasst und die einen Datenerhaltungsmodus und einen Datenverarbeitungsmodus aufweist, sowie auf ein Verfahren für eine derartige Vorrichtung.
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Auf Flipflops beruhende Register werden in einer Vielzahl von Schaltungen zum Speichern von Zuständen verwendet. Zum Verringern des Stromverbrauchs einer derartigen Schaltung kann eine derartige Schaltung einen Datenverarbeitungsmodus aufweisen, in dem die Schaltung ihre gewünschte Funktion erfüllt. Ferner können derartige Vorrichtungen oder Schaltungen einen sogenannten Datenerhaltungsmodus oder Ruhe- bzw. Bereitschaftsmodus aufweisen, in dem die Datenverarbeitung der Vorrichtung unterbrochen ist. In dem Datenerhaltungsmodus sollte üblicherweise lediglich ein geringer Ruheleckstrom erlaubt sein. Ferner ist es erwünscht, zu gewährleisten, dass die Vorrichtung (z. B. die IC (integrated circuit) – integrierte Schaltung) nach einem Wechsel von dem Datenerhaltungsmodus zu dem Datenverarbeitungsmodus sofort mit der Datenverarbeitung fortfahren kann. Ferner sollte für ein bei einer derartigen Vorrichtung verwendetes Flipflop der in dem Flipflop gespeicherte Zustand auch in dem Datenerhaltungsmodus bewahrt werden.
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Bekannte Konzepte transferieren Dateninhalte von Registern an andere Speicherschaltungen, beispielsweise integrierte Registerdateien oder SRAM (static random access memory, statischer Direktzugriffsspeicher) der IC, bevor von dem Datenverarbeitungsmodus zu dem Datenerhaltungsmodus gewechselt wird. Diese anderen Speicherschaltungen bleiben in dem Datenerhaltungsmodus mit der Versorgungsspannung verbunden. Bei Wiederaufnahme des Datenverarbeitungsmodus werden diese Dateninhalte wieder in das zugeordnete Register zurück transferiert. Dieses Konzept weist den Nachteil einer zusätzlichen Schaltungsanordnung und einer beträchtlichen Zunahme an Zeitaufwand und Komplexität auf.
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Andere Konzepte sehen spezielle Datenerhaltungs-Flipflops vor, die pro Bit, das zu speichern ist, ein zusätzliches verlustarmes Latch (LLL, low leakage latch (einen verlustarmen Zwischenspeicher)) aufweisen. Die gespeicherten Informationen in dem Flipflop werden vor Eintritt in den Datenerhaltungsmodus an dieses verlustarme Latch transferiert und werden vor Wiederaufnahme des Datenverarbeitungsmodus an das Flipflop zurück transferiert. In dem Datenerhaltungsmodus ermöglicht dies das Entkoppeln des Flipflops von der Versorgungsspannung, wobei das LLL weiterhin mit der Versorgungsspannung gekoppelt ist. Es kann erzielt werden, dass das LLL nur einen geringen Leckstrom verbraucht. Dies ist möglich, da das LLL keinerlei Leistungsanforderungen erfüllen muss. Dieses Konzept weist den Nachteil eines beträchtlichen Flächen- und Kostenzuwachses für die Implementierung des verlustarmen Latches auf.
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Aus der
US 7 391 250 B1 ist eine Schaltung mit einem Master-Slave-Flipflop und einer Eingangssteuerschaltung bekannt. Die Eingangssteuerschaltung empfängt eine Datensignal, ein Taktsignal, ein Haltesignal und ein Rückkopplungssignal und gibt ein internes Datensignal und ein internes Taktsignal an das Master-Slave-Flipflop aus. Abhängig vom Wert des Haltesignals wird das interne Taktsignal von dem Taktsignal entkoppelt und das interne Datensignal wird nicht geschaltet.
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Die Aufgabe der vorliegenden Erfindung besteht darin, Vorrichtungen, ein Verfahren und ein computerlesbares digitales Speichermedium mit verbesserten Charakteristika zu liefern.
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Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen finden sich in den abhängigen Ansprüchen.
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Hierin beschriebene Ausführungsbeispiele sehen eine Vorrichtung vor, die ein Flipflop und eine Steuerschaltung umfasst. Das Flipflop umfasst einen Flipflop-Dateneingangsanschluss und einen Flipflop-Takteingangsanschluss. Die Steuerschaltung umfasst einen Steuerschaltungsdateneingangsanschluss und einen Steuerschaltungstakteingangsanschluss. Die Steuerschaltung ist dazu konfiguriert, in einem Datenverarbeitungsmodus der Vorrichtung ein ankommendes Datensignal von einem Steuerschaltungsdateneingangsanschluss zu dem Flipflop-Dateneingangsanschluss zu routen (lenken) und ein ankommendes Taktsignal von dem Steuerschaltungstakteingangsanschluss zu dem Flipflop-Takteingangsanschluss zu routen und in einem Datenerhaltungsmodus der Vorrichtung einen ersten gegebenen feststehenden Signalwert unabhängig von einem Wert des ankommenden Datensignals an den Flipflop-Dateneingangsanschluss anzulegen und einen zweiten gegebenen feststehenden Signalwert unabhängig von einem Wert des ankommenden Taktsignals an den Flipflop-Takteingangsanschluss anzulegen. Die Vorrichtung ist dazu konfiguriert, in dem Datenverarbeitungsmodus und direkt vor einem Umschalten in den Datenerhaltungsmodus das Taktsignal auf einen Wert zu setzen, der an dem Flipflop-Takteingangsanschluss zu einem Signalwert führt, der gleich dem zweiten gegebenen feststehenden Signalwert ist, so dass das Signal an dem Flipflop-Takteingangsanschluss beim Umschalten von dem Datenverarbeitungsmodus in den Datenerhaltungsmodus konstant bleibt.
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Fachleute werden nach Lektüre der folgenden ausführlichen Beschreibung und nach Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
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Die Elemente der Zeichnungen sind in Bezug aufeinander nicht unbedingt maßstabsgetreu. Gleiche Bezugszeichen benennen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsbeispiele können kombiniert werden, es sei denn, sie schließen sich gegenseitig aus. Bevorzugte Ausführungsbeispiele werden nachfolgend in den Zeichnungen gezeigt und in der folgenden Beschreibung im Einzelnen beschrieben, in denen:
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1 ein schematisches Blockdiagramm einer Vorrichtung gemäß einem Ausführungsbeispiel zeigt.
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2 ein schematisches Diagramm einer Vorrichtung gemäß einem weiteren Ausführungsbeispiel zeigt.
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3 ein schematisches Diagramm einer Vorrichtung gemäß einem weiteren Ausführungsbeispiel zeigt.
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4 ein Zeitdiagramm zum Umschalten zwischen einem Datenverarbeitungsmodus und einem Datenerhaltungsmodus der Vorrichtung der 3 zeigt.
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5 ein schematisches Diagramm einer Vorrichtung gemäß einem weiteren Ausführungsbeispiel zeigt.
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6 eine Implementierung der Kombination eines Inverter- und Übertragungsgatters als Tristate-Inverter zeigt.
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7 Implementierungen der Kombination eines NAND-Gatters und eines Übertragungsgatters als Tristate-NANDs zeigt.
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8 ein Flussdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel zeigt.
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1 zeigt ein schematisches Blockdiagramm einer Vorrichtung 100 (oder eines Registers 100) gemäß einem Ausführungsbeispiel. Die Vorrichtung 100 umfasst ein Flipflop 102 und eine Steuerschaltung 104. Das Flipflop 102 umfasst einen Flipflop-Dateneingangsanschluss 106 und einen Flipflop-Takteingangsanschluss 108a. Die Steuerschaltung 104 umfasst einen Steuerschaltungsdateneingangsanschluss 110 und einen Steuerschaltungstakteingangsanschluss 112. Die Steuerschaltung 104 ist dazu konfiguriert, in einem Datenverarbeitungsmodus der Vorrichtung 100 ein ankommendes Datensignal D von ihrem Steuerschaltungsdateneingangsanschluss 110 zu dem Flipflop-Dateneingangsanschluss 106 zu routen und ein ankommendes Taktsignal C von ihrem Steuerschaltungstakteingangsanschluss 112 zu dem Flipflop-Takteingangsanschluss 108a zu routen, und in einem Datenerhaltungsmodus der Vorrichtung 100 einen ersten gegebenen festgelegten Signalwert unabhängig von einem Wert des ankommenden Datensignals D an den Flipflop-Dateneingangsanschluss 106 anzulegen. Ferner ist die Steuerschaltung 104 dazu konfiguriert, in dem Datenerhaltungsmodus der Vorrichtung 100 einen zweiten gegebenen feststehenden Signalwert unabhängig von dem Wert des ankommenden Taktsignals C an den Flipflop-Takteingangsanschluss 108a anzulegen.
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Gemäß manchen Ausführungsbeispielen kann der erste gegebene feststehende Signalwert gleich dem zweiten gegebenen feststehenden Signalwert sein.
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Der Begriff „routen” bedeutet gemäß der Verwendung hierin, dass ein geroutetes Signal invertiert oder nicht-invertiert sein kann. Mit anderen Worten kann die Steuerschaltung 104 das ankommende Datensignal D in dem Datenverarbeitungsmodus in einer invertierten Version oder einer nicht-invertierten Version an dem Flipflop 102 bereitstellen.
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Ferner ist die Bedeutung von „koppeln” im Sinne eines direkten niederohmigen (impedanzarmen) Koppelns und eines indirekten Koppelns mit einem oder mehreren dazwischenliegenden Elementen derart, dass ein Signal an einem zweiten Knoten von einem Signal an einem ersten Knoten, der mit dem zweiten Knoten gekoppelt ist, abhängig ist, zu verstehen. Mit anderen Worten können weitere Elemente, vor allem Umschaltelemente (wie Transistoren) oder Treiber, zwischen zwei gekoppelte Elemente platziert werden. Zwischen zwei gekoppelte Elemente kann ein zusätzliches Element platziert werden, muss aber nicht, deshalb können zwei gekoppelte Elemente (unter Verwendung einer niederohmigen Verbindung wie beispielsweise eines Drahtes oder eines Leiterzuges oder einer Leiterbahn) direkt verbunden sein.
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Ferner kann die Steuerschaltung 104 das ankommende Taktsignal C in dem Datenverarbeitungsmodus in einer invertierten Version oder einer nicht-invertierten Version an dem Flipflop-Takteingangsanschluss 108a bereitstellen. Mit anderen Worten beruht der Signalwert an dem Flipflop-Dateneingangsanschluss 106 in dem Datenverarbeitungsmodus der Vorrichtung 100 auf einem Wert des ankommenden Datensignals D an dem Steuerschaltungsdateneingangsanschluss 110, und ein Wert an dem Flipflop-Takteingangsanschluss 108a ist abhängig von einem Wert des ankommenden Taktsignals C an dem Steuerschaltungstakteingangsanschluss 112.
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Durch Anlegen von feststehenden Werten an die Eingangsanschlüsse 106, 108a des Flipflops 102 in dem Datenerhaltungsmodus der Vorrichtung 100 kann erreicht werden, dass Treiberschaltungen (oder Treiber) für das Datensignal D und das Taktsignal C in dem Datenerhaltungsmodus deaktiviert werden können, ohne unerwünschte Leckströme in dem Flipflop 102 zu erzeugen.
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Durch ein Deaktivieren der Treiberschaltungen für das Datensignal D und das Taktsignal C können diese Signale undefinierte Werte aufweisen, die bei herkömmlichen Ansätzen zu den oben erwähnten unerwünschten Leckströmen in dem Flipflop 102 während des Datenerhaltungsmodus führen würden.
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Indem jedoch der erste gegebene feststehende Signalwert an den Flipflop-Dateneingangsanschluss 106 und der zweite gegebene feststehende Signalwert an den Flipflop-Takteingangsanschluss 108a angelegt werden, werden in dem Datenerhaltungsmodus keine unerwünschten Leckströme in dem Flipflop 102 der Vorrichtung 100 erzeugt. Zusammenfassend gesagt ermöglicht die Vorrichtung 100 einen Datenerhaltungsmodus, in dem kein Leckstrom aufgrund undefinierter Werte des ankommenden Datensignals D und des ankommenden Taktsignals C in dem Flipflop 102 erzeugt wird.
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Deshalb können in dem Datenerhaltungsmodus Taktbäume und eine kombinatorische Datenpfadlogik außerhalb des Flipflops 102 vollständig deaktiviert sein. Da diese Taktbäume und Datenpfadlogik hauptsächlich aus schnellen Logikgattern aufgebaut sind, die einen hohen Leckstrom verbrauchen, führt die Deaktivierung dieser Logikgatter zu einer beträchtlichen Leckstromverringerung.
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2 zeigt ein schematisches Diagramm für eine mögliche Implementierung der Vorrichtung 100 in 1. Die Steuerschaltung 104 umfasst ein erstes NAND-Gatter ND1, ein zweites NAND-Gatter ND7 und einen ersten Inverter IV8.
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Ferner umfasst die Steuerschaltung 104 einen Modusauswahlsignaleingangsanschluss 202 zum Empfangen eines Isolierungssignals ISN (bzw. eines Modusauswahlsignals ISN).
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Gemäß manchen Ausführungsbeispielen kann das Modusauswahlsignal ISN durch die Steuerschaltung 104 (die z. B. weitere Elemente aufweist) oder durch ein weiteres Element der Vorrichtung 100, die mit dem Modusauswahlsignaleingangsanschluss 202 verbunden ist, gesteuert werden.
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Ein erster Eingangsanschluss des ersten NAND-Gatters ND1 ist mit dem Steuerschaltungsdateneingangsanschluss 110 gekoppelt, und ein zweiter Eingangsanschluss des ersten NAND-Gatters ND1 ist mit dem Modusauswahlsignaleingangsanschluss 202 gekoppelt. Ein Ausgang des ersten NAND-Gatters ND1 ist mit dem Flipflop-Dateneingangsanschluss 106 des Flipflops 102 gekoppelt. Ein erster Eingang des zweiten NAND-Gatters ND7 ist mit dem Modusauswahlsignalingangsanschluss 202 gekoppelt, und ein zweiter Eingangsanschluss des zweiten NAND-Gatters ND7 ist mit dem Steuerschaltungstakteingangsanschluss 112 gekoppelt. Ein Ausgangsanschluss des zweiten NAND-Gatters ND7 ist mit einem Eingangsanschluss des ersten Inverters IV8 gekoppelt. Ferner ist der Ausgangsanschluss des zweiten NAND-Gatters ND7 mit einem ersten Flipflop-Takteingangsanschluss 108a des Flipflops 102 gekoppelt. Ein Ausgang des ersten Inverters IV8 ist mit einem zweiten Flipflop-Takteingangsanschluss 108b des Flipflops 102 gekoppelt.
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Das Flipflop 102 umfasst den Flipflop-Dateneingangsanschluss 106, den ersten Flipflop-Takteingangsanschluss 108a und den zweiten Flipflop-Takteingangsanschluss 108b. Ferner umfasst das Flipflop 102 ein Master-Latch 204 und ein Slave-Latch 206. Ferner umfasst das Flipflop 100 ein erstes Übertragungsgatter TG1. Das erste Übertragungsgatter TG1 ist zwischen den Flipflop-Dateneingangsanschluss 106 und einen Eingangsanschluss oder Eingangsknoten DMN des Master-Latch 204 gekoppelt. Ein invertierter Taktanschluss des ersten Übertragungsgatters TG1 ist mit dem zweiten Flipflop-Takteingangsanschluss 108b gekoppelt, und ein nicht-invertierter Takteingangsanschluss des ersten Übertragungsgatters TG1 ist mit dem ersten Flipflop-Takteingangsanschluss 108a gekoppelt.
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Ferner umfasst das Flipflop 102 ein zweites Übertragungsgatter TG3. Das zweite Übertragungsgatter TG3 ist zwischen einen Ausgangsanschluss oder Ausgangsknoten DM des Master-Latch 204 und einen Eingangsanschluss oder Eingangsknoten DS des Slave-Latch 206 gekoppelt. Ein invertierter Takteingangsanschluss des zweiten Übertragungsgatters TG3 ist mit dem ersten Flipflop-Takteingangsanschluss 108a gekoppelt, und ein nicht-invertierter Takteingangsanschluss des zweiten Übertragungsgatters TG3 ist mit dem zweiten Flipflop-Takteingangsanschluss 108b gekoppelt.
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Ferner umfasst das Flipflop 102 einen zweiten Inverter IV6. Ein Eingangsanschluss des zweiten Inverters IV6 ist mit einem Ausgangsanschluss oder Ausgangsknoten DSM des Slave-Latch 106 gekoppelt. Ein Ausgangsanschluss des zweiten Inverters IV6 ist mit einem Flipflop-Datenausgangsanschluss 208 des Flipflops 102 gekoppelt.
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Bei dem in 2 gezeigten Ausführungsbeispiel umfasst das Master-Latch 204 einen dritten Inverter IV2, der zwischen den Eingangsknoten DMN und den Ausgangsknoten DM des Master-Latch 204 gekoppelt ist. Ferner umfasst das Master-Latch 204 einen vierten Inverter IV3 und ein drittes Übertragungsgatter TG2. Ein Eingangsanschluss des vierten Inverters IV3 ist mit dem Knoten DM des Master-Latch 204 gekoppelt. Das Übertragungsgatter TG2 ist zwischen einen Ausgangsanschluss des vierten Inverters IV3 und den Eingangsknoten DMN des Master-Latch 204 gekoppelt.
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Ein invertierter Takteingangsanschluss des dritten Übertragungsgatters TG2 ist mit dem ersten Flipflop-Takteingangsanschluss 108a gekoppelt, und ein nicht-invertierter Takteingangsanschluss des dritten Übertragungsgatters TG2 ist mit dem zweiten Flipflop-Takteingangsanschluss 108b gekoppelt.
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Das Slave-Latch 206 umfasst einen fünften Inverter IV4, der zwischen den Eingangsknoten DS und den Knotenausgang DSN des Slave-Latch 206 gekoppelt ist. Ferner umfasst das Slave-Latch 206 einen sechsten Inverter IV5 und ein viertes Übertragungsgatter TG4. Ein Eingangsanschluss des sechsten Inverters IV5 ist mit dem Ausgangsknoten DSN des Slave-Latch 206 gekoppelt. Das vierte Übertragungsgatter TG4 ist zwischen einen Ausgangsanschluss des sechsten Inverters IV5 und den Eingangsknoten DS des Slave-Latch 206 gekoppelt. Ein invertierter Takteingangsanschluss des vierten Übertragungsgatters TG4 ist mit dem zweiten Flipflop-Takteingangsanschluss 108b gekoppelt, und ein nicht-invertierter Takteingangsanschluss des vierten Übertragungsgatters TG4 ist mit dem ersten Flipflop-Takteingangsanschluss 108a gekoppelt.
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Im Folgenden wird die Funktionalität der Vorrichtung 100 beschrieben. Die Vorrichtung 100 umfasst als Speicherelemente das Master-Latch 204 und das Slave-Latch 206. Während des Datenverarbeitungsmodus wird, bei einer ansteigenden Flanke des Taktsignals C, ein aktuelles Datenbit an dem Steuerschaltungsdateneingangsanschluss 110 in dem Master-Latch 204 gespeichert (wobei C = 1 und somit CN = 0, CP = 1). Somit befindet sich das erste Übertragungsgatter TG1 in einem nicht-leitfähigen Zustand und isoliert den Flipflop-Dateneingangsanschluss 106 von den Master-Latch-Knoten DMN und DM, während aufgrund des leitfähigen dritten Übertragungsgatters TG2 die Rückkopplung im Inneren des Master-Latch 204 aktiviert ist. Das in dem Master-Latch 204 gespeicherte Datenbit wird aufgrund von C = 1 (das zweite Übertragungsgatter TG3 ist leitfähig) durch das transparente Slave-Latch 206 hindurch zu dem Flipflop-Datenausgangsanschluss 208 geroutet.
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Umgekehrt wird bei einer abfallenden Flanke des Taktsignals C, d. h. C = 0, das Slave-Latch 206 von dem Master-Latch 204 isoliert (das zweite Übertragungsgatter TG3 befindet sich in einem nicht-leitfähigen Zustand), und das Datenbit von dem Master-Latch 204 wird in dem Slave-Latch 206 gespeichert (TG4 leitfähig, was bedeutet, dass die Rückkopplung in dem Slave-Latch 206 aktiv ist). Ferner wird aufgrund des leitfähigen ersten Übertragungsgatters TG1 ein Wert an dem Flipflop-Dateneingangsanschluss 106 zu den Master-Latch-Knoten DMN und DM geroutet. Ferner wird der Takt C vor einem Eintritt in den Bereitschafts- oder Datenerhaltungsmodus der Vorrichtung 100 angehalten, was bei aktuellen IC-Implementierungen bedeutet, dass die Flipflop-Takteingangsanschlüsse bei C = 0 (z. B. CN = 1, CP = 0) gehalten werden.
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Werte an diesen Takteingangsanschlüssen können ansteigende Flanken oder Werte C = 1 (CN = 0, CP = 1) nur nach einem Zurückschalten in den Datenverarbeitungsmodus umfassen.
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Dies bedeutet, dass unmittelbar vor Eintreten in den Datenerhaltungsmodus für alle Register (oder Flipflops) aufgrund von C = 0 das Slave-Latch 206 von dem Master-Latch 204 isoliert wird (TG3 nicht leitfähig), und das Slave-Latch 206 die Daten (oder den Zustand) von dem Master-Latch 206 speichert (TG4 leitfähig), während aufgrund des leitfähigen ersten Übertragungsgatters TG1 der Wert an dem Flipflop-Dateneingangsanschluss 106 nicht von den Master-Latch-Knoten DMN und DM isoliert wird. Bei herkömmlichen Registern, die nicht die mit dem Flipflop-Dateneingangsanschluss gekoppelte Steuerschaltung 104 aufweisen, würde bei einem Entkoppeln des Logikgatters, das das ankommende Datensignal D liefert, von der Versorgungsspannung in dem Datenerhaltungsmodus der Flipflop-Dateneingangsanschluss (zumindest für eine gewisse Zeit) undefinierte Werte aufweisen, was zu einem Leckstrom in den Gattern IV2 und IV3 derartiger herkömmlicher Register führen würde.
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Bei der Vorrichtung 100 wird dieses Problem gelöst, indem das zusätzliche Steuersignal ISN und weitere Transistorfunktionen zum Isolieren des ankommenden Datensignals D und des ankommenden Taktsignals C eingebracht werden. Im Folgenden wird eine ausführliche Funktionalität der Steuerschaltung 104 in Verbindung mit dem Flipflop 102 beschrieben.
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Bei ISN = 1 kann die Funktionalität des in 2 gezeigten Registers identisch mit einem herkömmlichen Register sein, das die Steuerschaltung 104 nicht aufweist, da sich die NAND-Gatter ND1 und ND7 für ISN1 = 1 wie normale Inverter verhalten. Für ISN = 0 werden die inneren Werte CN und CP des Taktes C unabhängig von dem Wert des Taktsignals C durch das zweite NAND-Gatter ND7 und den ersten Inverter IV8 bei CN = 1 und CP = 0 gehalten. Mit anderen Worten bleibt das Slave-Latch 206 von dem Master-Latch 204 wie für C = 0 isoliert.
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Ferner wird aufgrund des ersten NAND-Gatters ND1, des leitfähigen ersten Übertragungsgatters TG1 und des dritten Inverters 1V2 der Knoten DMN auf 1 gesetzt, und der Knoten DM wird auf 0 gesetzt, somit sind die Werte von DMN und DM unabhängig von dem Wert an dem Steuerschaltungsdateneingangseinschluss 110. Mit anderen Worten ist der Knoten 110 mit ISN = 0 isoliert, so dass der Wert des Datensignals D keinen Einfluss auf den Strom durch die Dateneingabeschnittstelle (oder den Flipflop-Dateneingangsanschluss 106) des Registers hat. Somit ermöglicht die Vorrichtung 100 bei einem konstanten Wert 0 für ISN während des gesamten Datenerhaltungsmodus, dass der Taktbaum für das Taktsignal C und die (kombinatorischen) Logikgatter zum Bereitstellen des Datensignals D von der Versorgungsspannung entkoppelt werden, um den Leckstrom zu minimieren, ohne dass die in dem Slave-Latch 206 des Flipflops 102 gespeicherten Informationen verloren gehen.
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Zusammenfassend gesagt gilt in dem Datenverarbeitungsmodus der Vorrichtung 100 ISN = 1, und die NAND-Gatter ND1, ND7 verhalten sich wie Inverter für das ankommende Datensignal D und das ankommende Taktsignal C. Jedoch werden in dem Datenerhaltungsmodus, d. h. für ISN = 0, unabhängig von dem Wert des Datensignals D und dem Wert des Taktsignals C der Flipflop-Dateneingangsanschluss 106 auf den ersten feststehenden Wert (logische 1) gesetzt, der erste Flipflop-Takteingangsanschluss 108a auf den zweiten feststehenden Wert (logische 1, CN = 1) gesetzt und der zweite Flipflop-Takteingangsanschluss 108b auf einen weiteren feststehenden Wert (logische 0, CP = 0) gesetzt. Da CP = 0 und CN = 1, ist das erste Übertragungsgatter TG1 leitfähig, und somit hält das Master-Latch 204 den logischen Wert 1. Ferner ist das Slave-Latch 206 durch den nicht-leitfähigen Zustand des zweiten Übertragungsgatters TG3 von dem Master-Latch 204 isoliert. Ferner werden die in dem Slave-Latch 206 aus dem Datenverarbeitungsmodus gespeicherten Informationen aufgrund des leitfähigen Zustands des vierten Übertragungsgatters TG4 in dem Slave-Latch 206 bewahrt.
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Somit kann man sehen, dass in dem Datenerhaltungsmodus der Zustand des Master-Latch 204 und des Slave-Latch 206 unabhängig von den Werten der ankommenden Datensignale D und der ankommenden Taktsignale C sind. Deshalb können Treiber für das Datensignal D und das Taktsignal C in dem Datenerhaltungsmodus deaktiviert werden, um den Stromverbrauch der Vorrichtung 100 zu verringern. Mit anderen Worten kann die Vorrichtung 100 dazu konfiguriert sein, in dem Datenerhaltungsmodus der Vorrichtung 100 einen ersten Treiber zum Treiben des Datensignals D und einen zweiten Treiber zum Treiben des Taktsignals C zu deaktivieren.
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Ferner kann die Vorrichtung 100 dazu konfiguriert sein, in dem Datenerhaltungsmodus der Vorrichtung 100 eine Versorgungsspannung für das Master-Latch 204 und das Slave-Latch 206 aufrechtzuerhalten, so dass das Master-Latch 204 und das Slave-Latch 206 in dem Datenerhaltungsmodus aktiv sind. Durch Aufrechterhalten der Versorgungsspannung an dem Master-Latch 204 und dem Slave-Latch 206 kann erreicht werden, dass dann, wenn von dem Datenerhaltungsmodus in den Datenverarbeitungsmodus zurückgeschaltet wird, der in dem Slave-Latch 206 gespeicherte Wert immer noch gültig ist und ferner das Master-Latch 204 einen definierten Zustand aufweist.
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Deshalb ist keine zusätzliche Rückkopplungsschleife von dem Slave-Latch 206 zu dem Master-Latch 204 nötig, die anderenfalls zusätzliche Fläche auf einem Chip der Vorrichtung 100 und zusätzlichen Strom verbrauchen würde. Mit anderen Worten ist die Vorrichtung 100 außerhalb des Master-Latch 204 und des Slave-Latch 206 rückkopplungsfrei (so dass ein Zustand des Master-Latch 204 in dem Datenverarbeitungsmodus und dem Datenerhaltungsmodus unabhängig von einem Zustand in dem Slave-Latch 206 ist).
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Obwohl bei dem Beispiel der 2 die Steuerschaltung 104 dazu konfiguriert ist, gemäß weiteren Ausführungsbeispielen das ankommende Datensignal D unter Verwendung des ersten NAND-Gatters ND1 mit dem Modusauswahlsignal ISN zu kombinieren und das Taktsignal C unter Verwendung des zweiten NAND-Gatters ND7 mit dem Modusauswahlsignal ISN zu kombinieren, können auch andere logische Kombinationen verwendet werden (beispielsweise NOR-Gatter). Allgemein kann die Steuerschaltung 104 dazu konfiguriert sein, das Modusauswahlsignal ISN mit dem ankommenden Taktsignal C und dem ankommenden Datensignal D (logisch) zu kombinieren.
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Ferner kann die Steuerschaltung 104 dazu konfiguriert sein, in dem Datenverarbeitungsmodus und dem Datenerhaltungsmodus ein Ergebnis der Kombination des Modusauswahlsignals ISN mit dem ankommenden Taktsignal C dem ersten Flipflop-Takteingangsanschluss 108a bereitzustellen (und das invertierte Ergebnis dem zweiten Flipflop-Takteingangsanschluss 108b). Ferner kann die Steuerschaltung 104 dazu konfiguriert sein, ein Ergebnis der Kombination des Modusauswahlsignals ISN mit dem ankommenden Datensignal D dem Flipflop-Dateneingangsanschluss 106 bereitzustellen.
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Wie zuvor erwähnt wurde, kann ein erster Signalwert des Modusauswahlsignals ISN (ISN = 1) dem Datenverarbeitungsmodus entsprechen, und ein zweiter Signalwert des Modusauswahlsignals ISN (ISN = 0) kann dem Datenerhaltungsmodus entsprechen. Die Steuerschaltung 104 kann dazu konfiguriert sein, das Modusauswahlsignal ISN mit dem ankommenden Taktsignal C derart zu kombinieren, dass für den ersten Signalwert des Modusauswahlsignals ISN (ISN = 1, entsprechend dem Datenverarbeitungsmodus) das Ergebnis der Kombination des Modusauswahlsignals ISN und des ankommenden Datensignals D (bei einer invertierten oder nicht-invertierten Version) dem ankommenden Datensignal D folgt und das Ergebnis der Kombination des Modusauswahlsignals ISN und des ankommenden Taktsignals C (bei einer invertierten oder nicht-invertierten Version) dem ankommenden Taktsignal C folgt.
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Ferner kann die Steuerschaltung 104 derart konfiguriert sein, dass für den zweiten Signalwert des Modusauswahlsignals ISN (ISN = 0, entsprechend dem Datenerhaltungsmodus) das Ergebnis der Kombination des Modusauswahlsignals ISN und des ankommenden Datensignals D der erste Signalwert ist (der beispielsweise zu dem zweiten Signalwert des Modusauswahlsignals ISN invertiert wird) und das Ergebnis der Kombination des Modusauswahlsignals ISN und des ankommenden Taktsignals C der zweite gegebene feststehende Wert ist (der beispielsweise gleich dem ersten gegebenen feststehenden Wert ist), unabhängig von dem Zustand des ankommenden Taktsignals C und dem Zustand des ankommenden Datensignals D.
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Gemäß weiteren Ausführungsbeispielen kann die Vorrichtung 100, wie zuvor erwähnt wurde, dazu konfiguriert sein, in dem Datenverarbeitungsmodus und direkt vor einem Umschalten in den Datenerhaltungsmodus einen Signalwert (z. B. C = 0) des Taktsignals C zu gewährleisten, der an dem Flipflop-Takteingangsanschluss 108a zu einem Signalwert (CN = 1) führt, der gleich dem zweiten gegebenen feststehenden Signgalwert (CN = 1) ist, so dass dann, wenn von dem Datenverarbeitungsmodus in den Datenerhaltungsmodus umgeschaltet wird, das Signal an dem ersten Flipflop-Taktanschluss 108a (und das Signal an dem zweiten Flipflop-Taktanschluss 108b) konstant bleibt (bleiben).
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Bei dem in 2 gezeigten Ausführungsbeispiel weist das ankommende Taktsignal C direkt vor dem Umschalten in den Datenerhaltungsmodus (was ISN = 0 entspricht) einen Wert auf, der zu CN = 1 und CP = 0 führt, und da in diesem Zustand die Vorrichtung 100 von dem Datenverarbeitungsmodus zu dem Datenerhaltungsmodus geändert wird, d. h. ISN von 1 zu 0 geändert wird, bleiben die Zustände von CN und CP konstant, d. h. keine weitere Flanke wird an die Flipflop-Takteingangsanschlüsse 108a, 108b angelegt.
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Wie zuvor erwähnt wurde, ist in den Datenerhaltungsmodus der Vorrichtung 100 das Master-Latch 204 von dem Slave-Latch 206 isoliert. Dies wird erzielt, indem man das zweite Übertragungsgatter TG3 aufweist, das mit dem ersten Flipflop-Takteingangsanschluss 108a und dem zweiten Flipflop-Takteingangsanschluss 108b gekoppelt ist, so dass sich für den zweiten gegebenen feststehenden Wert, der durch die Steuerschaltung 100 an den ersten Flipflop-Takteingangsanschluss 108a angelegt wird (CN = 1) und die invertierte Version desselben, die an den zweiten Flipflop-Takteingangsanschluss 108b angelegt wird (CP = 0), das zweite Übertragungsgatter TG3 in einem hochohmigen Zustand befindet und das Master-Latch 204 von dem Slave-Latch 206 isoliert.
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3 zeigt eine Vorrichtung 300 gemäß einem weiteren Ausführungsbeispiel. Die Vorrichtung 300 erweitert die in 2 gezeigte Vorrichtung 100 und weist zusätzlich eine Reset-Funktion (Rücksetzfunktion) auf. Die Vorrichtung 300 umfasst eine Steuerschaltung 304 und ein Flipflop 302. Die Steuerschaltung 304 unterscheidet sich von der in 2 gezeigten Steuerschaltung 104 darin, dass sie zusätzlich ein drittes NAND-Gatter ND9 umfasst. Ein erster Eingangsanschluss des dritten NAND-Gatters ND9 ist mit dem Modusauswahleingangsanschluss 202 der Steuerschaltung 304 gekoppelt. Ein zweiter Eingangsanschluss des dritten NAND-Gatters ND9 ist mit einem Reset-Eingangsanschluss 305 der Steuerschaltung 304 gekoppelt, um ein Reset-Signal R zu empfangen. Ein Ausgangsanschluss des dritten NAND-Gatters ND9 ist mit einem Flipflop-Reset-Eingangsanschluss 307 gekoppelt.
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Ferner unterscheidet sich das Flipflop 302 von dem Flipflop 102 dadurch, dass es eine Reset-Funktionalität bietet, indem es den zusätzlichen Reset-Eingangsanschluss 307 aufweist und indem es ein Master-Latch 314 und ein Slave-Latch 316 umfasst, von denen jedes eine Reset-Funktionalität bietet. Das Master-Latch 314 unterscheidet sich von dem Master-Latch 204 darin, dass der vierte Inverter IV3 durch ein viertes NAND-Gatter ND3 ersetzt wird. Ein erster Eingangsanschluss des vierten NAND-Gatters ND3 ist mit dem Knoten DM gekoppelt, und ein zweiter Eingangsanschluss des vierten NAND-Gatters ND3 ist mit dem Reset-Eingangsanschluss 307 des Flipflops 302 gekoppelt. Ein Ausgangsanschluss des vierten NAND-Gatters ND3 ist mit dem dritten Übertragungsgatter TG2 gekoppelt.
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Ferner unterscheidet sich das Slave-Latch 316 von dem Slave-Latch 206 darin, dass der fünfte Inverter IV4 durch ein fünftes NAND-Gatter ND4 ersetzt wird. Ein erster Eingangsanschluss des fünften NAND-Gatters ND4 ist mit dem Reset-Eingangsanschluss 307 gekoppelt, ein zweiter Eingangsanschluss des fünften NAND-Gatters ND4 ist mit dem Knoten DS des Slave-Latch 316 gekoppelt, und ein Ausgangsanschluss des fünften NAND-Gatters ND4 ist mit dem Knoten DSN des Slave-Latch 316 gekoppelt.
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Die Steuerschaltung 304 ist dazu konfiguriert, in dem Datenverarbeitungsmodus der Vorrichtung 300 das ankommende Reset-Signal R von seinem Steuerschaltungs-Reset-Eingangsanschluss 305 zu dem Flipflop-Reset-Eingangsanschluss 307 zu routen. Wie in 3 zu sehen ist, routet die Steuerschaltung 304 das ankommende Resetsignal R in einer invertierten Version RN zu dem Flipflop-Reset-Eingangsanschluss 307. Ferner ist die Steuerschaltung 304 dazu konfiguriert, in dem Datenerhaltungsmodus der Vorrichtung 300 (wenn ISN = 0 ist) unabhängig von einem Wert des Resetsignals R einen dritten gegebenen feststehenden Signalwert an den Reset-Eingangsanschluss 307 (z. B. RN = 1) anzulegen.
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Zusammenfassend gesagt zeigt 3 eine mögliche Verallgemeinerung der in 2 gezeigten Vorrichtung 100. Die Vorrichtung 300 oder das Register 300 umfasst den zusätzlichen Reset-Eingangsanschluss 305, dessen Aktivierung zu einem asynchronen Flipflop-Ausgangsanschluss 208 führt, was bedeutet, dass der Flipflop-Ausgangsanschluss 208 unabhängig von dem Taktsignal C (in dem Datenverarbeitungsmodus) auf 0 gesetzt wird.
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Es kann angenommen werden, dass unmittelbar vor einem Wechseln in den Datenerhaltungsmodus das Resetsignal R inaktiv ist (d. h. R = 0 für den in 3 gezeigten Fall), da die IC (die die Vorrichtung 300 aufweist) oder zumindest Teile derselben in einem Reset-Zustand wären, in dem die Dateninhalte des Slave-Latch 316 auf null gesetzt waren. Ein Aktivieren des Datenerhaltungsmodus (d. h. ein Setzen von ISN auf 0) führt zu RN = 1, unabhängig von dem aktuellen Wert des Resetsignals R. Somit können Teile der Schaltung, die das Resetsignal R liefert, in dem Datenerhaltungsmodus von der Versorgungsspannung entkoppelt werden, ohne dass die in dem Slave-Latch 316 der Vorrichtung bzw. des Registers 300 gespeicherten Informationen verloren gehen.
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Das in 3 gezeigte Ausführungsbeispiel eines Kombinierens der verschiedenen Eingangssignale für das Flipflop 302 mit dem Modusauswahlsignal ISN kann auf weitere funktionale Erweiterungen des Flipflops 302 ausgedehnt werden (beispielsweise die Flipflop-Versionen, die Freigabesignale oder Abtastsignale aufweisen).
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Im Folgenden wird unter Verwendung von 4 das Zeitgebungsverhalten der in 3 gezeigten Vorrichtung 300 ausführlich beschrieben.
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Eine IC kann üblicherweise eine Mehrzahl derartiger Vorrichtungen oder Register 300 umfassen. Deshalb wird im Folgenden angenommen, dass eine IC eine Mehrzahl der Vorrichtungen 300 aufweist, die alle in einem Datenverarbeitungsmodus oder einem Datenerhaltungsmodus betrieben werden können, indem das Signal PW und das Modusauswahlsignal ISN auf einer Systemebene geschaltet werden.
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Vor einem Eintritt in den Datenerhaltungsmodus werden die Takteingänge 112 (und somit das Taktsignal C) aller betroffenen Register (oder Vorrichtungen) auf null gesetzt. Ferner wird angenommen, dass das Resetsignal R unmittelbar vor Eintritt in den Datenerhaltungsmodus inaktiv ist (d. h. R = 0 für den in 3 gezeigten Fall).
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Somit kann jedes betroffene Register von seinen Eingabesschnittstellen isoliert werden, ohne dass die in dem Register gespeicherten Informationen verloren gehen, solange das Register mit einer Versorgungsspannung versorgt wird und die inneren Werte RN, CN und CP des Reset- und des Taktsignals ihre Werte konstant halten. Letzteres wird erzielt, indem das Signal ISN auf der Systemebene aktiviert wird, d. h. mit einer abfallenden Flanke von ISN (und dem konstanten Wert 0 für ISN für den gesamten Datenerhaltungsmodus). Dies führt zu RN = 1, CN = 1 und CP = 0, wodurch gewährleistet wird, dass das Slave-Latch 316 nicht in den Reset-Zustand wechseln kann. Deshalb bewahrt das Slave-Latch 316 die gespeicherten Daten.
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Im Anschluss an die fallende Flanke von ISN kann jeder Schaltungsteil der IC, der in dem Datenerhaltungsmodus nicht benötigt wird, von der Versorgungsspannung entkoppelt werden. Dies kann durchgeführt werden, indem das Signal PW auf der Systemebene deaktiviert wird, d. h. mit einer abfallenden Flanke von PW und dem konstanten Wert 0 für PW in dem gesamten Datenerhaltungsmodus. Als Folge hieraus können alle Eingangssignale der Register (mit Ausnahme von ISN, jedoch D, C und R in 3) undefinierte Werte aufweisen, ohne zu einer Fehlfunktion der Vorrichtung 300 oder der die Vorrichtung 300 umfassenden IC zu führen.
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Um in den Datenverarbeitungsmodus zurück zu schalten, wird das Signal PW auf Systemebene aktiviert, d. h. eine ansteigende Flanke von PW wird ausgelöst. Somit werden alle Teile der die Vorrichtung 300 umfassenden IC, die während des Datenerhaltungsmodus von der Versorgungsspannung entkoppelt waren, wieder mit der Versorgungsspannung gekoppelt. Dies führt dazu, dass der Dateneingang 110 der Register oder Vorrichtungen die Werte aufweisen, die sie zuvor hatten (unmittelbar vor Verlassen des Datenverarbeitungsmodus).
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Der Grund hierfür besteht darin, dass die Werte an dem Eingangsanschluss 110 eines gegebenen Flipflop aus einer Booleschen Kombination von Registerausgangswerten Q von anderen Flipflops, die mit bestimmten kombinatorischen Gattern verwirklicht werden, resultieren.
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Alle Registerausgangswerte Q weisen immer noch ihre alten Werte auf (da angenommen wurde, dass alle relevanten Register nicht von der Versorgungsspannung entkoppelt werden). Nachdem sie konstante Werte D aufweisen, kann die Isolierung der Register abgeschaltet werden, da der Steuerschaltungstakteingangsanschluss 112 und der Steuerschaltungs-Reset-Eingangsanschluss 305 nun wieder ihre alten Werte angenommen haben (beide weisen einen Wert null auf), die sie unmittelbar vor Verlassen des Datenverarbeitungsmodus hatten. Nun sind wieder alle Register und die gesamte IC (die die Vorrichtung 300 umfasst) funktionstüchtig.
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Zusammenfassend gesagt weist das in 3 gezeigte flankengesteuerte Register 300 mit den isolierbaren Eingabeschnittstellen und der Datenbewahrung die folgenden Vorteile auf. Kombinatorische Datenpfade sowie Takt-und-Resetbäume außerhalb des Registers 300 können in dem Datenerhaltungsmodus vollständig (oder zumindest teilweise) deaktiviert werden. Da diese Datenpfade, Taktbäume und Resetbäume hauptsächlich aus schnell schaltenden Logikgattern bestehen, verbrauchen diese Gatter viel Leckstrom. Somit bedeutet ein Deaktivieren dieser Schaltungen eine beträchtliche Verringerung des Leckstroms. Außerdem müssen die wenigen Treiber für ISN (und PW) nicht unbedingt schnell oder stark sein, so dass diese Treiber (während des Datenerhaltungsmodus) lediglich einen geringfügigen resultierenden Leckstrom benötigen. Da außerdem der Zustand der Master-Latches 204, 314 während des Datenerhaltungsmodus immer bekannt ist (DMN = 1 und DM = 0), können die Transistoren für die Master-Latches 204, 314 (beispielsweise bei den Invertern IV2, IV3 das Übertragungsgatter TG2 und/oder das NAND-Gatter ND3) bezüglich des Leckstroms für diesen Zustand in dem Datenerhaltungsmodus optimiert werden. Bei den in 2 und 3 gezeigten Ausführungsbeispielen können die Transistoren des Master-Latch 314 optimiert werden, so dass der Leckstrom für DMN = 1 und DM = 0 im Vergleich zu dem anderen Fall für DMN = 0 und DM = 1 verringert ist. Mit anderen Worten können Transistoren der Master-Latches 204, 314 derart konfiguriert sein, dass für den Zustand der Master-Latches 204, 314 in dem Datenerhaltungsmodus ein Stromverbrauch gleich einem Stromverbrauch für einen weiteren Zustand oder niedriger als für einen weiteren Zustand der Master-Latches 204, 314 in dem Datenverarbeitungsmodus ist.
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5 zeigt eine schematische Ansicht einer Vorrichtung 500 gemäß einem weiteren Ausführungsbeispiel. Die Vorrichtung 500 ist eine alternative Implementierung zu der Vorrichtung 300, d. h. ihre Funktionalität ist dieselbe. Die Vorrichtung 500 unterscheidet sich von der Vorrichtung 300 darin, dass sich ein Flipflop 502 der Vorrichtung 500 etwas von dem Flipflop 302 der Vorrichtung 300 unterscheidet. Das Flipflop 502 unterscheidet sich darin, dass das zweite Übertragungsgatter TG3 durch einen sogenannten Tristate-Inverter TI3 ersetzt wird. Ferner unterscheidet sich ein Slave-Latch 516 des Flipflops 502 von dem in 2 gezeigten Slave-Latch 206 darin, dass der sechste Inverter IV5 durch ein sechstes NAND-Gatter ND5 ersetzt wird. Ein erster Eingangsanschluss des sechsten NAND-Gatters ND5 ist mit dem Ausgangsanschluss des fünften Inverters IV4 gekoppelt, ein zweiter Eingangsanschluss des sechsten NAND-Gatters ND5 ist mit dem Flipflop-Reset-Eingangsanschluss 307 gekoppelt, und ein Ausgangsanschluss des sechsten NAND-Gatters ND5 ist mit dem vierten Übertragungsgatter TG4 gekoppelt. Ferner sind bei dem Slave-Latch 516 die Knoten DS und DSN vertauscht, da der Tristate-Inverter TI3 bereits eine Inversion liefert. Deshalb ist der Eingangsanschluss des zweiten Inverters IV6 der Vorrichtung 500 mit dem Eingang des fünften Inverters IV4 und nicht, wie dies bei der in 2 gezeigten Vorrichtung 100 der Fall war, mit dem Ausgang des fünften Inverters IV4 gekoppelt. Mit anderen Worten zeigt 5 eine alternative Lösung für ein Datenerhaltungs-Flipflop mit einem Reset auf das Datenerhaltungs-Flipflop mit einem Reset, wie es in 3 gezeigt ist.
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6 zeigt, wie eine Kombination eines Inverters IV und eines Übertragungsgatters TG als Tristate-Inverter TI implementiert werden kann. Der Tristate-Inverter TI umfasst eine Reihenschaltung eines ersten p-Kanaltransistors TP0, eines zweiten p-Kanaltransistors TP1, eines zweiten n-Kanaltransistors TN1 und eines ersten n-Kanaltransistors TN0. Ein Gateanschluss des ersten p-Kanaltransistors TP0 bildet einen invertierten Eingangsanschluss des Tristate-Inverters TI, und ein Gateanschluss des ersten n-Kanaltransistors TN0 bildet einen nicht-invertierten Eingangsanschluss des Tristate-Inverters TN0. Der invertierte Eingangsanschluss und der nicht-invertierte Eingangsanschluss des Tristate-Inverters TI sind mit einem gemeinsamen Eingangsanschluss A des Tristate-Inverters TI verbunden. Ein Gateanschluss des zweiten p-Kanaltransistors TP1 bildet einen invertierten Takteingang des Tristate-Inverters TI, und ein Gateanschluss des zweiten n-Kanaltransistors TN1 bildet einen nicht-invertierten Takteingang des Tristate-Inverters TI. Ein Drainanschluss des zweiten p-Kanaltransistors TP1 ist mit einem Drainanschluss des zweiten n-Kanaltransistors TN1 und mit einem gemeinsamen Ausgangsanschluss Z des Tristate-Inverters TI verbunden.
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Ferner zeigt 7, wie eine Kombination eines NAND-Gatters ND und eines Übertragungsgatters TG mit einem ersten Tristate-NAND TIN1 oder einem zweiten Tristate-NAND TIN2 implementiert werden kann. Das erste Tristate-NAND-Gatter TIN1 umfasst eine Parallelschaltung eines ersten p-Kanaltransistors TP0 und eines zweiten p-Kanaltransistors TP1. Ein Gateanschluss des zweiten p-Kanaltransistors TP1 ist mit einem ersten Eingangsanschluss A des ersten Tristate-NAND TIN1 verbunden. Ein Gateanschluss des ersten p-Kanaltransistors TP0 ist mit einem zweiten Eingangsanschluss B des ersten Tristate-NAND TIN1 verbunden. Ferner umfasst das erste Tristate-NAND TIN1 eine Reihenschaltung eines ersten n-Kanaltransistors TN0, eines zweiten n-Kanaltransistors TN1, eines dritten n-Kanaltransistors TN2 und eines dritten p-Kanaltransistors TP2. Diese Reihenschaltung befindet sich in Reihe mit der Parallelschaltung des ersten p-Kanaltransistors TP0 und des zweiten p-Kanaltransistors TP1.
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Ein Gateanschluss des ersten n-Kanaltransistors TN0 ist mit dem zweiten Eingangsanschluss B verbunden, ein Gateanschluss des zweiten n-Kanaltransistors TN1 ist mit dem ersten Eingangsanschluss A verbunden. Ein Gateanschluss des dritten n-Kanaltransistors TN2 bildet einen nicht-invertierten Takteingangsanschluss des ersten Tristate-NAND TIN1. Ein Gateanschluss des dritten p-Kanaltransistors TP2 bildet einen invertierten Takteingangsanschluss des ersten Tristate-NAND TIN1. Ein Drainanschluss des dritten n-Kanaltransistors TN2 und ein Drainanschluss des dritten p-Kanaltransistors TP2 sind mit einem gemeinsamen Ausgangsanschluss Z des ersten Tristate-NAND TIN1 verbunden.
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Das zweite Tristate-NAND TIN2 unterscheidet sich von dem ersten Tristate-NAND TIN1 darin, dass der erste p-Kanaltransistor TP0 parallel zu dem zweiten p-Kanaltransistor TP1 und dem dritten p-Kanaltransistor TP2 ist. Somit ist ein Drainanschluss des dritten des ersten p-Kanaltransistors TP0 auch mit dem gemeinsamen Ausgangsanschluss Z des Tristate-NAND TIN2 verbunden.
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Somit können weitere Ausführungsbeispiele der vorliegenden Erfindung erzielt werden, indem die Kombination eines Inverters und eines Übertragungsgatters als Tristate-Inverter und die Kombination eines NAND-Gatters und eines Übertragungsgatters als Tristate-NAND implementiert werden (beispielsweise bei den Vorrichtungen 100, 300, 500).
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Gemäß weiteren Ausführungsbeispielen und wie zuvor bereits erwähnt wurde, können die Ausgänge der NAND-Gatter ND7 und ND9 (Signale CN, CP und RN) für eine Mehrzahl von Flipflops eines Registers verwendet werden. Mit anderen Worten kann eine Vorrichtung gemäß einem Ausführungsbeispiel eine Mehrzahl von Flipflops umfassen, bei denen der Takteingangsanschluss der Flipflops alle mit ein und demselben Anschluss einer Steuerschaltung der Vorrichtung gekoppelt sind, an dem die Steuerschaltung während des Datenerhaltungsmodus den zweiten feststehenden Signalwert und in dem Datenverarbeitungsmodus das Taktsignal C (in einer invertierten oder nicht-invertierten Version) liefert. Dies kann auch für die Flipflop-Reset-Eingangsanschlüsse gelten.
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Mit anderen Worten sind manche der Schaltungen in den Registern, die mit dem Modusauswahlsignal ISN gekoppelt sind (ND7 und ND9), bei Mehrbitregistern wiederverwendbar und werden deshalb nur einmal benötigt, obwohl das Register beispielsweise für vier Bits gebaut ist.
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Zusammenfassend gesagt liefern die hierin beschriebenen Ausführungsbeispiele ein flankengesteuertes Register (Flipflop) mit einer isolierbaren Eingabeschnittstelle (beispielsweise einem isolierbaren Daten-, Takt- und Reseteingang) und einer Datenerhaltung für eine integrierte Halbleiterschaltung mit einem Datenerhaltungsmodus oder einem Ruhe- oder Bereitschaftsmodus, mit dem ein normaler Modus (Datenverarbeitungsmodus) unterbrochen werden kann. In dem Datenerhaltungsmodus wird seitens der ID lediglich ein sehr geringer Ruheleckstrom verbraucht.
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Gemäß einem Ausführungsbeispiel ist eine IC ferner in der Lage, nach einem Wechsel von dem Datenerhaltungsmodus in den Datenverarbeitungsmodus die Datenverarbeitung sofort fortzusetzen.
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Ferner können Vorrichtungen oder Register gemäß Ausführungsbeispielen, die hierin mit einer isolierbaren Eingabeschnittstelle beschrieben sind, mit geringem Aufwand in einem bereits existierenden Entwicklungszyklus und bei der Implementierung für die ICs implementiert werden. Dies gilt besonders für das relevante Zeitgebungsverhalten der Schnittstellensignale der Register während der Wechsel zwischen dem Datenverarbeitungsmodus und dem Datenerhaltungsmodus.
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Bei Ausführungsbeispielen können große Teile von Schaltnetzen und Schaltkreisen (Schaltungsverknüpfungen) (von der kombinatorischen oder sequentiellen Logik) anhand eines hochohmigen Umschaltens von der Versorgungsspannung (beispielsweise entweder von dem positiven Versorgungspotential VDD oder von der Versorgungsmasse VSS) entkoppelt werden. Bei Ausführungsbeispielen bleibt zumindest ein Teil der Umschaltregister mit der Versorgungsspannung gekoppelt, um die in diesen Registern gespeicherten Informationen beizubehalten. Mit anderen Worten bleibt eine beträchtliche Anzahl von Registern auch in dem Datenerhaltungsmodus mit der Versorgungsspannung verbunden. Deshalb können diese Register (beispielsweise Register 100, 300, 500) von dem Teil der IC, die von der Versorgungsspannung entkoppelt werden, isoliert werden, was anderenfalls zu unerwünschten und nicht steuerbaren Leckströmen oder Transferströmen durch die Eingabeschnittstellen der Register führen würde.
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Ferner weist das Taktsignal (beispielsweise das Taktsignal C und das Reset R) für die Wechsel von dem Datenverarbeitungsmodus in den Datenerhaltungsmodus unmittelbar vor dem Wechsel in den Datenerhaltungsmodus und unmittelbar nach der Fortsetzung des Datenverarbeitungsmodus den Boolschen Wert 0 auf. Mit anderen Worten können die Taktsignale unmittelbar vor dem Wechsel in den Datenerhaltungsmodus und unmittelbar nach dem Fortsetzen des Datenverarbeitungsmodus physisch mit dem niedrigeren Versorgungspotential VSS verbunden sein.
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8 zeigt ein Flussdiagramm eines Verfahrens 800 für eine Vorrichtung, die ein Flipflop und eine Steuerschaltung gemäß einem weiteren Ausführungsbeispiel umfasst. Das Verfahren 800 umfasst einen Schritt 802 eines Routens, in einem Datenverarbeitungsmodus der Vorrichtung, eines ankommenden Datensignals von einem Steuerschaltungsdateneingangsanschluss der Steuerschaltung zu einem Flipflop-Dateneingangsanschluss des Flipflops und eines ankommenden Taktsignals von einem Steuerschaltungstakteingangsanschluss der Steuerschaltung zu einem Flipflop-Takteingangsanschluss des Flipflops. Ferner umfasst das Verfahren 800 einen Schritt 804 eines Anlegens, in einem Datenerhaltungsmodus der Vorrichtung, eines ersten gegebenen feststehenden Signalwerts an den Flipflop-Dateneingangsanschluss unabhängig von einem Wert des ankommenden Datensignals und eines zweiten gegebenen feststehenden Signalwerts an den Flipflop-Takteingangsanschluss unabhängig von einem Wert des ankommenden Taktsignals.
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Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wobei ein Block oder Bauelement einem Verfahrensschritt oder einem Merkmal eines Verfahrensschrittes entspricht. Analog dazu stellen Aspekte, die im Zusammenhang mit einem Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Manche oder alle Verfahrensschritte können durch eine (oder unter Verwendung einer) Hardwarevorrichtung wie beispielsweise einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei manchen Ausführungsbeispielen kann bzw. können manche, einer oder mehrere der wichtigsten Verfahrensschritte durch eine solche Vorrichtung ausgeführt werden.
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Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers durchgeführt werden, auf der bzw. auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken (oder die in der Lage sind, derart mit demselben zusammenzuwirken), dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.
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Manche Ausführungsbeispiele gemäß der Erfindung umfassen einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem zusammenzuwirken, so dass eines der hierin beschriebenen Verfahren durchgeführt wird.
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Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft. Der Programmcode kann beispielsweise auf einem maschinenlesbaren Träger gespeichert sein.
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Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, das auf einem maschinenlesbaren Träger gespeichert ist.
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Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.
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Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist. Der Datenträger, das digitale Speichermedium oder das aufgezeichnete Medium sind üblicherweise materiell und/oder nicht-flüchtig.
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Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
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Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
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Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
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Ein weiteres Ausführungsbeispiel umfasst eine Vorrichtung oder ein System, die bzw. das dazu konfiguriert ist, ein Computerprogramm zur Durchführung eines der hierin beschriebenen Verfahren an einen Empfänger zu übertragen (z. B. elektronisch oder optisch). Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder dergleichen sein. Die Vorrichtung oder das System kann beispielsweise einen Datei-Server zum Übertragen des Computerprogramms an den Empfänger umfassen.
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Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren vorzugsweise seitens einer beliebigen Hardwarevorrichtung durchgeführt.
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Begriffe wie z. B. „erste(r,s)”, „zweite(r,s)” und dergleichen werden dazu verwendet, verschiedene Elemente, Regionen, Abschnitte usw. zu beschreiben, und sollen keine Einschränkung darstellen. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
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Gemäß der Verwendung hierin sind die Begriffe „haben”, „enthalten”, „umfassen”, „aufweisen” und dergleichen offene Begriffe, die das Vorliegen angegebener Elemente oder Merkmale angeben, jedoch zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein (eine, einer, eines)”, „der”, „die” und „das” sollen den Plural sowie den Singular umfassen, es sei denn, der Kontext gibt eindeutig etwas anderes vor.
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Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, wenn nicht spezifisch etwas anderes angegeben ist.
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Obwohl hierin spezifische Ausführungsbeispiele veranschaulicht und beschrieben sind, wird Fachleuten einleuchten, dass die spezifischen gezeigten und beschriebenen Ausführungsbeispiele durch eine Vielzahl alternativer und/oder äquivalenter Implementierungen ersetzt werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsbeispiele abdecken. Deshalb ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente beschränkt werde.
