CN102891675A - 具有数据保留模式和数据处理模式的装置 - Google Patents

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Abstract

本发明公开了具有数据保留模式和数据处理模式的装置，该装置包括触发器和控制电路。触发器包括触发器数据输入端子和触发器时钟输入端子。控制电路包括控制电路数据输入端子和控制电路时钟输入端子。控制电路被配置为在装置的数据处理模式下将来自控制电路数据输入端子的引入数据信号路由至触发器数据输入端子，并将来自控制电路时钟输入端子的引入时钟信号路由至触发器时钟输入端子，并在装置的数据保留模式下独立于引入数据信号值将第一给定固定信号值应用于触发器数据输入端子，并将独立于引入时钟信号值将第二给定固定信号值应用于触发器时钟输入端子。

Description

具有数据保留模式和数据处理模式的装置
技术领域
本申请涉及一种包括触发器（flip flop）并具有数据保留模式和数据处理模式的装置以及用于该装置的一种方法。
背景技术
基于触发器的寄存器被用在用于存储状态的多种电路中。为了减少这种电路的电流消耗，这种电路可包括电路对其执行所需的功能的数据处理模式。此外，这种装置或电路可包括中断装置的数据处理的所谓的数据保留方式或者睡眠或待机模式。在数据保留模式中，通常应当仅允许低静态漏电流。此外，需要确保在从数据保留模式变为数据处理模式后，装置（例如IC集成电路）可以立即继续进行数据处理，此外，对于用于这种装置的触发器，存储在触发器中的状态甚至在数据保留模式下均应予以保留。
已知的概念是在从数据处理模式变为数据保留模式之前，将寄存器的数据内容传输到其它存储电路，例如，集成寄存器文件或IC的SRAM（静态随机存取存储器）。这些其它存储电路在数据保留模式下保持连接到电源电压。当恢复数据处理模式时，这些数据内容被传回相关联的寄存器。这个概念在时间和复杂性上具有附加电路和显著增加的缺点。
其他概念提供特定的数据保留触发器，其针对待保存的每位包括一个额外的低漏锁存器（LLL）。在进入数据保留模式之前，触发器中存储的信息被传输至该低漏锁存器，并在恢复数据处理模式之前，被传回触发器。这能够在数据保留模式下使能触发器与电源电压的解耦，其中，LLL保留耦接至电源电压。这可以实现LLL仅消耗很少的漏电流。这是能够实现的，因为LLL不必遵守任何性能要求。这个概念对于实施低漏锁存器具有显著的面积和成本增加的缺点。
发明内容
本文所述的实施方式提供了包括触发器和控制电路的装置。触发器包括触发器数据输入端子和触发器时钟输入端子。控制电路包括控制电路数据输入端子和控制电路时钟输入端子。控制电路被配置为在装置的数据处理模式下将来自控制电路数据输入端子的引入数据信号路由至触发器数据输入端子，并将来自控制电路时钟输入端子的引入时钟信号路由至触发器时钟输入端子，并被配置为在装置的数据保留模式下独立于引入数据信号的值将第一给定固定信号值应用于触发器数据输入端子，并独立于引入时钟信号的值将第二给定固定信号值应用于触发器时钟输入端子。
在阅读完以下详细描述并在查看了附图之后，本领域的技术人员将理解其它特征和优点。
附图说明
附图元件并非一定彼此按比例缩放。相同的参考符号表示相应的类似部件。可组合各个所示的实施方式的特征，除非它们互相排斥。在附图中描绘了实施方式，并且详细描述如下。
图1示出了根据实施方式的装置的示意性框图。
图2示出了根据另一实施方式的装置的示意图。
图3示出了根据又一实施方式的装置的示意图。
图4示出了在图3中的装置的数据处理模式和数据保留模式之间切换的时序图。
图5示出了根据又一实施方式的装置的示意图。
图6示出了反相器和传输门的组合作为三态反相器（tristate inverter）的实施。
图7示出了NAND门和传输门的组合作为三态NAND的实施。
图8示出了根据实施方式的方法的流程图。
具体实施方式
图1示出了根据实施方式的装置100（或寄存器100）的示意性框图。装置100包括触发器102和控制电路104。触发器102包括触发器数据输入端子106和触发器时钟输入端子108a。控制电路104包括控制电路数据输入端子110和控制电路时钟输入端子112。控制电路104被配置为在装置100的数据处理模式下将来自其控制电路数据输入端子110的引入数据信号D路由至触发器数据输入端子106，并将来自其控制电路时钟输入端子112的引入时钟信号C路由至触发器时钟输入端子108a，并在装置100的数据保留模式下独立于引入数据信号D的值将第一给定固定信号值应用于触发器数据输入端子106。此外，控制电路104被配置为在装置100的数据保留模式下独立于引入时钟信号C的值将第二给定固定信号值应用于触发器时钟输入端子108a。
根据一些实施方式，第一给定固定信号值可等于第二给定固定信号值。
如本文中使用的术语“路由”是指路由的信号可以反相或不反相。换言之，控制电路104可以以反相型态或非反相型态在数据处理模式下在触发器102处提供引入数据信号D。
此外，“耦接”的含义是指与其间的一个或多个元件的直接低阻抗耦接和间接耦接，使得第二节点处的信号依赖于耦接至第二节点的第一节点处的信号。换言之，其它元件，特别是开关元件（如晶体管）或驱动器可被放置在两个耦接的元件之间。在两个耦接元件之间可放置额外的元件，但不是必须的，因此，两个耦接的元件可直接连接（使用低阻抗连接，如电线或跟踪或导体路径）。
此外，控制电路104可以以反相型态或非反相型态在数据处理模式下在触发器时钟输入端子108a处提供引入时钟信号C。换言之，在装置100的数据处理模式下，触发器数据输入端子106处的信号值基于控制电路数据输入端子110处的引入数据信号D的值，并且触发器时钟输入端子108a依赖于控制电路时钟输入端子112处的引入时钟信号C的值。
通过在装置100的数据保留模式下将固定值应用于触发器102的输入端子106、106a，可以实现可在数据保留模式下使用于数据信号D和时钟信号C的驱动电路（或驱动器）不起作用，而不会在触发器102中产生不期望的漏电流。
通过使用于数据信号D和时钟信号C的驱动电路不起作用，这些信号可以假定未定义的值，这在传统的方法中会在数据保留模式期间导致在触发器102中的上述不期望的漏电流。
但是通过将第一给定固定信号值应用于触发器数据输入端子106并将第二给定固定信号值应用于触发器时钟输入端子108a，在数据保留模式下，在装置100的触发器102中不会产生不期望的漏电流。总之，装置100能够使能数据保留模式，在该模式下，由于引入数据信号D和引入时钟信号C的未定义值，而在触发器102中不会产生漏电流。
因此，触发器102之外的时钟树和组合数据路径逻辑可在数据保留模式下完全不起作用。由于这些时钟树和数据路径逻辑主要是由消耗高漏电流的快速逻辑门建立的事实，所以这些逻辑门的无效（deactivation）会导致明显的漏电流减小。
图2示出了图1中的装置100的可行实施的示意图。控制电路104包括第一NAND门ND1、第二NAND门ND7和第一反相器IV8。
此外，控制电路104包括用于接收隔离信号ISN（或模式选择信号ISN）的模式选择信号输入端子202。
根据一些实施方式，模式选择信号ISN可由控制电路104（例如包括其它元件）或通过连接至模式选择信号输入端子202的装置100的另一元件来控制。
第一NAND门ND1的第一输入端子耦接至控制电路数据输入端子110，并且第一NAND门ND1的第二输入端子耦接至模式选择信号输入端子202。第一NAND门ND1的输出端耦接至触发器102的触发器数据输入端子106。第二NAND门ND7的第一输入端子耦接至模式选择信号输入端子202，并且第二NAND门ND7的第二输入端子耦接至控制电路时钟输入端子112。第二NAND门ND7的输出端子耦接至第一反相器IV8的输入端子。此外，第二NAND门ND7的输出端子耦接至触发器102的第一触发器时钟输入端子108a。第一反相器IV8的输出端耦接至触发器102的第二触发器时钟输入端子108b。
触发器102包括触发器数据输入端子106，第一触发器时钟输入端子108a和第二触发器时钟输入端子108b。此外，触发器102包括主锁存器204和从锁存器206。此外，触发器102包括第一传输门TG1。第一传输门TG1耦接在触发器数据输入端子106和主锁存器204的输入端子或输入节点DMN之间。第一传输门TG1的反相时钟端子耦接至第二触发器时钟输入端子108b，且第一传输门TG1的非反相时钟输入端子耦接至第一触发器时钟输入端子108a。
此外，触发器102包括第二传输门TG3。第二传输门TG3耦接在主锁存器204的输出端子或输出节点与从锁存器206的输入端子或输入节点DS之间。第二传输门TG3的反向时钟输入端子耦接至第一触发器时钟输入端子108a，并且第二传输门TG3的非反相时钟输入端子耦接至第二触发器时钟输入端子108b。
此外，触发器102包括第二反相器IV6。第二反相器IV6的输入端子耦接至从锁存器106的输出端子或输出节点DSN。第二反相器IV6的输出端子耦接至触发器102的触发器数据输出端子208。
在图2所示的实施方式中。主锁存器204包括耦接在主锁存器204的输入节点DMN和输出节点DM之间的第三反相器IV2。此外，主锁存器204包括第四反相器IV3和第三传输门TG2。第四反相器IV3的输入端子耦接至主锁存器204的节点DM。传输门TG2耦接在第四反相器IV3的输出端子和主锁存器204的输入节点DMN之间。
第三传输门TG2的反相时钟输入端子耦接至触发器时钟输入端子108a，并且第三传输门TG2的非反相时钟输入端子耦接至第二触发器时钟输入端子108b。
从锁存器206包括耦接在从锁存器206的输入节点DS和节点输出DSN之间的第五反相器IV4。此外，从锁存器206包括第六反相器IV5和第四传输门TG4。第六反相器IV5的输入端子耦接至从锁存器206的输出节点DSN。第四传输门TG4耦接在第六反相器IV5的输出端子和从锁存器206的输入节点DS之间。第四传输门TG4的反相时钟输入端子耦接至第二触发器时钟输入端子108b，并且第四传输门TG4的非反相时钟输入端子耦接至第一触发器时钟输入端子108a。
在下面描述了装置100的功能。装置100包括主锁存器204和从锁存器206作为存储元件。在数据处理模式期间，随着时钟信号C的上升沿，电流控制电路数据输入端子110处的电流数据位被存储在主锁存器204中（其中C=1，因此，CN=0，CP=1）。因此，第一传输门TG1处于非导通状态，并将触发器数据输入端子106与主锁存节点DMN和DM隔离，同时，由于导通的第三传输门TG2，主锁存器204内的反馈被激活。由于C=1（第二传输门TG3是导通的），所以通过透明的从锁存器206将存储在主锁存器204中的数据位路由至触发器数据输出端子208。
反之亦然，随着时钟信号C的下降沿，即C=0，从锁存器206与主锁存器204（第二传输门TG3处于非导通状态）隔离，来自主锁存器204的数据位被存储在从锁存器206（TG4是导通的，这意味着从锁存器206中的反馈是激活的）中。此外，由于第一导通传输门TG1，触发器数据输入端子106处的值被路由至主锁存器节点DMN和DM。此外，在进入装置100的待机或数据保留模式之前，时钟C被停止，这意味着在电流IC实施中，触发器时钟输入端子被保持在C=0（例如CN=1，CP=0）。
这些时钟输入端子处的值在切换回数据处理模式之后可包括上升沿或值C=1（CN=0，CP=1）。这意味着，在进入数据保留模式之前，由于C=0，所以对于所有寄存器（或触发器），从锁存器206立即与主锁存器204隔离（TG3不导通），并且从锁存器206存储来自主锁存器204（TG4导通）的数据，同时，由于导通的第一传输门TG1，触发器数据输入端子106处的值不与主锁存器节点DMN和DM相隔离。在没有耦接至触发器数据输入端子的控制电路104的常规寄存器中，当在数据保留模式下将提供引入数据信号D的逻辑门与电源电压解耦时，触发器数据输入端子会取得（至少一段时间）未定义值，这会在该常规寄存器的门IV2和IV3中产生漏电流。
在装置100中，通过引入额外的控制信号ISN和用于隔离引入数据信号D和引入时钟信号C的其它晶体管功能来解决这个问题。在下文中，将结合触发器102来描述控制电路104的详细功能。
对于ISN=1，图2中所示的寄存器的功能与没有控制电路104的常规寄存器相同，对于ISN1=1，NAND门NDI和ND7的动作如同正常反相器。但对于ISN=0，在CN＝1且CP=0时，独立于时钟信号C的值，通过第二NAND门ND7和第一反相器IV8来保持时钟C的内部值CN和CP，。换言之，对于C=0，从锁存器206保持与主锁存器204相隔离。
此外，由于第一NAND门ND1、第一导通传输门TG1和第三反相器IV2以及节点DMN被设置为0，因此，DMN和DM值独立于控制电路数据输入端子110处的值。换言之，节点110对于ISN=0而被隔离，使得数据信号D的值不会通过寄存器的数据输入接口（或触发器数据输入端子106）对电流产生影响。因此，通过在完整数据保留模式期间，ISN的恒定值为0，装置100允许时钟信号C的时钟树和用于提供数据信号D的（组合）逻辑门与电源电压解耦，从而在不丢失存储在触发器102的从锁存器206中的信息的情况下最大限度地减小漏电流。
总之，在装置100的数据处理模式下，保持ISN=1且对于数据信号D和引入时钟信号C，NAND门NDI、ND7表现得如反相器那样。但在数据保留模式下，即对于ISN=0，独立于数据信号D的值和时钟信号C的值，触发器数据输入端子106被设定为第一固定值（逻辑1），第一触发器时钟输入端子108a被设定为第二固定值（逻辑1，CN=1），并且第二触发器时钟输入端子108b被设定为另一固定值（逻辑0，CP=0）。通过具有CP=0和CN=1，第一传输门TG1导通，因此主锁存器204保持逻辑值1。此外，通过第二传输门TG3的非导通状态，从锁存器206与主锁存器204隔离。此外，由于第四传输门TG4的导通状态，数据处理模式下的存储在从锁存器206中的信息就被保存在从锁存器206中。
因此，可以看出，在数据保留模式下，主锁存器204和从锁存器206的状态独立于引入数据信号D和引入时钟信号C的值。因此，可在数据保留模式下使用于数据信号D和时钟信号C的驱动器不起作用，以降低装置100的电流消耗。换言之，装置100可被配置为在装置100的数据保留模式下使用于驱动数据信号D的第一驱动器和用于驱动驱动时钟信号C的第二驱动器不起作用。
此外，装置100可被配置为在数据保持模式下维持用于主锁存器204和从锁存器206的电源电压，使得在数据保持模式下，主锁存器204和从锁存器206是运行着的。通过保持主锁存器204和从锁存器206上的电源电压，可以实现当从数据保留模式切换回数据处理模式时，存储在从锁存器206中的值仍然有效，此外，主锁存器204具有确定的状态。
因此，从锁存器206至主锁存器204没有附加的反馈回路是必要的，否则这将消耗额外电流和装置100的芯片上的额外面积。换言之，装置100在主锁存器204和从锁存器206的外部是无反馈的（诸如主锁存器204的状态在数据处理模式和数据保留模式中独立于从锁存器206中的状态）。
在图2的例子中，尽管控制电路104被配置为根据其它实施方式使用第一NAND门ND1组合引入数据信号D与模式选择信号ISN，并使用第二NAND门ND7组合时钟信号C与模式选择信号ISN，也可使用其它逻辑组合（例如，NOR门）。一般而言，控制电路104可被配置为（逻辑地）组合模式选择信号ISN与引入时钟信号C和引入数据信号D。
此外，控制电路104可被配置为在数据处理模式和数据保留模式中将模式选择信号ISN与引入时钟信号C的组合结果提供给第一触发器时钟输入端子108a（并将反相结果提供给第二触发器时钟输入端子108b）。此外，控制电路104可被配置为将模式选择信号ISN与引入数据信号D的组合结果提供给触发器数据输入端子106。
如前所述，模式选择信号ISN的第一信号值（ISN=1）可对应于数据处理模式，且模式选择信号ISN的第二信号值（ISN=0）可对应于数据保留模式。控制电路104可被配置为组合模式选择信号ISN与引入时钟信号C，使得对于模式选择信号ISN的第一信号值（ISN=1，对应于数据处理模式），模式选择信号ISN和引入数据信号D的组合结果遵循（以反相或非反相型态）引入数据信号D，并且模式选择信号ISN和引入时钟信号C的组合结果遵循（以反相或非反相型态）引入时钟信号C。
此外，控制电路104可被配置为使得对于模式选择信号ISN（ISN=O，对应于数据保留模式）的第二信号值，独立于引入时钟信号C的状态和引入数据信号D的状态，模式选择信号ISN和引入数据信号D的组合结果为第一信号值（例如，被反转为模式选择信号ISN的第二信号值），并且模式选择信号ISN和引入时钟信号C的组合结果为第二给定固定值（例如，等于第一给定固定值）。
如前所述，根据其它实施方式，装置100可被配置为确保在数据处理模式下并且在紧接着切换到数据保持模式之前，将在触发器时钟输入端子108a上的时钟信号C的信号值（例如，C=0）引导为等于第二给定固定信号值（CN=1）的信号值（CN=1），使得在从数据处理模式切换至数据保持模式时，第一触发器时钟输入端子108a上的信号（和第二触发器时钟输入端子108b上的信号）保持不变。
在图2中所示的实施方式中，在紧接着切换到数据保存模式（对应于ISN=0）之前，引入时钟信号C具有引导为CN=1且CP=0的值，且在这种状态下时，装置100从数据处理模式变为数据保留模式，即ISN从1变为0，CN和CP的状态保持不变，即，其它边沿不会被施加至触发器时钟输入端子108a、108b。
如前所述，在装置100的数据保留模式下，主锁存器204与从锁存器206隔离。这可通过具有耦接至第一触发器时钟输入端子108a和第二触发器时钟输入端子108b的第二传输门TG3来实现，使得对于通过控制电路100应用于第一触发器时钟输入端子108a（CN=1）的第二给定固定值，和由此应用于第二触发器时钟输入端子108b（CP=0）的反相型态，第二传输门TG3处于高阻抗状态并将主锁存器204与从锁存器206隔离。
图3示出了根据另一实施方式的装置300。装置300扩展了图2中所示的装置100，并另外还具有复位功能。装置300包括控制电路304和触发器302。控制电路304不同于图2中所示的控制电路104。其另外还包括第三NAND门ND9。第三NAND门ND9的第一输入端子耦接至控制电路304的模式选择输入端子202。第三NAND门ND9的第二输入端子耦接至控制电路304的复位输入端子305，用于接收复位信号R。第三NAND门ND9的输出端子耦接至触发器复位输入端子307。
此外，触发器302不同于触发器102，因为它具有额外的复位输入端子307并包括主锁存器314和从锁存器316（每一个均提供复位功能），从而提供复位功能。主锁存器314不同于主锁存器204，因为第四反相器IV3可由第四NAND门ND3替换。第四NAND门ND3的第一输入端子耦接至节点DM，并且第四NAND门ND3的第二输入端子耦接至触发器302的复位输入端子307。第四NAND门ND3的输出端子耦接至第三传输门TG2。
此外，从锁存器316不同于从锁存器206，因为第五反相器IV4可由第五NAND门ND4替换。第五NAND门ND4的第一输入端子耦接至复位输入端子307，第五NAND门ND4的第二输入端子耦接至从锁存器316的节点DS，并且第五NAND门ND4的输出端子耦接至从锁存器316的节点DSN。
控制电路304被配置为在装置300的数据处理模式下将来自其控制电路复位输入端子305的引入复位信号R路由至触发器复位输入端子307。如从图3中可看出的，控制电路304将反相型态RN下的引入复位信号R路由至触发器复位输入端子307。此外，控制电路304被配置为在装置300的数据保留模式下（当ISN=0时）独立于复位信号R的值将第三给定固定信号值应用于复位输入端子307（如RN=1）。
总之，图3示出了图2中所示的装置100的可能普遍化（generalization）。装置300或寄存器300包括额外的复位输入端子305，其运行会通向异步触发器输出端子208，这意味着触发器输出端子208独立于时钟信号C被设置为0（在数据处理模式下）。
可以假设立即在变为数据保留模式之前，复位信号R（即在图3的情况下，R=0）是无效的，因为在其它情况下，IC（包括装置300）或至少其部分将处于复位状态，在该状态下，从锁存器316的数据内容将被设置为零。独立于复位信号R的电流值，激活数据保留模式（即将ISN设置为0）会导致RN=1。因此，在数据保留模式下，提供复位信号R的部分电路可以与电源电压解耦，同时不会丢失存储于装置或寄存器300的从锁存器316中的信息。
将触发器302的不同输入信号与模式选择信号ISN组合的图3中所示的实施方式可被扩展为触发器302的其它功能扩展（例如，表现出使能信号或扫描信号的触发器型态）。
下文中，将使用图4详细地描述图3中所示的装置300的时序行为。
IC通常包括多个这样的装置或寄存器300。因此，在下文中，假设IC具有多个装置300，所有装置都可通过在系统级上切换信号PW和模式选择信号ISN而在数据处理模式或数据保留模式下操作。
在进入数据保留模式之前，所有受影响的寄存器（或装置）的时钟输入112（由此为时钟信号C）都被设置为零。此外，假设在立即进入数据保留模式（即在图3所述的情况下R=0）之前，复位信号R是无效的。
因此，每一个涉及的寄存器都可与其输入接口隔离，同时不会丢失存储在寄存器中的信息，只要寄存器供应有电源电压，且复位和时钟信号的内部值RN、CN和CP保持其值不变。后者则是通过激励系统级上的信号ISN，即通过ISN的下降沿（和完整的数据保留模式的ISN的不变值0）来实现。这会导致RN=1、CN=1且CP=0，从而确保从锁存器316不会变为复位状态。因此，从锁存器316保留所存储的日期。
随后对于ISN的下降沿，在数据保留模式下不需要的IC的每个电路部分可与电源电压解耦。这可通过使系统级上的信号PW无效，即，通过贯穿整个数据保留模式的PW的下降沿和PW的不变值0来执行。作为其结果，寄存器的所有输入信号（除了ISN，图3中的D、C和R）可采用未定义的值，同时不会导致装置300或包括装置300的IC出现故障。
对于切换回数据处理模式，在系统级上激励信号PW，即触发上升沿PW。因此，包括装置300的IC的所有部件（已经在数据保留模式期间与电源电压解耦）再次耦接至电源电压。这样的结果是寄存器或装置的数据输入110采取其之前（在立即离开数据处理模式之前）的值。
这样做的原因是，在给定触发器的输入端子110处的值由通过某些组合的门实现的来自其它触发器的寄存器输出值Q的布尔（Boolean）组合引起。
所有寄存器输出值Q仍然具有它们的旧值（因为假设所有相关的寄存器都不与电源电压解耦）。在假设常数值D之后，可以关闭寄存器的隔离，因为现在，控制电路时钟输入端子112和控制电路复位输入端子305已采用它们的旧值（其值都为零），它们在立即离开数据处理模式之前具有旧值。现在，所有的寄存器和整个IC（包括装置300）都再次具有功能性。
总之，如图3所示的具有可隔离输入接口和数据保存的边沿触发寄存器300具有以下优点。组合数据路径以及寄存器300以外的时钟和复位树可以在数据保留模式下完全（或至少部分）无效。由于这些数据路径，时钟树和复位树主要由快速切换逻辑门组成，这些门消耗大量的漏电流。因此，使这些电路无效意味着显著的漏电流减少。此外，ISN（和PW）的少数驱动器并不一定需要快速或很强，使得这些驱动器只需要少量产生的漏电流（在数据保留模式期间）。此外，由于数据保留模式期间的主锁存器204、314的状态总是已知（DMN=1且DM=0）的，主锁存器204、314的晶体管（例如，在反相器IV2、IV3中，传输门TG2和/或NAND门ND3）可以关于数据保留模式下的这种状态的漏电流来最优化。在图2和3中所示的实施方式中，主锁存器314的晶体管可被最优化为使得与DMN=0和DM=1的其它情况相比，对于DMN=1和DM=0，漏电流减小。换言之，主锁存器204、314的晶体管可被配置为使得对于数据保留模式下的主锁存器204、314的状态，电流消耗小于等于数据处理模式下的主锁存器204、314的其它状态的电流消耗。
图5示出了根据又一实施方式的装置的示意图。装置500是装置300的可选实现方式，即它们的功能是相同的。装置500不同于装置300，因为装置500的触发器502略不同于装置300的触发器302。触发器502的不同在于第二传输门TG3由所谓的三态反相器TI3替换。此外，触发器502的从锁存器516不同于图2所示的从锁存器206，因为第六反相器IV5由第六NAND门ND5替换。第六NAND门ND5的第一输入端子耦接至第五反相器IV4的输出端子、第六NAND门ND5的第二输入端子耦接至触发器复位输入端子307，并且第六NAND门DN5的输出端子耦接至第四传输门TG4。此外，在从锁存器516中，由于三态反相器TI3已经提供了反相，所以节点DS和DSN被交换。因此，装置500的第二反相器IV6的输入端子耦接至第五反相器IV4的输入端，并且不会像图2所示的装置100中的情况那样耦接至第五反相器IV4的输出端。换言之，图5示出了如图3所示的具有复位的数据保留触发器的具有复位的数据保留触发器的替代解决方案。
图6示出了反相器IV和传输门TG的组合如何作为三态反相器TI来实施。三态反相器TI包括第一p沟道晶体管TP0、第二P沟道晶体管TP1、第二n沟道晶体管TN1和第一n沟道晶体管TN0的串联连接。第一p沟道晶体管TP0的门端子形成三态反相器TI的反相输入端子，并且第一n沟道晶体管TN0的门端子形成三态反相器TN0的非反相输入端子。三态反相器TI的反相输入端子和非反相输入端子连接至三态反相器TI的共用输入端子A。第二P沟道晶体管TPI的门端子形成三态反相器TI的反相时钟输入端，并且第二n沟道晶体管TN1的门端子形成三态反相器TI的非反相时钟输入端。第二P沟道晶体管TPI的漏端子连接至第二n沟道晶体管TN1的漏端子，并且连接至三态反相器TI的共用输出端子Z。
此外，图7示出了如何通过第一三态NAND TIN1或第二三态NANDTIN2来实施NAND门ND和传输门TG的组合。第一三态NAND门TIN1包括并联连接的第一p沟道晶体管TP0和第二P沟道晶体管TP1。第二P沟道晶体管TP1的门端子连接至第一三态NAND TIN1的第一输入端子A。第一p沟道晶体管TP0的门端子连接至第一三态NAND TIN1的第一输入端子B。此外，第一三态NAND TIN1包括串联连接的第一n沟道晶体管TN0、第二n沟道晶体管TN1、第三n沟道晶体管TN2和第三p沟道晶体管TP2。该串联连接与并联连接的第一p沟道晶体管TP0和第二P沟道晶体管TP1串联连接。
第一n沟道晶体管TN0的门端子连接至第二输入端子B，第二n沟道晶体管TN1的门端子连接至第一输入端子A。第三n沟道晶体管TN2的门端子形成第一三态NAND TIN1的非反相时钟输入端子。第三p沟道晶体管TP2的门端子形成第一三态NAND TIN1的反相时钟输入端子。第三n沟道晶体管TN2的漏端子和第三p沟道晶体管TP2的漏端子连接至第一三态NAND TIN1的共用输出端子Z。
第二三态NAND TIN2不同于第一三态NAND TIN1，因为第一p沟道晶体管TP0平行于第二P沟道晶体管TP1和第三p沟道晶体管TP2。因此，第一p沟道晶体管TP0的漏端子也连接至第二三态NAND TIN2的共用输入端子Z。
因此，本发明的其它实施方式可通过作为三态反相器实施反相器和传输门的组协作为三态反相器以及NAND门和传输门的组协作为三态NAND（例如，在装置100、300、500中）来实现。
根据其它实施方式，且如前面已经提到的，NAND门ND7和ND9的输出（信号CN、CP和RN）可以用于寄存器的多个触发器。换言之，根据实施方式的装置可包括多个触发器，其中，触发器的时钟输入端子均耦接至装置的控制电路的同一端子（在其上，控制电路在数据保留模式期间提供第二固定信号值并在数据处理模式下提供时钟信号C（以反相或非反相型态））。相同的结构可应用于触发器复位输入端子。
换言之，耦接至模式选择信号ISN（ND7和ND9）的寄存器内的一些电路在多位寄存器中可重用，因此只需要一次，尽管寄存器例如用于四位而建立。
总之，本文所述的实施方式提供了边沿触发的寄存器（触发器），其具有可隔离的输入接口（例如可隔离的数据、时钟和复位输入端），和用于具有数据保留模式或睡眠或备用模式（通过该模式可中断正常模式（数据处理模式））的集成半导体的数据保留。在数据保留模式下，IC仅消耗很少的静态漏电流。
此外，根据一个实施方式，IC能够在从数据保留模式变为数据处理模式之后立即继续进行数据处理。
此外，在已经存在的开发周期以及IC的实施中，可不费努力即可实施根据本文所述的实施方式的具有可隔离的输入接口的装置或寄存器。这尤其适用于数据处理模式和数据保留模式之间的改变期间的寄存器的接口信号的相关时序行为。
在实施方式中，切换网和切换电路（根据组合或顺序逻辑）的大部分可通过高抗阻切换的方式与电源电压（例如与正供给电位VDD或供给接地VSS）解耦。在实施方式中，至少一部分切换寄存器保持与电源电压耦接，从而保留存储于这些寄存器中的信息。换言之，大部分寄存器保持连接至电源电压，即使在数据保留模式下也如此。因此，这些寄存器（例如，寄存器100、300、500）可与IC的一部分（其与电源电压解耦）隔离，这否则就会通过寄存器的输入接口引起意外和不可控的漏电流或传输电流。
此外，对于从数据处理模式至数据保留模式的变化，在立即变为数据保留模式之前以及在立即继续进行数据处理模式之后，时钟信号（例如，时钟信号C和复位R）具有布尔值0。换言之，在立即改变为数据保留模式之前以及在立即在继续进行数据处理模式之后，时钟信号可以物理地连接至较低的供给电位VSS。
图8示出了根据又一实施方式的用于包括触发器和控制电路的装置的方法800的流程图。方法800包括步骤802，其中，在装置的数据处理模式下，将来自控制电路的控制电路数据输入端子的引入数据信号路由至触发器的触发器数据输入端子，并将来自控制电路的控制电路时钟输入端子的引入时钟信号路由至触发器的触发器时钟输入端子。此外，方法800包括步骤804，其中，在装置的数据保留模式下，独立于引入数据信号值将第一给定固定信号值应用于触发器数据输入端子，并独立于引入时钟信号值将第二给定固定信号值应用于触发器时钟输入端子。
尽管在装置的背景下描述了一些方面，但很明显的是，这些方面也代表相应方法的描述，其中，框或装置对应于方法步骤或方法步骤的功能的描述。类似地，在方法步骤的背景下描述的方面也代表相应装置的相应框或项或功能的描述。一些或所有的方法步骤可通过（或使用）硬件装置（如例如微处理器、可编程计算机或电子电路）来执行。在一些实施方式中，最重要的方法步骤中的一些、一个或多个可以通过这种装置来执行。
根据某些实施要求，本发明的实施方式可以在硬件或软件上实施。可使用具有存储在其上的电子可读控制信号的电子存储介质（例如软盘、DVD、蓝光、CD、ROM、PROM、EPROM、EEPROM或闪存）来执行，电子可读控制信号与可编程计算机系统协作（或能够与其协作），以执行相应的方法。因此，数字存储介质可为计算机可读的。
根据本发明的一些实施方式包括具有电子可读控制信号的数据载体，其能够与可编程计算机系统协作，以执行本文所述的方法之一。
一般情况下，本发明的实施方式可以被实现为具有程序代码的计算机程序，当计算机程序产品在计算机上运行时，程序代码对于执行方法之一是可操作的。程序代码可例如存储在机器可读载体。
其它实施方式包括存储在机器可读载体中的用于执行本文所述的方法之一的计算机程序。
换言之，本发明的实施方式由此为具有当在计算机上运行时用于执行本文所述的方法之一的程序代码的计算机程序。
本发明的其它实施方式由此为包括记录在其上的用于执行本文所述的方法之一的计算机程序的数据载体（或数字存储介质，或计算机可读介质）。数据载体、数字存储介质或记录介质通常是有形和/或非过渡的。
本发明的又一实施方式由此为代表用于执行本文所述的方法之一的计算机程序的数据流或一序列信号。数据流或一序列信号例如可被配置为经由数据通信连接（例如经由互联网）来传输。
其它实施方式包括被配置或适用于执行本文所述的方法之一的处理装置，例如计算机或可编程逻辑装置。
又一实施方式包括具有安装在其上的用于执行本文所述的方法之一的计算机程序的计算机。
又一实施方式包括被配置为将用于执行本文所述的方法之一的计算机程序传输（例如，电子地或光学地）至接收器的装置或系统。接收器可为例如电脑、移动装置、存储装置等。装置或系统可例如包括用于将计算机程序传输到接收器的文件服务器。
在一些实施方式中，可编程逻辑器件（例如现场可编程门阵列）可以被用来执行本文所述方法的部分或全部功能。在一些实施方式中，现场可编程门阵列可与微处理器协作，以执行本文所述的方法之一。一般来说，这些方法优选地由任何硬件装置来执行。
术语，诸如“第一”、“第二”等用于描述各种元件、区域、部分等，且其不旨在是限制性的。在整个说明书中，相同的术语指相同的元件。
如本文所使用的，术语“具有”、“包含（including）”、“包括（comprising）”等是开放性的术语，它们均指所陈述的元件和特征的存在，而并不排除另外的元件或特征。除非上下文中明确地另有指明，否则冠词“一个（a）”、“一个（an）”以及“所述”旨在包括复数和单数。
应理解，除非另有特别指明，否则本文所述的各个实施方式的特征可彼此相组合。
尽管已在本文中说明并描述了具体实施方式，但本领域的普通技术人员应理解，在不背离本发明的范围的情况下，针对所示和所描述的特定实施方式可以替换各种可选和/或等同的实施。该申请旨在涵盖本文所讨论的具体实施方式的任何调整或变化。因此，本发明旨在仅由权利要求和其等价物限制。

Claims (18)

1.一种装置，包括：
触发器，包括触发器数据输入端子和触发器时钟输入端子；
控制电路，包括控制电路数据输入端子和控制电路时钟输入端子；
其中，所述控制电路被配置为在所述装置的数据处理模式下将来自所述控制电路数据输入端子的引入数据信号路由至所述触发器数据输入端子，将来自所述控制电路时钟输入端子的引入时钟信号路由至所述触发器时钟输入端子，并且在所述装置的数据保留模式下，独立于所述引入数据信号的值将第一给定固定信号值应用于所述触发器数据输入端子，并独立于所述引入时钟信号的值将第二给定固定信号值应用于所述触发器时钟输入端子。
2.根据权利要求1所述的装置，其中，所述装置被配置为在所述数据保留模式下使用于驱动数据信号的第一驱动器和用于驱动时钟信号的第二驱动器不起作用。
3.根据权利要求1所述的装置，其中，所述触发器包括主锁存器和从锁存器，并且所述装置被配置为在所述数据保留模式下保持所述主锁存器和所述从锁存器的电源电压，使得在所述数据保留模式下，所述主锁存器和所述从锁存器是运行着的。
4.根据权利要求1所述的装置，其中，所述触发器包括主锁存器和从锁存器，且所述装置在所述主锁存器和所述从锁存器的外部无反馈。
5.根据权利要求1所述的装置，其中，所述控制电路包括被配置为接收模式选择信号的模式选择输入端子，所述控制电路被配置为组合所述模式选择信号与所述引入时钟信号和所述引入数据信号，并且所述控制电路进一步被配置为在所述数据处理模式和所述数据保留模式下将所述模式选择信号与所述引入时钟信号的组合结果提供给所述触发器时钟输入端子，并将所述模式选择信号与所述引入数据信号的组合结果提供给所述触发器数据输入端子。
6.根据权利要求5所述的装置，其中，所述模式选择信号的第一信号值对应于所述数据处理模式，所述模式选择信号的第二信号值对应于所述数据保留模式，并且所述控制电路被配置为组合所述模式选择信号与所述引入时钟信号，使得对于所述模式选择信号的所述第一信号值，所述模式选择信号与所述引入数据信号的组合结果遵循所述引入数据信号，所述模式选择信号与所述引入时钟信号的组合结果遵循所述引入时钟信号，对于所述模式选择信号的所述第二信号值，所述模式选择信号与所述引入数据信号的组合结果为独立于所述引入数据信号的状态的所述第一给定固定信号值，所述模式选择信号与所述引入时钟信号的组合结果为独立于所述引入时钟信号的状态的所述第二给定固定信号值。
7.根据权利要求5所述的装置，其中，所述控制电路被配置为使得所述模式选择信号与所述引入数据信号的组合包括第一NAND操作，并且所述模式选择信号与所述引入时钟信号的组合包括第二NAND操作。
8.根据权利要求1所述的装置，其中，所述装置被配置为在所述数据处理模式下且紧接在切换到所述数据保留模式之前，将在所述触发器时钟输入端子上引导的所述时钟信号的信号值设定为等于所述第二给定固定信号值的信号值，使得在从所述数据处理模式切换至所述数据保留模式时，所述触发器时钟输入端子上的信号保持不变。
9.根据权利要求1所述的装置，其中，所述触发器包括主锁存器、从锁存器和在所述主锁存器与所述从锁存器之间的开关元件，所述开关元件耦接至所述触发器时钟输入端子，并被配置为使得对于所述第二固定信号值，所述开关元件处于高阻抗状态，使得在所述数据保存模式下，所述主锁存器与所述从锁存器隔离。
10.根据权利要求1所述的装置，其中，所述触发器包括另一触发器输入端子，所述控制电路包括另一控制电路输入端子，并且所述控制电路被配置为在所述数据处理模式下将来自所述另一控制电路输入端子的另一引入信号路由至所述另一触发器输入端子，并在所述数据保留模式下独立于所述另一引入信号的值将第三给定固定信号值应用于所述另一触发器输入端子。
11.根据权利要求10所述的装置，其中，所述另一控制电路输入端子为控制电路复位输入端子，且所述另一触发器输入端子为触发器复位输入端子，并且所述另一引入信号为复位信号。
12.根据权利要求10所述的装置，其中，所述另一控制电路输入端子为控制电路使能或扫描输入端子，且所述另一触发器输入端子为触发器使能或扫描输入端子，并且所述另一引入信号为使能或扫描信号。
13.根据权利要求1所述的装置，还包括：
包括又一触发器时钟输入端子的又一触发器；
其中，所述触发器的触发器时钟输入端子和所述又一触发器的又一触发器时钟输入端子一起耦接至所述控制电路的共用端子，在所述共用端子上，在所述数据保留模式下，所述控制电路被配置为提供所述第二给定固定信号值。
14.根据权利要求1所述的装置，其中，所述触发器包括主锁存器，所述主锁存器的状态在所述数据保留模式下不变，并且所述主锁存器的晶体管被配置为使得对于所述主锁存器在所述数据保存模式下的状态，所述主锁存器的电流消耗小于等于所述主锁存器在所述数据处理模式的状态下的电流消耗。
15.一种装置，包括：
包含第一数据输入装置和第一时钟输入装置的用于存储状态的装置；
包含第二数据输入装置和第二时钟输入装置的用于控制的装置；
其中，所述用于控制的装置被配置为在所述装置的数据处理模式下将来自所述第二数据输入装置的引入数据信号和来自所述第二时钟输入装置的引入时钟信号路由至所述第一时钟输入装置，并在所述装置的数据处理模式下将独立于所述引入数据信号的值的第一给定固定信号值应用于所述第一数据输入装置，并将独立于所述引入时钟信号值的第二给定固定信号值应用于所述第一时钟输入装置。
16.一种装置，包括：
触发器，包含触发器数据输入端子、触发器时钟输入端子、主锁存器和从锁存器；
控制电路，包含控制电路数据输入端子和控制电路时钟输入端子；
其中，所述控制电路被配置为基于第一NAND功能来组合模式选择信号和引入数据信号，并将所述模式选择信号和所述引入数据信号的组合结果提供给所述触发器数据输入端子；
其中，所述控制电路被配置为基于第二NAND功能来组合所述模式选择信号和引入时钟信号，并将所述模式选择信号和所述引入时钟信号的组合结果提供给所述触发器时钟输入端子；
其中，所述装置被配置为在所述装置的数据处理模式下将所述模式选择信号设定为第一信号值，所述第一信号值被选择为使得对于所述模式选择信号的所述第一信号值，所述模式选择信号和所述引入数据信号的组合结果取决于所述引入数据信号，并且所述模式选择信号和所述引入时钟信号的组合结果取决于所述引入时钟信号；
其中，所述装置被配置为在所述装置的数据保存模式下将所述模式选择信号设定为第二信号值，所述第二信号值被选择为使得对于所述模式选择信号的所述第二信号值，所述模式选择信号和所述引入数据信号的组合结果为独立于所述引入数据信号的第一给定固定信号值，并且所述模式选择信号和所述引入时钟信号的组合结果为独立于所述引入时钟信号的第二给定固定信号值；
其中，所述装置被配置为在所述数据处理模式下且紧接在切换到所述数据保留模式之前，将在所述触发器时钟输入端子上引导的所述时钟信号的信号值设定为等于所述第二给定固定信号值的信号值，使得在从所述数据处理模式切换至所述数据保留模式时，所述触发器时钟输入端子上的信号保持不变；
其中，所述装置被配置为在数据保留模式下使被配置为驱动数据信号的第一驱动器和被配置为驱动时钟信号的第二驱动器不起作用；
其中，所述装置被配置为在数据保留模式下保持用于所述主锁存器和所述从锁存器的电源电压，使得在所述数据保留模式下，所述主锁存器和所述从锁存器是运行着的；
其中，所述装置在所述主锁存器和所述从锁存器的外部无反馈。
17.一种用于包括触发器和控制电路的装置的方法，所述方法包括：
在数据处理模式下将来自所述控制电路的控制电路数据输入端子的引入数据信号路由至所述触发器的触发器数据输入端子，并将来自所述控制电路的控制电路时钟输入端子的引入时钟信号路由至所述触发器的触发器时钟输入端子；以及
在数据保留模式下独立于所述引入信号值将第一给定固定信号值应用于所述触发器数据输入端子，并独立于所述引入时钟信号值将第二给定固定信号值应用于所述触发器时钟输入端子。
18.一种在其上存储有计算机程序的计算机可读数字存储介质，所述计算机程序具有当在计算机上运行时用于执行包括触发器和控制电路的装置的方法的程序代码，所述方法包括：
在所述装置的数据处理模式下将来自所述控制电路的控制电路数据输入端子的引入数据信号路由至所述触发器的触发器数据输入端子，并将来自所述控制电路的控制电路时钟输入端子的引入时钟信号路由至所述触发器的触发器时钟输入端子；以及
在所述装置的数据保留模式下独立于所述引入数据信号的值将第一给定固定信号值应用于所述触发器输入端子，并独立于所述引入时钟信号的值将第二给定固定信号值应用于所述触发器时钟输入端子。
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