KR20100027635A - Ｃｍｌ 타입 ｄ 플립-플롭 및 이를 이용한 주파수 홀수 분주기 - Google Patents

Ｃｍｌ 타입 ｄ 플립-플롭 및 이를 이용한 주파수 홀수 분주기 Download PDF

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Abstract

별도의 신호 입력 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 홀수 분주기를 구성할 수 있는 D 플립-플롭 및 이를 이용한 주파수 홀수 분주기가 개시된다. 본 발명에 따르면, 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하는, 주파수 홀수 분주기가 제공된다.
주파수 홀수 분주기, D 플립-플롭, 클록 신호, CML

Description

ＣＭＬ 타입 Ｄ 플립-플롭 및 이를 이용한 주파수 홀수 분주기{CML TYPE D FLIP-FLOP AND FREQUENCY DIVIDE-BY-ODD NUMBER USING THE SAME}
본 발명은 CML 타입 D 플립-플롭 및 이를 이용한 주파수 홀수 분주기에 관한 것으로, 별도의 신호 입력 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 홀수 분주기를 구성할 수 있는 D 플립-플롭 및 이를 이용한 주파수 홀수 분주기에 관한 것이다.
최근, 무선통신 기술의 발달로 인해 무선 주파수 집적 회로(Radio Frequency Integrated Circuit; RFIC) 및 초고주파 회로에 대한 관심이 높아지고 있으며, 이에 따라 상기 회로들에 관한 개발 또한 활발히 이루어지고 있다.
무선 주파수 집적 회로 또는 초고주파 회로에 많이 사용되는 회로로서, 소정 주파수를 갖는 신호를 각기 다른 위상 특성을 갖는 주파수 분주기가 있다.
도 1a는 종래의 통상적인 주파수 분주기의 구성을 나타낸다.
도 1a에 도시되는 바와 같이, 통상적인 주파수 분주기는 이하에서, 마스터(master) 블록이라 지칭되는 마스터 D 플립-플롭(M)과 이하에서 슬래이브(slave) 블록이라 지칭되는 슬래이브 D 플립-플롭(S)을 포함하는 구조이다. 도 1b는 이러 한주파수 분주기에 포함되는 D 플립-플롭의 내부 회로도이며, 도 1c는 도 1a의 주파수 분주기의 동작 특성을 나타내는 타임 챠트(Time Chart)이다.
도 1a 및 도 1c를 참조하면, 통상적인 주파수 분주기에 있어서는, 마스터 블록(M)의 입력 신호(D)를 클록 신호의 다음 엣지에서 슬래이브 블록(S)으로 넘겨주고, 슬래이브 블록(S)은 이값을 다시 클록 신호의 다음 엣지에서 마스터 블록(M)에 넘겨주게 된다. 이때, 출력 신호의 반대 값을 넘겨주게 되므로 슬래이브 블록(S)의 출력 신호(Q)는 클록 신호의 2 개의 엣지마다, 즉, 1 주기마다 바뀌게 된다. 즉, 클록 신호의 2 개의 엣지마다 출력 신호(Q)가 바뀌는 이러한 주파수 분주기를 주파수 2 분주기라 한다.
한편, 주파수 분주기의 한 종류로서 클록 신호의 (2n+1)/2 주기마다 출력 신호의 특성이 바뀌는 주파수 홀수 분주기가 있다. 일례로서, 주파수 3 분주기의 구현을 위해서는 D 플립-플롭을 3개 연결해야 하는데 도 1a에 도시되는 D 플립-플롭을 3개 연결하게 되면 마지막 D 플립-플롭과 처음 D 플립-플롭의 동작 상황에서 클록 신호(CLK)의 위상이 달라지기 때문에, D 플립-플롭이 동작하지 않게 되어버린다. 따라서, 기존 D 플립-플롭으로는 주파수 홀수 분주기의 구현이 불가능하다.
이러한 점을 해결하기 위해 다양한 기술이 개발되었으며, 도 2a는 이에 따라 개발된 종래 주파수 3 분주기의 일례를 나타낸다.
도 2a의 주파수 3 분주기에 있어서, 파선으로 표시된 부분은 통상의 D 플립-플롭을 이용한 구성이며, AND 로직을 추가하여 구성하였다.
도 2b는 이러한 파선 안의 구조를 갖는 주파수 3 분주기의 동작 특성을 나타 내는 타임 챠트이다. 도 2b를 참조하면, 도 2a의 주파수 3 분주기는 출력 신호(Q0)의 파형이 50% 듀티비(Duty Ratio)를 갖지 않는다는 것을 알 수 있다. 즉, 주파수 홀수 분주기에 있어서도 출력 신호(Q0)의 파형이 하이일 때와 로우일 때가 동일한 간격을 가져야 하는데, 도 2a의 주파수 3 분주기는 이러한 특성을 보이지 못한다.
따라서, 도 2a에 도시되는 바와 같이 래치(Latch) 회로와 먹스(Mux) 회로를 추가하여 주파수 3 분주기를 구성하였었다. 이에 따르면, 도 2b에 도시되는 바와 같이, 최종적인 출력 신호(CK3)가 50% 듀티 비를 갖게 된다.
그러나, 이러한 구성을 갖는 주파수 3 분주기는 AND 로직과 추가적인 래치 회로 및 먹스 회로를 필요로 하므로 구조적으로 복잡할 뿐만 아니라, 5 분주기나 7 분주기 등의 홀수 분주로 확장을 위해서는 전체적인 구조를 새로 구성해야 한다는 문제점이 존재하였다.
종래의 주파수 3 분주기의 다른 예로서 도 3a에 도시되는 바와 같은 주파수 분주기도 있다. 도 3b는 도 3a의 주파수 3 분주기에 포함되는 D 플립-플롭의 내부 회로 구성을 나타낸다.
전술한 바와 같이, D 플립-플롭을 단순히 연결하는 것만으로는, 마지막 D 플립-플롭이 첫 번째 D 플립-플롭을 구동시키는 과정에서 클록 신호(CLK)의 위상이 상반되게 되어 주파수 3 분주기를 구현할 수 없었다. 이러한 점을 해결하기 위해, 도 3a의 주파수 3 분주기는 추가적인 θ입력을 두어 θ가 하이이거나 로우일 때에 따라 전체 회로가 클록 신호(CLK)의 상승 엣지에서 또는 하강 엣지에서만 동작하도 록 구성하여 전체적으로 회로가 50% 의 듀티 비를 갖도록 하는 것이었다.
이러한 주파수 3 분주기는 D 플립-플롭을 추가적으로 포함시킴으로써 3 분주에서 5 분주, 7 분주 등 홀수 분주로의 확장을 쉽게 할 수 있었다. 하지만 추가적인 θ의 입력이 필요하며 이러한 구성 역시 D 플립-플롭의 연결 구조가 복잡하다는 문제점이 있었다.
따라서, 간단한 구성을 가지면서도 50% 의 듀티 비를 갖는 홀수 분주가 가능한 주파수 홀수 분주기에 대한 개발이 시급한 실정이다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 별도의 추가적인 신호 입력 또는 별도의 회로 추가 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 50%의 듀티 비를 갖는 주파수 홀수 분주기를 구현할 수 있도록 하는 것에 그 목적이 있다.
또한, 본 발명의 다른 목적은 주파수 분주기의 전체적인 구조를 다시 계획할 필요 없이 D 플립-플롭의 개수를 추가하는 것만으로 쉽게 주파수 홀수 분주기를 확장 구현할 수 있도록 하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하는, 주파수 홀수 분주기가 제공된다.
각각의 상기 D 플립-플롭은, 상기 입력 신호(D)를 게이트 입력으로 하며 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 NMOS 트랜지스터(NM1); 반전 입력 신 호(D')를 게이트 입력으로 하며 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 NMOS 트랜지스터(NM2); 상기 반전 입력 신호(D')를 게이트 입력으로 하며 제5 노드(N5)와 상기 제2 노드(N2) 사이에 접속된 제3 NMOS 트랜지스터(NM3); 상기 입력 신호(D)를 게이트 입력으로 하며 제5 노드(N5)와 상기 제4 노드(N4) 사이에 접속된 제4 NMOS 트랜지스터(NM4); 상기 제1 노드(N1)와 동일 전위를 갖는 출력 신호(Q)를 게이트 입력으로 하며 상기 제3 노드(N3)와 상기 제5 노드(N5) 사이에 접속된 제5 NMOS 트랜지스터(NM5); 및 상기 제3 노드(N3)와 동일 전위를 갖는 반전 출력 신호(Q')를 게이트 입력으로 하며 상기 제1 노드(N1)와 상기 제5 노드(N5) 사이에 접속된 제6 NMOS 트랜지스터(NM6)를 포함할 수 있다.
각각의 상기 D 플립-플롭은, 전원 전압단(VDD)과 상기 제1 노드(N1) 사이에 접속된 저항(R1); 및 상기 전원 전압단(VDD)과 상기 제3 노드(N3) 사이에 접속된 저항(R2)을 더 포함할 수 있다.
각각의 상기 D 플립-플롭은, 상기 클록 신호(CLK)를 게이트 입력으로 하며, 상기 제2 노드(N2)와 전류 소스(CS) 사이에 접속된 제7 NMOS 트랜지스터(NM7); 및 상기 반전 클록 신호(CLK')를 게이트 입력으로 하며, 상기 제4 노드(N4)와 상기 전류 소스(CS) 사이에 접속된 제8 NMOS 트랜지스터(NM8)를 더 포함할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신 호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 상승 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 하강 엣지에서 동작하는, 주파수 홀수 분주기가 제공된다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 동작 시 입력 신호(D)를 그대로 출력 신호(Q)로 전달하는 D 플립-플롭에 있어서, 상기 입력 신호(D)를 게이트 입력으로 하며 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 NMOS 트랜지스터(NM1); 반전 입력 신호(D')를 게이트 입력으로 하며 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 NMOS 트랜지스터(NM2); 상기 반전 입력 신호(D')를 게이트 입력으로 하며 제5 노드(N5)와 상기 제2 노드(N2) 사이에 접속된 제3 NMOS 트랜지스터(NM3); 상기 입력 신호(D)를 게이트 입력으로 하며 제5 노드(N5)와 상기 제4 노드(N4) 사이에 접속된 제4 NMOS 트랜지스터(NM4); 상기 제1 노드(N1)와 동일 전위를 갖는 출력 신호(Q)를 게이트 입력으로 하며 상기 제3 노드(N3)와 상기 제5 노드(N5) 사이에 접속된 제5 NMOS 트랜지스터(NM5); 상기 제3 노드(N3)와 동일 전위를 갖는 반전 출력 신호(Q')를 게이트 입력으로 하며 상기 제1 노드(N1)와 상기 제5 노드(N5) 사이에 접속된 제6 NMOS 트랜지스터(NM6)를 포함하는, D 플립-플롭이 제공된다.
상기 D 플립-플롭은, 전원 전압단(VDD)과 상기 제1 노드(N1) 사이에 접속된 저항(R1); 및 상기 전원 전압단(VDD)과 상기 제3 노드(N3) 사이에 접속된 저항(R2)을 더 포함할 수 있다.
상기 D 플립-플롭은, 상기 클록 신호(CLK)를 게이트 입력으로 하며, 상기 제2 노드(N2)와 전류 소스(CS) 사이에 접속된 제7 NMOS 트랜지스터(NM7); 및 상기 반전 클록 신호(CLK')를 게이트 입력으로 하며, 상기 제4 노드(N4)와 상기 전류 소스(CS) 사이에 접속된 제8 NMOS 트랜지스터(NM8)를 더 포함할 수 있다.
본 발명에 따르면, 별도의 추가적인 신호 입력 또는 별도의 회로 추가 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 50%의 듀티 비를 갖는 주파수 홀수 분주기를 구현할 수 있다.
또한, 본 발명에 따르면, 주파수 분주기의 전체적인 구조를 다시 계획할 필요 없이 D 플립-플롭의 개수를 추가하는 것만으로 쉽게 주파수 홀수 분주기를 확장 구현할 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명 은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
주파수 홀수 분주기의 전체 구성
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 주파수 홀수 분주기의 전체적인 구성을 나타내는 블록도이다. 도 4a에 도시되는 주파수 홀수 분주기는 주파수 홀수 분주기의 기본적인 형태라 할 수 있는 주파수 3 분주기(100)의 블록도이며, 도 4b는 도 4a의 주파수 3 분주기(100)를 간략히 나타낸 블록도이다.
도 4a 및 도 4b에 도시되는 바와 같이, 본 발명의 주파수 3 분주기(100)는 3 개의 D 플립-플롭(flip-flop)(110, 120, 130)이 직렬로 연결된 형태로 구성될 수 있다. 또한, D 플립-플롭(110, 120, 130)에는 그 동작을 제어하여 주는 클록 신호(CLK)가 제공된다. 분주기(100)는 CML 타입이기 때문에 도 4a에 나타낸 바와 같이 클록 신호는 차동쌍(differential pair) 신호 형태로 입력된다. 그러나, 편의상 도 4b, 도 7a, 7b에서는 클록 입력을 차동쌍 형태로 도시하지 않았으나 실제로는 차동쌍 형태로 클록 신호가 입력되는 것이다.
여기서, D 플립-플롭(110, 130)에는 비반전 클록 신호(CLK')가 제공되며, D 플립-플롭(120)에는 반전 클록 신호(CLK')가 제공되게 된다. 이러한 D 플립-플롭(110, 120, 130)은 모두 CML(Current Mode Logic) 타입의 D 플립-플롭일 수 있다.
본 발명의 주파수 3 분주기(100)에 포함되는 D 플립-플롭(110, 120, 130)의 동작 특성은 다음의 표에 도시되는 바와 같다.
D CLK Q
High 하강 엣지 High
High 상승 엣지 Not Change
Low 하강 엣지 Not Change
Low 상승 엣지 Low
표 1을 참조하면, D 플립-플롭(110, 120, 130)은 입력 신호(D)가 하이(High)일 때는 클록 신호(CLK)가 하강 엣지일 때 동작하고, 입력 신호(D)가 로우(Low)일 때는 클록 신호(CLK)가 상승 엣지일 때 동작한다. 즉, 입력 신호(D)가 하이일 경우에는, 클록 신호(CLK)가 하강 엣지일 때 출력 신호(Q)가 하이로 바뀌게 되며, 클록 신호(CLK)가 상승 엣지일 때는 출력 신호(Q)에 변화가 없게 된다. 반대로, 입력 신호(D)가 로우일 경우에는, 클록 신호(CLK)가 상승 엣지일 때, 출력 신호(Q)가 로우로 바뀌게 되며, 클록 신호(CLK)가 하강 엣지일 때는 출력 신호(Q)에 변화가 없게 된다.
한편, D 플립-플롭(110, 120, 130)은 다음의 표 2와 같은 동작 특성을 갖을 수도 있다.
D CLK Q
High 하강 엣지 Not Change
High 상승 엣지 High
Low 하강 엣지 Low
Low 상승 엣지 Not Change
표 2를 참조하면, D 플립-플롭(110, 120, 130)은 표 1에 나타나는 동작 특성과 반대로 동작할 수도 있다. 즉, 입력 신호(D)가 하이(High)일 때는 클록 신호(CLK)가 상승 엣지일 때 동작하고, 입력 신호(D)가 로우(Low)일 때는 클록 신호(CLK)가 하강 엣지일 때 동작할 수도 있다.
도 5는 이러한 동작 특성을 갖는 D 플립-플롭(110, 120, 130)을 이용한 도 4a 및 도 4b의 주파수 3 분배기(100)의 타임 챠트(Time Chart)를 나타내는 도면이다. 설명의 편의를 위해, D 플립-플롭(110, 120, 130)은 표 1을 참조하여 설명된 동작 특성을 갖는 것으로 가정한다.
도 4a, 도 4b 및 도 5를 참조하면, D 플립-플롭(110)의 입력 신호(D)가 하이라고 가정할 때, D 플립-플롭(110, 130)은 클록 신호(CLK)가 하강 엣지일 때 동작하고, D 플립-플롭(120)은 반전 클록 신호(CLK')가 하강 엣지일 때 동작한다. 즉, 입력 신호(D)가 하이일 때, D 플립-플롭(110)은 클록 신호(CLK)가 하강 엣지일 때 동작하여 출력 신호(Q)를 하이로 만들고, D 플립-플롭(120)은 클록 신호(CLK)가 상승 엣지일 때 동작하여 출력 신호(Q)를 하이로 만들며, D 플립-플롭(130)은 다시 클록 신호(CLK)가 하강 엣지일 때 동작하여 최종적인 출력 신호(OUT)를 하이로 만든다. 반대로, D 플립-플롭(110)의 입력 신호(D)가 로우라고 가정할 때, D 플립-플롭(110, 130)은 클록 신호(CLK)가 상승 엣지일 때 동작하고, D 플립-플롭(120)은 반전 클록 신호(CLK')가 상승 엣지일 때 동작한다. 즉, 입력 신호(D)가 로우일 때, D 플립-플롭(110)은 클록 신호(CLK)가 상승 엣지일 때 동작하여 출력 신호(Q)를 로우로 만들고, D 플립-플롭(120)은 클록 신호(CLK)가 하강 엣지일 때 동작하여 출력 신호(Q)를 로우로 만들며, D 플립-플롭(130)은 다시 클록 신호(CLK)가 상승 엣지일 때 동작하여 최종적인 출력 신호(OUT)를 로우로 만든다.
이러한 동작에 따르면, 3 개의 D 플립-플롭(110, 120, 130)에 의해, 도 5에 도시되는 타임 챠트와 같이, 클록 신호(CLK)의 3 개의 엣지마다, 즉, 1.5 주기마다 출력 신호가 달라지게 되며, 입력 신호(D)가 하이일 때와 로우일 때 그 동작이 대칭적이므로 정확히 50%의 듀티 비(Duty Ratio)을 갖는 홀수 분주기가 구현될 수 있다.
한편, 상기에서는 표 1에 나타나는 동작 특성을 갖는 D 플립-플롭(110, 120, 130)을 포함하는 주파수 3 분주기(100)에 대해서만 설명하였으나, 상기의 D 플립-플롭(110, 120, 130)들은 표 2에 나타나는 동작 특성을 갖는 D 플립-플롭(110, 120, 130)으로 대체될 수도 있음은 물론이다.
D 플립 - 플롭의 구성
이하에서는, 상기의 동작 특성을 갖는 D 플립-플롭(110, 120, 130)의 내부 구성에 대해 상세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 주파수 홀수 분주기에 포함되는 D 플립-플롭(110, 120, 130)의 내부 회로 구성도를 나타내는 도면이다. 여기서도 역시 설명의 편의를 위해 표 1을 참조하여 설명된 동작 특성을 갖는 D 플립-플롭(110, 120, 130)의 내부 회로 구성에 대해 설명하기로 한다.
도 6에 도시되는 바와 같이, D 플립-플롭(110, 120, 130)은, 입력 신호(D)를 게이트 입력으로 하며 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 NMOS 트랜지스터(NM1), 반전 입력 신호(D')를 게이트 입력으로 하며 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 NMOS 트랜지스터(NM2), 반전 입력 신호(D')를 게이트 입력으로 하며 제5 노드(N5)와 제2 노드(N2) 사이에 접속된 제3 NMOS 트랜지스터(NM3), 입력 신호(D)를 게이트 입력으로 하며 제5 노드(N5)와 제4 노드(N4) 사이에 접속된 제4 NMOS 트랜지스터(NM4), 제1 노드(N1)와 동일 전위를 갖는 출력 신호(Q)를 게이트 입력으로 하며 제3 노드(N3)와 제5 노드(N5) 사이에 접속된 제5 NMOS 트랜지스터(NM5), 제3 노드(N3)와 동일 전위를 갖는 반전 출력 신호(Q')를 게이트 입력으로 하며 제1 노드(N1)와 제5 노드(N5) 사이에 접속된 제6 NMOS 트랜지스터(NM6)를 포함하여 구성될 수 있다. 또한, 전원 전압단(VDD)과 제1 노드(N1) 사이에 접속된 저항(R1) 및 전원 전압단(VDD)과 제3 노드(N3) 사이에 접속된 저항(R2)을 더 포함할 수 있다. 한편, 클록 신호(CLK)를 게이트 입력으로 하며, 제2 노드(N2)와 전류 소스(CS) 사이에 접속된 제7 NMOS 트랜지스터(NM7), 반전 클록 신호(CLK')를 게이트 입력으로 하며, 제4 노드(N4)와 전류 소스(CS) 사이에 접속된 제8 NMOS 트랜지스터(NM8)를 더 포함하여 구성될 수 있다. 전류 소스(CS)는 그라운드와 연결된다.
이하, 이렇게 구성되는 D 플립-플롭(110, 120, 130)의 동작 원리에 대해 설명한다.
먼저, 입력 신호(D)가 하이일 경우를 가정하면, 클록 신호(CLK)가 하이일 때, 제1 NMOS 트랜지스터(NM1)와 제7 NMOS 트랜지스터(NM7)가 온(on)된다. 이 때, 클록 신호(CLK)가 로우로 되면, 반전 클록 신호(CLK')가 하이가 되어, 제4 NMOS 트랜지스터(NM4), 제5 NMOS 트랜지스터(NM5), 제8 NMOS 트랜지스터(NM8)가 온 되어 출력 신호(Q)가 하이로 된다. 즉, 입력 신호(D)가 하이일 경우에는, 반전 클록 신호(CLK')가 하이가 될 때, 즉, 클록 신호가 로우로 바뀌는 하강 엣지일 때, 동작하게 되어 입력 신호(D)가 출력 신호(Q)로 전달되게 된다.
반대로, 입력 신호(D)가 로우일 경우를 가정하면, 반전 입력 신호(D')가 하이가 되므로, 반전 클록 신호(CLK')가 하이가 될 때, 제2 NMOS 트랜지스터(NM2)와 제8 NMOS 트랜지스터(NM8)가 온 된다. 이 때, 클록 신호(CLK)가 하이가 되면, 제3 NMOS 트랜지스터(NM5), 제6 NMOS 트랜지스터(NM6), 제7 NMOS 트랜지스터(NM7)가 온 되어 출력 신호(Q)가 로우로 된다. 즉, 입력 신호(D)가 로우일 경우에는, 클록 신호가(CLK)가 하이가 될 때, 즉, 클록 신호가 상승 엣지일 때, 동작하게 되어 입력 신호(D)가 출력 신호(Q)로 전달되게 된다.
본 발명의 구현예
도 7a 및 도 7b는 도 6의 구성을 갖는 D 플립-플롭을 이용한 주파수 홀수 분주기의 구현예를 나타낸다.
도 7a는 도 6의 구성을 갖는 D 플립-플롭을 5개 직렬 연결한 주파수 5 분주기(710)를 나타낸다. 주파수 5 분주기(710)는, 5개의 D 플립-플롭(711, 712, 713, 714. 715)를 포함하여 구성될 수 있다. 여기서, D 플립-플롭(711, 713, 715)에는 클록 신호(CLK)가 제공되고, D 플립-플롭(712, 714)에는 반전 클록 신호(CLK')가 제공된다. D 플립-플롭(711, 712, 713, 714, 715)이 모두 표 1의 동작 특성을 갖는다고 가정하면, 입력 신호(D)가 하이일 때는, 클록 신호(CLK)가 하강 엣지일 때, D 플립-플롭(711, 713, 715)이 동작하고, 반전 클록 신호(CLK')가 하강 엣지일 때, D 플립-플롭(712, 714)이 동작하게 되므로, 클록 신호(CLK)의 5 개의 엣지마다, 즉, 2.5 주기마다 최종 출력 신호(OUT)가 달라지게 된다. 따라서, 주파수 5 분주기의 동작 특성을 얻을 수 있는 것이다.
한편, 도 7b는 도 6의 구성을 갖는 D 플립-플롭을 7개 직렬 연결한 주파수 7 분주기(720)를 나타낸다. 주파수 7 분주기(720)는, 7개의 D 플립-플롭(721, 722, 723, 724. 725, 726, 727)를 포함하여 구성될 수 있다. 여기서, D 플립-플롭(721, 723, 725, 727)에는 클록 신호(CLK)가 제공되고, D 플립-플롭(722, 724, 726)에는 반전 클록 신호(CLK')가 제공된다. D 플립-플롭(721, 722, 723, 724, 725, 726, 727)이 모두 표 1의 동작 특성을 갖는다고 가정하면, 입력 신호(D)가 하이일 때는, 클록 신호(CLK)가 하강 엣지일 때, D 플립-플롭(721, 723, 725, 727)이 동작하고, 반전 클록 신호(CLK')가 하강 엣지일 때, D 플립-플롭(722, 724, 726)이 동작하게 되므로, 클록 신호(CLK)의 7 개의 엣지마다, 즉, 3.5 주기마다 최종 출력 신호(OUT)가 달라지게 된다. 따라서, 주파수 7 분주기의 동작 특성을 얻을 수 있는 것이다.
도 7a 및 도 7b에서는 주파수 5 분주기(710) 및 주파수 7 분주기(720)의 구현예만을 나타내었으나, 당업자의 필요에 따라 본 발명의 D 플립-플롭을 홀수 개, 즉, 2n+1 개 (n=1, 2, 3, 4, ...) 직렬 연결하여 주파수 2n+1 분주기를 구현할 수도 있음은 물론이다.
본 발명은 이렇게 추가적인 입력이 없이도 CML 타입의 D 플립-플롭만을 이용하여 정확히 50%의 듀티 비를 갖는 주파수 홀수 분주기를 구현할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
도 1 내지 도 3은 종래 주파수 분주기의 구성과 그 동작 특성을 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 주파수 홀수 분주기의 전체적인 구성을 나타내는 도면이다.
도 5는 도 4a 및 도 4b의 주파수 홀수 분주기의 동작 특성을 나타내는 타임 챠트(Time Chart)이다.
도 6은 도 4a 및 도 4b의 주파수 홀수 분주기에 포함되는 D 플립-플롭의 내부 구성을 나타내는 회로도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 주파수 홀수 분주기의 구현예를 나타내는 도면이다.

Claims (8)

  1. 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서,
    상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며,
    각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하는, 주파수 홀수 분주기.
  2. 제1항에 있어서,
    각각의 상기 D 플립-플롭은,
    상기 입력 신호(D)를 게이트 입력으로 하며 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 NMOS 트랜지스터(NM1);
    반전 입력 신호(D')를 게이트 입력으로 하며 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 NMOS 트랜지스터(NM2);
    상기 반전 입력 신호(D')를 게이트 입력으로 하며 제5 노드(N5)와 상기 제2 노드(N2) 사이에 접속된 제3 NMOS 트랜지스터(NM3);
    상기 입력 신호(D)를 게이트 입력으로 하며 제5 노드(N5)와 상기 제4 노 드(N4) 사이에 접속된 제4 NMOS 트랜지스터(NM4);
    상기 제1 노드(N1)와 동일 전위를 갖는 출력 신호(Q)를 게이트 입력으로 하며 상기 제3 노드(N3)와 상기 제5 노드(N5) 사이에 접속된 제5 NMOS 트랜지스터(NM5); 및
    상기 제3 노드(N3)와 동일 전위를 갖는 반전 출력 신호(Q')를 게이트 입력으로 하며 상기 제1 노드(N1)와 상기 제5 노드(N5) 사이에 접속된 제6 NMOS 트랜지스터(NM6)를 포함하는, 주파수 홀수 분주기.
  3. 제2항에 있어서,
    각각의 상기 D 플립-플롭은,
    전원 전압단(VDD)과 상기 제1 노드(N1) 사이에 접속된 저항(R1); 및
    상기 전원 전압단(VDD)과 상기 제3 노드(N3) 사이에 접속된 저항(R2)을 더 포함하는, 주파수 홀수 분주기.
  4. 제2항에 있어서,
    각각의 상기 D 플립-플롭은,
    상기 클록 신호(CLK)를 게이트 입력으로 하며, 상기 제2 노드(N2)와 전류 소스(CS) 사이에 접속된 제7 NMOS 트랜지스터(NM7); 및
    상기 반전 클록 신호(CLK')를 게이트 입력으로 하며, 상기 제4 노드(N4)와 상기 전류 소스(CS) 사이에 접속된 제8 NMOS 트랜지스터(NM8)를 더 포함하는, 주파 수 홀수 분주기.
  5. 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서,
    상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며,
    각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 상승 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 하강 엣지에서 동작하는, 주파수 홀수 분주기.
  6. 동작 시 입력 신호(D)를 그대로 출력 신호(Q)로 전달하는 D 플립-플롭에 있어서,
    상기 입력 신호(D)를 게이트 입력으로 하며 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 NMOS 트랜지스터(NM1);
    반전 입력 신호(D')를 게이트 입력으로 하며 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 NMOS 트랜지스터(NM2);
    상기 반전 입력 신호(D')를 게이트 입력으로 하며 제5 노드(N5)와 상기 제2 노드(N2) 사이에 접속된 제3 NMOS 트랜지스터(NM3);
    상기 입력 신호(D)를 게이트 입력으로 하며 상기 제5 노드(N5)와 상기 제4 노드(N4) 사이에 접속된 제4 NMOS 트랜지스터(NM4);
    상기 제1 노드(N1)와 동일 전위를 갖는 출력 신호(Q)를 게이트 입력으로 하며 상기 제3 노드(N3)와 상기 제5 노드(N5) 사이에 접속된 제5 NMOS 트랜지스터(NM5); 및
    상기 제3 노드(N3)와 동일 전위를 갖는 반전 출력 신호(Q')를 게이트 입력으로 하며 상기 제1 노드(N1)와 상기 제5 노드(N5) 사이에 접속된 제6 NMOS 트랜지스터(NM6)를 포함하는, D 플립-플롭.
  7. 제6항에 있어서,
    전원 전압단(VDD)과 상기 제1 노드(N1) 사이에 접속된 저항(R1); 및
    상기 전원 전압단(VDD)과 상기 제3 노드(N3) 사이에 접속된 저항(R2)을 더 포함하는, D 플립-플롭.
  8. 제6항에 있어서,
    상기 클록 신호(CLK)를 게이트 입력으로 하며, 상기 제2 노드(N2)와 전류 소스(CS) 사이에 접속된 제7 NMOS 트랜지스터(NM7); 및
    상기 반전 클록 신호(CLK')를 게이트 입력으로 하며, 상기 제4 노드(N4)와 상기 전류 소스(CS) 사이에 접속된 제8 NMOS 트랜지스터(NM8)를 더 포함하는, D 플립-플롭.
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