JP2021093632A - 分周回路、情報処理装置及び情報処理方法 - Google Patents

Abstract

【課題】回路規模を縮小可能な分周回路を提供すること。【解決手段】直列に接続される複数のＤフリップフロップを備え、前記複数のＤフリップフロップのうち、分周回路の最も入力側のＤフリップフロップは、クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、分周回路の出力を入力とする第２スイッチとを備え、前記複数のＤフリップフロップのうち、分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記クロックが入力される第３スイッチを有するダイナミックラッチと、前記第３スイッチに並列に接続され、分周比を切り替える制御信号を入力とする第４スイッチとを備える、分周回路。【選択図】図８

Description

本発明は、分周回路、情報処理装置及び情報処理方法に関する。

従来、複数のＤフリップフロップと複数の論理ゲートとを備える可変分周回路が知られている（例えば、特許文献１，２参照）。

特開平４−２７４６１６号公報 特開２００９−２０１０３７号公報

しかしながら、従来の分周回路は、その回路規模が比較的大きいため、消費電力が大きくなりやすい。

本開示は、回路規模を縮小可能な分周回路、情報処理装置及び情報処理方法を提供する。

本開示は、
クロックを出力する発振回路と、
前記クロックを分周する分周回路と、
前記分周回路の出力を入力とする論理回路とを備え、
前記分周回路は、直列に接続される複数のＤフリップフロップを備え、
前記複数のＤフリップフロップのうち少なくとも一つは、前記クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され前記クロックとは異なる信号を入力とする第２スイッチとを備える、情報処理装置を提供する。

また、本開示は、
直列に接続される複数のＤフリップフロップを備え、
前記複数のＤフリップフロップのうち少なくとも一つは、クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記クロックとは異なる信号を入力とする第２スイッチとを備える、分周回路を提供する。

また、本開示は、
直列に接続される複数のＤフリップフロップを備える分周回路と、前記分周回路の出力を入力とする論理回路とを備える情報処理装置により行われる情報処理方法であって、
前記複数のＤフリップフロップのうち少なくとも一つは、第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続される第２スイッチとを備え、
前記第１スイッチにクロックを入力し、前記第２スイッチに前記クロックとは異なる信号を入力する、情報処理方法を提供する。

本開示の技術によれば、回路規模を縮小可能な分周回路、情報処理装置及び情報処理方法を提供できる。

情報処理装置の第１の構成例を示す図である。 一比較形態における分周回路の構成例を示す図である。 一比較形態における分周回路の３分周動作を示すタイミングチャートである。 一比較形態における分周回路の２分周動作を示すタイミングチャートである。 一比較形態における分周回路の構成例を示す回路図である。 第１の実施形態における分周回路の機能ブロック図である。 第１の実施形態における分周回路の機能ブロック図の動作を示すタイミングチャートである。 第１の実施形態における分周回路の構成例を示す回路図である。 第１の実施形態における分周回路の３分周動作を示すタイミングチャートである。 第１の実施形態における分周回路の２分周動作を示すタイミングチャートである。 第２の実施形態における分周回路の構成例を示す回路図である。 第２の実施形態における分周回路で使用する制御信号と分周比の関係を示す表である。 情報処理装置の第２の構成例を示す図である。 偶数分周を行う分周回路の構成例を示す回路図である。 奇数分周を行う分周回路の構成例を示す回路図である。

以下、本開示の技術について図面を参照して説明する。

図１は、情報処理装置の第１の構成例を示す図である。図１に示す情報処理装置２０１は、複数の論理回路を用いて情報を処理する装置である。情報処理装置２０１の具体例として、サーバ、パーソナルコンピュータ、通信装置などが挙げられるが、情報処理装置２０１は、これらの具体例に限られない。情報処理装置２０１は、発振回路２１０と、分周回路２２１，２２２と、論理回路２３１，２３２，２３３とを備える。

発振回路２１０は、水晶発振子等を用いて、基準周波数ｆ_ｒｅｆのクロックを出力する。発振回路２１０の具体例として、電圧制御発振器（ＶＣＯ）を内蔵する位相同期ループ（ＰＬＬ）回路がある。

分周回路２２１，２２２は、基準周波数ｆ_ｒｅｆのクロックを分周する。分周回路２２１は、基準周波数ｆ_ｒｅｆを２分周又は３分周した周波数を有するクロックを出力し、分周回路２２２は、基準周波数ｆ_ｒｅｆを２分周から７分周までのいずれかの分周比で分周した周波数を有するクロックを出力する。なお、図１に示す分周比は、一例である。

論理回路２３１は、基準周波数ｆ_ｒｅｆで動作する。論理回路２３２は、分周回路２２１の出力を入力とする回路であり、基準周波数ｆ_ｒｅｆを２分周又は３分周した周波数で動作する。論理回路２３３は、分周回路２２２の出力を入力とする回路であり、基準周波数ｆ_ｒｅｆを２分周から７分周までのいずれかの分周比で分周した周波数で動作する。分周回路２２１は、負荷や電源などの変動に応じて、論理回路２３２の動作周波数を、基準周波数ｆ_ｒｅｆを２分周又は３分周した周波数に切り替える。同様に、分周回路２２２は、負荷や電源などの変動に応じて、論理回路２３３の動作周波数を、基準周波数ｆ_ｒｅｆを２分周から７分周までのいずれかの分周比で分周した周波数に切り替える。

このように、周波数が異なる複数のクロックを生成することにより、電源等の状況に応じて、論理回路を任意の周波数で動作させることができる。

図２は、一比較形態における分周回路の構成例を示す図である。図２に示す分周回路３２１は、クロックＣＬＫの周波数を分周する比（分周比）を２分周又は３分周に切り替える可変分周器である。分周回路３２１は、複数のＤフリップフロップ１，２と、複数の否定論理和ゲート３，４とを備える。以下、"Ｄフリップフロップ"を、"Ｄ−ＦＦ"とも称し、"否定論理和"を"ＮＯＲ"とも称する。

複数のＤ−ＦＦ１，２の出力信号（Ｂ，Ｆ）は、否定論理和又は否定論理積のような論理回路（この例では、ＮＯＲゲート３）を介して、Ｄ−ＦＦ１に入力される。クロックＣＬＫをＤ−ＦＦ１によって２分周した信号Ｂと、クロックＣＬＫをＤ−ＦＦ２によって４分周した信号Ｆとが、ＮＯＲゲート３に入力されることで、中間の３分周の信号Ａが生成される。また、Ｄ−ＦＦ１の反転出力信号ＢＸと分周比を切り替える制御信号Ｍとが、否定論理和又は否定論理積のような論理回路（この例では、ＮＯＲゲート４）に入力される。ＮＯＲゲート４の出力信号Ｅは、Ｄ−ＦＦ２に入力される。ＮＯＲゲート３は、奇数分周を行うための論理演算を行い、ＮＯＲゲート４は、分周比を切り替えるための論理演算を行う。

次に、図２に示す分周回路３２１の動作について説明する。

図３は、一比較形態における分周回路（分周回路３２１）の３分周動作を示すタイミングチャートである。タイミングチャート中に記載の矢印は、分周回路内のＤ−ＦＦ等の各部の動作（出力レベルを決める方向）を示し、当該矢印に付された数字は、分周回路内の各部の符号（Ｄ−ＦＦ１の"１"、ＮＯＲゲート３の"３"など）を表す。

図３において、ＮＯＲゲート４に入力される制御信号Ｍがローレベルのとき、ＮＯＲゲート４の出力信号Ｅの論理レベルは、Ｄ−ＦＦ１の反転出力信号ＢＸの論理レベルを反転させた論理レベルとなる。よって、Ｄ−ＦＦ１の反転出力信号ＢＸ（ＮＯＲゲート４の出力信号Ｅ）は、Ｄ−ＦＦ２により更に１クロック分だけ遅れて、ＮＯＲゲート３の入力に帰還される。ＮＯＲゲート３は、二つの入力信号（Ｂ，Ｆ）が共にローレベルのときのみ、ハイレベルの出力信号Ａを出力するので、分周回路３２１は、３分周動作を行う。

図４は、一比較形態における分周回路（分周回路３２１）の２分周動作を示すタイミングチャートである。

ＮＯＲゲート４に入力される制御信号Ｍがハイレベルのとき、ＮＯＲゲート４の出力信号Ｅの論理レベルはローレベルに固定されるので、Ｄ−ＦＦ２の出力信号Ｆの論理レベルもローレベルに固定される。よって、ＮＯＲゲート３の出力信号Ａの論理レベルは、Ｄ−ＦＦ１の非反転出力信号Ｂの論理レベルによって決まるので、分周回路３２１は、２分周動作を行う。

図５は、一比較形態における分周回路（分周回路３２１）の構成例を示す回路図であり、Ｄ−ＦＦ１，２及びＮＯＲゲート３，４の各回路例を示す。なお、ＰＭＯＳは、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を表し、ＮＭＯＳは、Ｎチャネル型のＭＯＳＦＥＴを表す。

Ｄ−ＦＦ１は、ＰＭＯＳ４１，４２とＮＭＯＳ４３とが縦積みされたＤラッチと、ＰＭＯＳ４４とＮＭＯＳ４５，４６とが縦積みされたＤラッチと、ＰＭＯＳ２５，２７とＮＭＯＳ２６，２８とを論理整合用に有する整合回路とを備える。Ｄ−ＦＦ２は、ＰＭＯＳ４７，４８とＮＭＯＳ４９とが縦積みされたＤラッチと、ＰＭＯＳ５０とＮＭＯＳ５１，５２とが縦積みされたＤラッチと、ＰＭＯＳ５３とＮＭＯＳ５４とを論理整合用に有する整合回路とを備える。ＮＯＲゲート３は、ＰＭＯＳ２１，２２とＮＭＯＳ２３，２４とを有する縦積み構造を有する。ＮＯＲゲート４は、ＰＭＯＳ３１，３２とＮＭＯＳ３３，３４とを有する縦積み構造を有する。

しかしながら、図２に示す形態の分周回路３２１におけるＤ−ＦＦ１，２及びＮＯＲゲート３，４のそれぞれの機能を実現する複数の回路を、図５に示すようにそのまま接続すると、トランジスタの数が比較的多くなり、分周回路の回路規模が大きくなる。

本開示は、回路規模を縮小可能な分周回路、情報処理装置及び情報処理方法を提供する。次に、回路規模を縮小可能な分周回路、情報処理装置及び情報処理方法について説明する。

図６は、第１の実施形態における分周回路の機能ブロック図である。図６に示す分周回路１２１は、クロックＣＬＫの周波数を分周する比（分周比）を制御信号Ｍに従って２分周又は３分周に切り替え、切り替え後の分周比で分周された周波数を有する出力信号ＯＵＴを出力する可変分周器である。分周回路１２１は、直列に複数される複数段のＤ−ＦＦ１１，１２を備える。

初段のＤ−ＦＦ１１は、直列に接続される２段のＤラッチ６１，６２を有する。Ｄ−ＦＦ１１は、分周回路１２１の最も入力側のＤフリップフロップである。Ｄラッチ６１は、分周回路１２１の出力信号ＯＵＴ（信号Ａ）を入力とする入力側ラッチであり、Ｄラッチ６２は、Ｄラッチ６１の出力信号（信号Ｇ）を入力とする出力側ラッチである。

最終段のＤ−ＦＦ１２は、直列に接続される２段のＤラッチ６３，６４と、論理整合回路６５とを有する。Ｄ−ＦＦ１２は、分周回路１２１の最も出力側のＤフリップフロップである。Ｄラッチ６３は、Ｄラッチ６２の出力信号（信号Ｂ）を入力とする入力側ラッチであり、Ｄラッチ６４は、Ｄラッチ６３の出力信号（信号Ｈ）を入力とする出力側ラッチである。論理整合回路６５は、Ｄラッチ６４の出力信号（信号Ｆ）を入力とする反転回路（インバータ）であり、論理レベルが信号Ｆに対して反転した出力信号ＯＵＴを出力する。

Ｄラッチ６１は、自身のノードＣ１から入力されるクロックＣＬＫが第１論理レベル（例えば、ハイレベル）のとき、自身のノードＤから入力される信号Ａと同じ論理の信号Ｇを出力する（信号Ａを転送する）。一方、Ｄラッチ６１は、自身のノードＣ１から入力されるクロックＣＬＫが第２論理レベル（例えば、ローレベル）のとき、信号Ｇの出力レベルを直前の論理レベルのまま保持する。Ｄラッチ６３も、Ｄラッチ６１と同じラッチ機能を有する。

Ｄラッチ６２は、自身のノードＣ１から入力されるクロックＣＬＫが第２論理レベル（例えば、ローレベル）のとき、自身のノードＤから入力される信号Ｇと同じ論理の信号Ｂを出力する（信号Ｇを転送する）。一方、Ｄラッチ６２は、自身のノードＣ１から入力されるクロックＣＬＫが第１論理レベル（例えば、ハイレベル）のとき、信号Ｂの出力レベルを直前の論理レベルのまま保持する。Ｄラッチ６４も、Ｄラッチ６２と同じラッチ機能を有する。

Ｄラッチ６１は、ノードＤから入力される信号ＡをノードＣ１から入力されるクロックＣＬＫで取り込むラッチ部の他に、ノードＣ２から入力される信号Ａに基づいて奇数分周を行う奇数分周部１３を有する。奇数分周部１３の機能は、上述のＮＯＲゲート３の機能に対応する。

図７は、第１の実施形態における分周回路（図６の分周回路１２１）の機能ブロック図の動作を示すタイミングチャートである。図６において、仮にノードＣ２への入力が無い場合（奇数分周部１３が無い構成の場合）、図７の上段に示されるように、クロックＣＬＫを４分周した信号Ｆ（出力信号ＯＵＴ）が得られる。一方、図６に示すように、ノードＣ２への入力が有る場合（奇数分周部１３が有る構成の場合）、図７の下段に示されるように、奇数分周部１３は、ノードＣ２に入力される信号Ａによって、信号Ｇの位相を早める機能を有する。信号Ｇの位相が早まると、後段の信号Ｂ，Ｈ，Ｆの位相も順に早まる。これにより、奇数分周（この例では、３分周）動作を行うことができる。この奇数分周部１３の機能を実現する詳細な回路については、後述する。

一方、図６において、Ｄラッチ６２は、ノードＤから入力される信号ＧをノードＣ１から入力されるクロックＣＬＫで取り込むラッチ部の他に、クロックＣＬＫによるＤラッチ６２での信号遅延を制御信号Ｍに基づいて無効にする無効化部１４を有する。制御信号Ｍは、分周比を切り替えるための信号である。無効化部１４の機能は、上述のＮＯＲゲート４の機能に対応する。無効化部１４は、制御信号Ｍを所定の論理レベルに固定することにより、Ｄラッチ６２のノードＤから入力される信号ＧをＤラッチ６２のノードＱにスルーさせることができる。Ｄラッチ６２をスルーさせると、Ｄラッチ６２の前後のＤラッチ６１，６３に入力されるクロックＣＬＫは同じ論理になり、Ｄラッチ２段分（Ｄ−ＦＦ１段分）がスルーとなる。これにより、偶数分周の比を減少させることができる。

図８は、第１の実施形態における分周回路（図６の分周回路１２１）の構成例を示す回路図であり、Ｄ−ＦＦ１１，１２の各回路例を示す。Ｄ−ＦＦ１１，１２は、いずれも、回路内の寄生容量に充電又は回路内の寄生容量から放電される電荷に基づいて動作するダイナミック型のＤフリップフロップである。

初段のＤ−ＦＦ１１は、Ｄラッチ６１と、ＮＭＯＳ５５と、Ｄラッチ６２と、ＰＭＯＳ５６とを備える。

Ｄラッチ６１は、クロックＣＬＫが入力されるＰＭＯＳ４２と、第１電位ＶｄｄとＰＭＯＳ４２との間に接続されるＰＭＯＳ４１と、第２電位ＶｓｓとＰＭＯＳ４２との間に接続されるＮＭＯＳ４３とを有するダイナミックラッチである。ＰＭＯＳ４１とＮＭＯＳ４３は、分周回路１２１の出力信号ＯＵＴ（信号Ａ）を入力とする。第２電位Ｖｓｓは、第１電位Ｖｄｄよりも電位が低い部位である。ＰＭＯＳ４２は、入力側ラッチの第１スイッチの一例であり、ＰＭＯＳ４１は、入力側ラッチの第１ハイサイドスイッチの一例であり、ＮＭＯＳ４３は、入力側ラッチの第１ローサイドスイッチの一例である。

ＰＭＯＳ４２は、クロックＣＬＫが入力されるゲートと、ＰＭＯＳ４１のドレインが接続されるソースと、ＮＭＯＳ４３のドレインが接続されるドレインとを有する。ＰＭＯＳ４１は、信号Ａが入力されるゲートと、第１電位Ｖｄｄに接続されるソースと、ＰＭＯＳ４２のソースに接続されるドレインとを有する。ＮＭＯＳ４３は、信号Ａが入力されるゲートと、第２電位Ｖｓｓに接続されるソースと、ＰＭＯＳ４２のドレインに接続されるドレインとを有する。

ＮＭＯＳ５５は、ＰＭＯＳ４２に並列に接続され、クロックＣＬＫとは異なる信号である信号Ａを入力とする。ＮＭＯＳ５５は、奇数分周部１３として機能する。ＮＭＯＳ５５は、信号Ａが入力されるゲートと、ＰＭＯＳ４２のソースに接続されるドレインと、ＰＭＯＳ４２のドレインに接続されるソースとを有する。

Ｄラッチ６２は、クロックＣＬＫが入力されるＮＭＯＳ４５と、第１電位ＶｄｄとＮＭＯＳ４５との間に接続されるＰＭＯＳ４４と、第２電位ＶｓｓとＮＭＯＳ４５との間に接続されるＮＭＯＳ４６とを有するダイナミックラッチである。ＮＭＯＳ４５は、出力側ラッチの第１スイッチの一例であり、ＰＭＯＳ４４は、出力側ラッチの第２ハイサイドスイッチの一例であり、ＮＭＯＳ４６は、出力側ラッチの第２ローサイドスイッチの一例である。

ＮＭＯＳ４５は、クロックＣＬＫが入力されるゲートと、ＰＭＯＳ４４のドレインが接続されるドレインと、ＮＭＯＳ４６のドレインが接続されるソースとを有する。ＰＭＯＳ４４は、ＰＭＯＳ４２のソース（ノードＰ１）に接続されるゲートと、第１電位Ｖｄｄに接続されるソースと、ＮＭＯＳ４５のドレインに接続されるドレインとを有する。ＮＭＯＳ４６は、ＰＭＯＳ４２のドレイン（ノードＮ１）に接続されるゲートと、第２電位Ｖｓｓに接続されるソースと、ＮＭＯＳ４５のソースに接続されるドレインとを有する。

ＰＭＯＳ５６は、ＮＭＯＳ４５に並列に接続され、クロックＣＬＫとは異なる信号である制御信号Ｍを入力とする。ＰＭＯＳ５６は、無効化部１４として機能する。ＰＭＯＳ５６は、制御信号Ｍが入力されるゲートと、ＮＭＯＳ４５のソースに接続されるドレインと、ＮＭＯＳ４５のドレインに接続されるソースとを有する。

最終段のＤ−ＦＦ１２は、Ｄラッチ６３と、Ｄラッチ６４と、論理整合回路６５とを備える。

Ｄラッチ６３は、Ｄラッチ６１と同じ構成を有するダイナミックラッチであり、ＰＭＯＳ４７，４８とＮＭＯＳ４９とを有する入力側ラッチである。ＰＭＯＳ４８のゲートは、クロックＣＬＫが入力され、ＰＭＯＳ４７のゲートは、ＮＭＯＳ４５のドレイン（ノードＰ２）に接続され、ＮＭＯＳ４９のゲートは、ＮＭＯＳ４５のソース（ノードＮ２）に接続される。

Ｄラッチ６４は、Ｄラッチ６２と同じ構成を有するダイナミックラッチであり、ＰＭＯＳ５０とＮＭＯＳ５１，５２とを有する出力側ラッチである。ＮＭＯＳ５１のゲートは、クロックＣＬＫが入力され、ＰＭＯＳ５０のゲートは、ＰＭＯＳ４８のソース（ノードＰ３）に接続され、ＮＭＯＳ５２のゲートは、ＰＭＯＳ４８のドレイン（ノードＮ３）に接続される。

論理整合回路６５は、ＰＭＯＳ５３とＮＭＯＳ５４とを有する。ＰＭＯＳ５３は、ＮＭＯＳ５１のドレイン（ノードＰ４）に接続されるゲートと、第１電位Ｖｄｄに接続されるソースと、ＮＭＯＳ５４のドレインに接続されるドレインとを有する。ＮＭＯＳ５４は、ＮＭＯＳ５１のソース（ノードＮ４）に接続されるゲートと、第２電位Ｖｓｓに接続されるソースと、ＰＭＯＳ５３のドレインに接続されるドレインとを有する。ＰＭＯＳ５３のドレインとＮＭＯＳ５４のドレインとが接続されるノードから、出力信号ＯＵＴが出力される。

図９は、第１の実施形態における分周回路の３分周動作を示すタイミングチャートである。図１０は、第１の実施形態における分周回路の２分周動作を示すタイミングチャートである。タイミングチャート中に記載の矢印は、分周回路１２１内の各ＭＯＳトランジスタの動作（出力レベルを決める方向）を示す。また、当該矢印に付された数字は、分周回路１２１内の各ＭＯＳトランジスタの符号（ＰＭＯＳ４２の"４２"、ＮＭＯＳ４３の"４３"など）を表す。

３分周を得る場合（図９）、制御信号Ｍをハイレベルにすることで、ＰＭＯＳ５６をオフ状態にする。Ｄ−ＦＦを単に２段接続すると、４分周クロックが出力信号ＯＵＴとして出力される。しかしながら、分周された信号Ａをトランジスタ５５に入力することによって、ノードＰ１での信号の切り替えタイミングが早まるので、３分周クロックが出力信号ＯＵＴとして得られる。

２分周を得る場合（図１０）、制御信号Ｍをローレベルにすることで、ＰＭＯＳ５６のオンによりノードＰ２とノードＮ２とが短絡状態となる。これにより、クロックＣＬＫが入力されるＮＭＯＳ４５の動作を無効にすることで、直列に接続された２段のＤ−ＦＦ１１，１２を１段分の働きにできるので、２分周クロックが出力信号ＯＵＴとして得られる。

このように、各ＭＯＳトランジスタを図８のように接続することによって、分周回路１２１は、制御信号Ｍがハイレベルのとき、図９に示す３分周動作を行い、制御信号Ｍがローレベルのとき、図１０に示す２分周動作を行う。

次に、２分周と３分周の可変分周比を持つ可変分周回路について、一比較形態における構成（図５）と、第１の実施形態における構成（図８）とを比較する。分周回路３２１（図５）も分周回路１２１（図８）も、異なる分周比クロックから中間の分周比を得る第１論理構成部と、分周回路を無効にしてクロックをスルーさせる第２論理構成部とを有する。

分周回路３２１では、第１論理構成部は、二つのクロック入力（信号Ｂ，Ｆ）を持つＮＯＲゲート３によって実現されている。ＮＯＲゲート３は、４つのＭＯＳトランジスタにより形成されており、ＮＯＲゲート３の出力は、Ｄ−ＦＦ１に入力される。一方、分周回路１２１では、第１論理構成部は、Ｄ−ＦＦ１１内に組み込まれたＮＭＯＳ５５（奇数分周部１３）によって実現されている。ＮＭＯＳ５５は、ＰＭＯＳ４２に並列に接続され、ＰＭＯＳ４２とは逆極性のスイッチである。このように、分周回路３２１では、第１論理構成部を４つのトランジスタで実現しているのに対し、分周回路１２１では、第１論理構成部を１つのトランジスタで実現している。

また、分周回路３２１では、第２論理構成部は、ＮＯＲゲート４によって実現されている。４分周を停止するため、ＮＯＲゲート４に入力される制御信号Ｍをハイレベルにすることによって、Ｄ−ＦＦ２から出力される信号Ｆはローレベルに固定される。ＮＯＲゲート４は、４つのＭＯＳトランジスタにより形成されている。一方、分周回路１２１では、第２論理構成部は、Ｄ−ＦＦ１１内に組み込まれたＰＭＯＳ５６（無効化部１４）によって実現されている。ＰＭＯＳ５６は、ＮＭＯＳ４５に並列に接続され、ＮＭＯＳ４５とは逆極性のスイッチである。このように、分周回路３２１では、第２論理構成部を４つのトランジスタで実現しているのに対し、分周回路１２１では、第２論理構成部を１つのトランジスタで実現している。

したがって、分周回路１２１は、分周回路３２１に比べて少ないトランジスタによって、同一の可変分周機能を実現できる。よって、分周回路１２１の回路規模を縮小でき、その消費電力を低減できる。また、分周回路１２１を図１の分周回路２２１に適用することで、情報処理装置２０１を小型化し、その消費電力を削減できる。

図１１は、第２の実施形態における分周回路の構成例を示す回路図である。第１の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで、省略又は簡略する。

図１１に示す分周回路１２２は、クロックＣＬＫの周波数を分周する比（分周比）を制御信号Ｍ１，Ｍ２，Ｍ３に従って２分周から７分周までのいずれかの分周比に切り替え、切り替え後の分周比で分周された周波数を有する出力信号ＯＵＴを出力する可変分周器である。分周回路１２２は、直列に複数される複数段のＤ−ＦＦ１１１，１１２，１１３，１１４を備える。

初段のＤ−ＦＦ１１１は、Ｄ−ＦＦ１１（図８）と同じ構成を有する。Ｄ−ＦＦ１１１は、分周回路１２２の最も入力側のＤフリップフロップである。２段目のＤ−ＦＦ１１２及び３段目のＤ−ＦＦ１１３は、初段のＤ−ＦＦ１１１からＮＭＯＳ５５を削除した構成と同じ構成を有する。Ｄ−ＦＦ１１２は、ＰＭＯＳ４７，４８とＮＭＯＳ４９とを有する入力側ダイナミックラッチと、ＰＭＯＳ５０とＮＭＯＳ５１，５２とを有する出力側ダイナミックラッチと、ＮＭＯＳ５１に並列に接続されるＰＭＯＳ７６とを備える。Ｄ−ＦＦ１１３は、ＰＭＯＳ６７，６８とＮＭＯＳ６９とを有する入力側ダイナミックラッチと、ＰＭＯＳ７０とＮＭＯＳ７１，７２とを有する出力側ダイナミックラッチと、ＮＭＯＳ７１に並列に接続されるＰＭＯＳ９６とを備える。最終段のＤ−ＦＦ１１４は、Ｄ−ＦＦ１２（図８）と同じ構成を有する。Ｄ−ＦＦ１１４は、分周回路１２２の最も出力側のＤフリップフロップである。Ｄ−ＦＦ１１４は、ＰＭＯＳ８７，８８とＮＭＯＳ８９とを有する入力側ダイナミックラッチと、ＰＭＯＳ９０とＮＭＯＳ９１，９２とを有する出力側ダイナミックラッチと、ＰＭＯＳ５３とＮＭＯＳ５４とを有する論理整合回路とを備える。

初段のＤ−ＦＦ１１１は、クロックＣＬＫが入力されるＰＭＯＳ４２を有する入力側ダイナミックラッチと、出力信号ＯＵＴを入力とするＮＭＯＳ５５とを有する。Ｄ−ＦＦ１１１は、分周回路１２２の最も入力側のＤフリップフロップである。ＰＭＯＳ４２は、第１スイッチの一例であり、ＮＭＯＳ５５は、第２スイッチの一例である。

最終段のＤ−ＦＦ１１４を除く各段のＤ−ＦＦ１１１，１１２，１１３は、クロックＣＬＫが入力されるＮＭＯＳ４５，５１，７１を有する出力側ダイナミックラッチと、制御信号Ｍ１，Ｍ２，Ｍ３を入力とするＰＭＯＳ５６，７６，９６とを有する。Ｄ−ＦＦ１１１，１１２，１１３は、分周回路１２２の最も出力側のＤ−ＦＦ１１４以外のＤフリップフロップである。ＮＭＯＳ４５，５１，７１は、第３スイッチの一例であり、ＰＭＯＳ５６，７６，９６は、第４スイッチの一例である。

図１２は、第２の実施形態における分周回路で使用する制御信号と分周比の関係を示す表である。制御信号Ｍ１，Ｍ２，Ｍ３の各論理レベルを１（ハイレベル）又は０（ローレベル）に設定することによって、分周回路１２２は、クロックＣＬＫの周波数ｆ_ＣＬＫと出力信号ＯＵＴの周波数ｆ_ＯＵＴとの分周比を、２から７までのいずれかの整数に切り替えできる。

したがって、分周回路１２２は、２分周から７分周までのいずれかの分周比で分周する従来の分周回路に比べて少ないトランジスタによって、同一の可変分周機能を実現できる。よって、分周回路１２２の回路規模を縮小でき、その消費電力を低減できる。また、分周回路１２２を図１の分周回路２２２に適用することで、情報処理装置２０１を小型化し、その消費電力を削減できる。

図１３は、情報処理装置の第２の構成例を示す図である。図１３に示す情報処理装置２０２は、複数の論理回路を用いて情報を処理する装置である。第１の構成例（図１）と同様の構成及び効果についての説明は、上述の説明を援用することで、省略又は簡略する。情報処理装置２０２は、発振回路２１０と、分周回路２２３，２２４と、論理回路２３４，２３５とを備える。

分周回路２２３は、基準周波数ｆ_ｒｅｆのクロックを偶数分周する可変分周器であり、分周回路２２４は、基準周波数ｆ_ｒｅｆのクロックを奇数分周する固定分周器である。分周回路２２３は、基準周波数ｆ_ｒｅｆを２分周又は４分周した周波数を有するクロックを出力し、分周回路２２４は、基準周波数ｆ_ｒｅｆを３分周した周波数を有するクロックを出力する。なお、図１３に示す分周比は、一例である。

論理回路２３４は、分周回路２２３の出力を入力とする回路であり、基準周波数ｆ_ｒｅｆを２分周又は４分周した周波数で動作する。論理回路２３５は、分周回路２２４の出力を入力とする回路であり、基準周波数ｆ_ｒｅｆを３分周した周波数で動作する。

図１４は、偶数分周を行う分周回路の構成例を示す回路図である。図１４に示す分周回路２２３は、分周回路１２１（図８）からＮＭＯＳ５５を削除した構成と同じ構成を有する。分周回路２２３は、クロックＣＬＫが入力されるＮＭＯＳ４５を有するダイナミックラッチと、ＮＭＯＳ４５に並列に接続され、クロックＣＬＫとは異なる信号である制御信号Ｍを入力とするＰＭＯＳ５６とを備える。分周回路２２３は、この構成により、クロックＣＬＫの周波数を分周する比（分周比）を制御信号Ｍに従って２分周又は４分周に切り替え、切り替え後の分周比で分周された周波数を有する出力信号ＯＵＴを出力する。

図１５は、奇数分周を行う分周回路の構成例を示す回路図である。図１５に示す分周回路２２４は、分周回路１２１（図８）からＰＭＯＳ５６を削除した構成と同じ構成を有する。分周回路２２４は、クロックＣＬＫが入力されるＰＭＯＳ４２を有するダイナミックラッチと、ＰＭＯＳ４２に並列に接続され、クロックＣＬＫとは異なる信号である出力信号ＯＵＴを入力とするＮＭＯＳ５５とを備える。分周回路２２４は、この構成により、クロックＣＬＫを固定の分周比３で分周する。

以上、分周回路、情報処理装置及び情報処理方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、図示の分周回路において、クロックＣＬＫを入力とするＭＯＳ、出力信号ＯＵＴを入力とするＭＯＳ、および制御信号Ｍを入力とするＭＯＳは、Ｐ型をＮ型に且つＮ型をＰ型に、極性を反転させてもよい。

また、Ｄ−ＦＦを接続する段数は、上述の構成に限られず、Ｄ−ＦＦを多段に接続して、分周比を拡大してもよい。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
クロックを出力する発振回路と、前記クロックを分周する分周回路と、前記分周回路の出力を入力とする論理回路とを備え、
前記分周回路は、直列に接続される複数のＤフリップフロップを備え、
前記複数のＤフリップフロップのうち少なくとも一つは、前記クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記クロックとは異なる信号を入力とする第２スイッチとを備える、情報処理装置。
（付記２）
前記複数のＤフリップフロップのうち、前記分周回路の最も入力側のＤフリップフロップは、前記ダイナミックラッチを、入力側ラッチとし、前記信号を、前記分周回路の出力とする構成を備える、付記１に記載の情報処理装置。
（付記３）
前記入力側ラッチは、第１電位と前記入力側ラッチの前記第１スイッチとの間に接続される第１ハイサイドスイッチと、前記第１電位よりも電位が低い第２電位と前記入力側ラッチの前記第１スイッチとの間に接続される第１ローサイドスイッチとを有し、
前記第１ハイサイドスイッチ及び前記第１ローサイドスイッチは、前記分周回路の出力を入力とする、付記２に記載の情報処理装置。
（付記４）
前記複数のＤフリップフロップのうち、前記分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記ダイナミックラッチを、出力側ラッチとし、前記信号を、分周比を切り替える制御信号とする構成を有する、付記１から３のいずれか一項に記載の情報処理装置。
（付記５）
前記出力側ラッチは、第１電位と前記出力側ラッチの前記第１スイッチとの間に接続される第２ハイサイドスイッチと、前記第１電位よりも電位が低い第２電位と前記出力側ラッチの前記第２スイッチとの間に接続される第２ローサイドスイッチとを有する、付記４に記載の情報処理装置。
（付記６）
クロックを出力する発振回路と、前記クロックを分周する分周回路と、前記分周回路の出力を入力とする論理回路とを備え、
前記分周回路は、直列に接続される複数のＤフリップフロップを備え、
前記複数のＤフリップフロップのうち、前記分周回路の最も入力側のＤフリップフロップは、前記クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記分周回路の出力を入力とする第２スイッチとを備え、
前記複数のＤフリップフロップのうち、前記分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記クロックが入力される第３スイッチを有するダイナミックラッチと、前記第３スイッチに並列に接続され、分周比を切り替える制御信号を入力とする第４スイッチとを備える、情報処理装置。
（付記７）
直列に接続される複数のＤフリップフロップを備え、
前記複数のＤフリップフロップのうち少なくとも一つは、クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記クロックとは異なる信号を入力とする第２スイッチとを備える、分周回路。
（付記８）
前記複数のＤフリップフロップのうち、前記分周回路の最も入力側のＤフリップフロップは、前記ダイナミックラッチを、入力側ラッチとし、前記信号を、前記分周回路の出力とする構成を備える、付記７に記載の分周回路。
（付記９）
前記入力側ラッチは、第１電位と前記入力側ラッチの前記第１スイッチとの間に接続される第１ハイサイドスイッチと、前記第１電位よりも電位が低い第２電位と前記入力側ラッチの前記第１スイッチとの間に接続される第１ローサイドスイッチとを有し、
前記第１ハイサイドスイッチ及び前記第１ローサイドスイッチは、前記分周回路の出力を入力とする、付記８に記載の分周回路。
（付記１０）
前記複数のＤフリップフロップのうち、前記分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記ダイナミックラッチを、出力側ラッチとし、前記信号を、分周比を切り替える制御信号とする構成を有する、付記７から９のいずれか一項に記載の分周回路。
（付記１１）
前記出力側ラッチは、第１電位と前記出力側ラッチの前記第１スイッチとの間に接続される第２ハイサイドスイッチと、前記第１電位よりも電位が低い第２電位と前記出力側ラッチの前記第２スイッチとの間に接続される第２ローサイドスイッチとを有する、付記１０に記載の分周回路。
（付記１２）
直列に接続される複数のＤフリップフロップを備え、
前記複数のＤフリップフロップのうち、分周回路の最も入力側のＤフリップフロップは、前記クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記分周回路の出力を入力とする第２スイッチとを備え、
前記複数のＤフリップフロップのうち、分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記クロックが入力される第３スイッチを有するダイナミックラッチと、前記第３スイッチに並列に接続され、分周比を切り替える制御信号を入力とする第４スイッチとを備える、分周回路。
（付記１３）
直列に接続される複数のＤフリップフロップを備える分周回路と、前記分周回路の出力を入力とする論理回路とを備える情報処理装置により行われる情報処理方法であって、
前記複数のＤフリップフロップのうち少なくとも一つは、第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続される第２スイッチとを備え、
前記第１スイッチにクロックを入力し、前記第２スイッチに前記クロックとは異なる信号を入力する、情報処理方法。

１１，１２ Ｄ−ＦＦ
６１〜６４ Ｄラッチ
１２１，１２２，２２１〜２２４，３２１ 分周回路
２０１，２０２ 情報処理装置
２１０ 発振回路
２３１〜２３５ 論理回路

Claims (8)

1. クロックを出力する発振回路と、
   前記クロックを分周する分周回路と、
   前記分周回路の出力を入力とする論理回路とを備え、
   前記分周回路は、直列に接続される複数のＤフリップフロップを備え、
   前記複数のＤフリップフロップのうち少なくとも一つは、前記クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され前記クロックとは異なる信号を入力とする第２スイッチとを備える、情報処理装置。
2. 前記複数のＤフリップフロップのうち前記分周回路の最も入力側のＤフリップフロップは、前記ダイナミックラッチを、入力側ラッチとし、前記信号を、前記分周回路の出力とする請求項１に記載の情報処理装置。
3. 前記入力側ラッチは、第１電位と前記入力側ラッチの前記第１スイッチとの間に接続される第１ハイサイドスイッチと、前記第１電位よりも電位が低い第２電位と前記入力側ラッチの前記第１スイッチとの間に接続される第１ローサイドスイッチとを有し、
   前記第１ハイサイドスイッチ及び前記第１ローサイドスイッチは、前記分周回路の出力を入力とする、請求項２に記載の情報処理装置。
4. 前記複数のＤフリップフロップのうち前記分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記ダイナミックラッチを、出力側ラッチとし、前記信号を、分周比を切り替える制御信号とする、請求項１から３のいずれか一項に記載の情報処理装置。
5. 前記出力側ラッチは、第１電位と前記出力側ラッチの前記第１スイッチとの間に接続される第２ハイサイドスイッチと、前記第１電位よりも電位が低い第２電位と前記出力側ラッチの前記第２スイッチとの間に接続される第２ローサイドスイッチとを有する、請求項４に記載の情報処理装置。
6. クロックを出力する発振回路と、前記クロックを分周する分周回路と、前記分周回路の出力を入力とする論理回路とを備え、
   前記分周回路は、直列に接続される複数のＤフリップフロップを備え、
   前記複数のＤフリップフロップのうち前記分周回路の最も入力側のＤフリップフロップは、前記クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記分周回路の出力を入力とする第２スイッチとを備え、
   前記複数のＤフリップフロップのうち前記分周回路の最も出力側のＤフリップフロップ以外のＤフリップフロップは、前記クロックが入力される第３スイッチを有するダイナミックラッチと、前記第３スイッチに並列に接続され、分周比を切り替える制御信号を入力とする第４スイッチとを備える、情報処理装置。
7. 直列に接続される複数のＤフリップフロップを備え、
   前記複数のＤフリップフロップのうち少なくとも一つは、クロックが入力される第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続され、前記クロックとは異なる信号を入力とする第２スイッチとを備える、分周回路。
8. 直列に接続される複数のＤフリップフロップを備える分周回路と、前記分周回路の出力を入力とする論理回路とを備える情報処理装置により行われる情報処理方法であって、
   前記複数のＤフリップフロップのうち少なくとも一つは、第１スイッチを有するダイナミックラッチと、前記第１スイッチに並列に接続される第２スイッチとを備え、
   前記第１スイッチにクロックを入力し、前記第２スイッチに前記クロックとは異なる信号を入力する、情報処理方法。

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