JP6634586B2 - 信号送受信装置 - Google Patents

Description

本開示は、ビデオ信号をデバイス間で送受信するための信号送受信装置に関する。

特許文献１には、ＬＶＤＳタイプのビデオデジタル信号を送信および受信するためのシステムが開示されている。

特開２０１２−５４９２４号公報

本開示は、入力されるビデオ信号のピクセルクロックの周波数が変化しても信号送受信装置を構成するＦＰＧＡを再構成する必要がない信号送受信装置を提供する。

本開示における信号送受信装置の信号送信装置は、ビデオ信号をパラレルデータとして、ピクセルクロックである第１クロックと共に出力する信号処理部と、信号処理部からの第１クロックに基づいてパラレルデータが書き込まれ、第１クロックの周波数以上の一定の周波数を有する第２クロックに基づいて、その書き込まれたパラレルデータが読み出される第１バッファメモリと、送信器と、を備える。送信器は、第１のバッファメモリから読み出されたパラレルデータと第２クロックが入力され、パラレルデータをシリアルデータに変換して、第２クロックに基づいて信号ラインに出力する。そして、第１バッファメモリと送信器とはＦＰＧＡにより構成される。

本開示によれば、入力されるビデオ信号のピクセルクロックの周波数が変化しても信号送受信装置を構成するＦＰＧＡをリコンフィグレーション（再構成）する必要がない。

実施の形態に係る映像表示装置の概要を示す図 実施の形態に係る信号送受信装置の構成を示す図 実施の形態に係る信号送受信装置の動作を説明するためのタイミング図 ＬＶＤＳ７：１フォーマットのデータストリームを示す図

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。

（実施の形態）
以下、図１〜図４を用いて、本開示の信号送受信装置を液晶ディスプレイ装置等の映像表示装置に適用した場合の実施の形態を説明する。

［構成］
図１は映像表示装置１００と、それに表示するビデオ信号を供給するビデオ信号発生器５００を示すブロック図である。

ビデオ信号発生器５００は、例えばパーソナルコンピュータやＤＶＤ再生装置などのビデオ信号を供給する装置である。映像表示装置１００の内部には、ビデオ信号発生器５００からの入力ビデオ信号が供給される入力信号処理部２００と、入力信号処理部２００から出力される信号を受信し表示用の信号を生成する表示信号生成部３００と、表示信号生成部３００からの信号を表示する表示デバイス４００を備える。ここで、入力信号処理部２００は信号送信装置の一例であり、表示信号生成部３００は信号受信装置の一例である。また、入力信号処理部２００と表示信号生成部３００とにより、信号送受信装置１１０が構成される。

入力信号処理部２００は、ビデオ信号発生器５００からのビデオ信号がＢＮＣ同軸ケーブル等の信号ライン１０及び、この信号ラインが接続された入力端子（不図示）を通じて供給される第１信号処理部２１０と、第１信号処理部２１０からの信号を受けＬＶＳＤ信号に変換して送信する送信部２２０と、この送信部２２０に固定の周波数（一定の周波数）のクロック信号を供給するオシレータ（ＯＳＣ：クロック発生器）２３０を備える。

表示信号生成部３００は、送信部２２０からのＬＶＤＳ信号をもとの信号に変換して出力する受信部３１０と、受信部３１０からの出力を受けて表示デバイス４００に供給する表示用信号を生成する第２信号処理部３２０とを備える。

図２は、入力信号処理部２００と表示信号生成部３００との要部の詳細なブロック図を示す。送信部２２０は、第１ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファメモリ（以下、「第１ＦＩＦＯ」という）２２１とＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）トランスミッタ（ＬＶＤＳＴＸ）２２２とがＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で構成される。受信部３１０は、ＬＶＤＳレシーバ（ＬＶＤＳＲＸ）３１１と第２ＦＩＦＯバッファメモリ（以下、「第２ＦＩＦＯ」という）３１２がＦＰＧＡで構成される。ＬＶＤＳトランスミッタ２２２は送信器の一例であり、ＬＶＤＳレシーバ３１１は受信器の一例である。

［動作］
次に、図１及び図２に示す本実施の形態の信号送受信装置１１０の動作を、図３及び図４を参照しつつ説明する。

図１に示すように、ビデオ信号発生器５００から出力されるビデオ信号は、シリアル形式のビデオデータとして信号ライン１０を介して映像表示装置１００の入力端子に供給される。入力端子に供給されたビデオデータは、第１信号処理部２１０に供給される。

第１信号処理部２１０は、入力されたデータを映像信号表示装置内で使用されるフォーマットに変換する。すなわち、図２に示すように、第１信号処理部２１０は、シリアルデータのビデオデータをパラレル形式のデータに変換してデータバス１２に出力するとともに、そのビデオ信号のピクセルクロック（第１クロック）をクロックライン１１に出力する。このピクセルクロックは、図２に示すように、第１ＦＩＦＯ２２１に供給されるとともに、第２ＦＩＦＯ３１２と第２信号処理部３２０に供給される。

図３（ａ）のＡ１に示す波形は、第１信号処理部２１０から出力されるピクセルクロック（第１クロック）を示し、図３（ａ）のＡ２に示す波形は、第１信号処理部２１０から出力されるＮビットのパラレルデータを示している。図３（ａ）に示すように、第１信号処理部２１０から出力されるパラレルデータは、そのピクセルクロックの立ち上がりエッジのタイミングで第１ＦＩＦＯ２２１に書き込まれる。

オシレータ２３０は、第１信号処理部２１０から出力されるピクセルクロックの周波数以上の周波数である一定の周波数（固定の周波数）のクロック（第２クロック）を発生する。図３（ｂ）のＢ１に示す波形は、オシレータ２３０から出力される第２クロックを示している。この第２クロックは、クロックライン１３によって第１ＦＩＦＯ２２１に供給され、第１ＦＩＦＯ２２１に書き込まれたパラレルデータは、第２クロックの立ち上がりエッジのタイミングで読み出されてデータバス１４に出力される。

図３（ｂ）のＢ２に示す波形は、第１ＦＩＦＯ２２１から第２クロックに基づいて読み出され、データバス１４を介してＬＶＤＳトランスミッタ２２２に供給されるパラレルデータを示している。このように、第１信号処理部２１０から出力されるパラレルデータは、第１ＦＩＦＯ２２１によって、第１クロックから第２クロックへ乗り換えられる。

第１ＦＩＦＯ２２１からは、図２に示す信号ライン１５にフラグ信号が出力され、これがＬＶＤＳトランスミッタ２２２に供給される。このフラグ信号は、図３（ｂ）のＢ３に示す波形のように、第１ＦＩＦＯ２２１からのデータの読み出しタイミングを示しており、データｄ１、ｄ２、ｄ３・・・が存在する場合にハイ（Ｈｉｇｈ）になる信号である。従って、第１ＦＩＦＯ２２１から読み出すデータが存在しないタイミングにおいては、このフラグ信号はロー（Ｌｏｗ）となる。

ＬＶＤＳトランスミッタ２２２は、第１ＦＩＦＯ２２１からパラレルデータとフラグ信号を受け、オシレータ２３０から第２クロックを受けると、それらをＬＶＤＳ７：１フォーマットのシリアル信号に変換して、信号ライン１６に出力する。

ＬＶＤＳ７：１フォーマットの信号を図４に示す。このＬＶＤＳ信号の伝送方式は、デジタルＡＶ機器においてデバイス間でデータを送受信する際に幅広く使用されており、１つの映像チャネルは５つのＬＶＤＳデータラインと１つのＬＶＤＳクロックラインで構成されている。各データラインｌｉｎｅ１〜５は、１クロック期間に対して７逓倍したシリアルデータｄ０、ｄ１、ｄ３、・・・ｄ３４として送信される。このとき、ＬＶＤＳ７：１フォーマットの１クロック周期３５ビットのデータバス幅にある空き領域に、第１ＦＩＦＯ２２１から供給されるフラグ信号のデータが付与される。尚、図１及図２においては、便宜上、５つのＬＶＤＳデータラインと１つのＬＶＤＳクロックラインを、信号ライン１６として示している。

映像表示装置１００では、外部のビデオ信号発生器５００からの信号を入力端子で受信して映像表示装置１００の内部で伝送するための信号フォーマットに変換し、表示デバイス４００に信号を供給するために、変換された信号を表示信号生成部３００まで伝送する必要がある。通常、大画面の映像表示装置１００においては、入力端子の設置位置から表示信号生成部３００まで数十センチ程度離れている場合もある。このため、信号線の本数を少なくすることと信号品質向上の目的から、本開示ではＬＶＤＳ７：１フォーマットを使用して信号をシリアル伝送するようにしている。

ＬＶＤＳトランスミッタ２２２から出力されたＬＶＤＳ７：１の信号は、ＬＶＤＳレシーバ３１１に供給される。ＬＶＤＳレシーバ３１１は、ＬＶＤＳ７：１の信号を受けると、ＬＶＤＳ７：１のシリアルデータをパラレルデータに変換し、図３（ｂ）に示すように、クロックとフラグ信号とともに出力する。すなわち、ＬＶＤＳレシーバ３１１は、ＬＶＤＳトランスミッタ２２２に入力される信号と同じ信号になるように、第２クロック、パラレルデータ及びフラグ信号を再生し、第２クロックをクロックライン１７に、パラレルデータをデータバス１８に、フラグ信号を信号ライン１９に出力する。

第２ＦＩＦＯ３１２のライトイネーブルにはフラグ信号のデータが供給され、ライトイネーブルがハイのときに、クロックの立ち上がりエッジでデータが書き込まれるようになっている。従って、第２ＦＩＦＯ３１２には、ＬＶＤＳレシーバ３１１から出力されたパラレルデータのうちの有効なデータだけが第２クロックの立ち上がりエッジのタイミングで書き込まれることになる。

第２ＦＩＦＯ３１２に書き込まれたパラレルデータは、ピクセルクロックである第１クロックによって読み出されてデータバス２０に出力される。このようにして、再度クロックの乗り換えが行われたビデオ信号のデータは、第２ＦＩＦＯ３１２から第２信号処理部３２０に第１クロックと同期したデータとして供給される。

第２信号処理部３２０は、入力される第１クロックとビデオ信号のデータに基づいてビデオ表示用データを生成する処理を行い、図１に示すように、そのビデオ表示用データを表示デバイス４００に供給する。本実施の形態では表示デバイス４００は液晶表示パネルであり、この表示デバイス４００に映像が表示される。

［効果］
ＬＶＤＳトランスミッタ及びＬＶＤＳレシーバをＦＰＧＡで構成した場合において、ピクセルクロックを伝送用クロックとして使用すると、ピクセルクロックの周波数がダイナミックに変化した際に、ＦＰＧＡのリコンフィグレーションの必要がある。

本実施の形態では、ＬＶＤＳ７：１の信号伝送に際して、ピクセルクロックから固定の周波数の第２クロックに乗り換えて伝送用クロックとして使用するようにしているので、ピクセルクロックの周波数がダイナミックに変化しても、ＦＰＧＡのリコンフィグレーションをする必要ない。このため、ピクセルクロックの周波数がダイナミックに変化する場合でも、映像フォーマットの切り替えをシームレスに行うことが出来る。また、ピクセルクロックの周波数毎にコンフィグレーションデータを持つ必要がないため、ＦＰＧＡのコンフィグＲＯＭ容量を小さくすることが出来、リコンフィグレーションのためのＦＰＧＡに対する外部制御も必要ない。よって、システム全体の回路規模の削減になり、コストダウンに寄与するところが大きい。

（他の実施の形態）
上記の実施の形態では、第１ＦＩＦＯ２２１とＬＶＤＳトランスミッタ２２２を１つのＦＰＧＡで構成するようにしているが、第１ＦＩＦＯ２２１とＬＶＤＳトランスミッタ２２２とともに、オシレータ２３０及び第１信号処理部２１０を１つのＦＰＧＡで構成しても良い。また、上記の実施の形態では、ＬＶＤＳレシーバ３１１と第２ＦＩＦＯ３１２を１つのＦＰＧＡで構成しているが、ＬＶＤＳレシーバ３１１と第２ＦＩＦＯ３１２とともに第２信号処理部３２０を１つのＦＰＧＡをして構成しても良い。

以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施の形態にも適用できる。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

本開示は、ＦＰＧＡで構成されたトランスミッタ、及びレシーバを備える信号送受信装置、及びそれを使用した映像表示装置に適用可能である。

１０、１５、１６、１９ 信号ライン
１１、１３、１７ クロックライン
１２、１４、１８、２０ データバス
１００ 映像表示装置
１１０ 信号送受信装置
２００ 入力信号処理部
２１０ 第１信号処理部
２２０ 送信部
２２１ 第１ＦＩＦＯ
２２２ ＬＶＤＳトランスミッタ
２３０ オシレータ
３００ 表示信号生成部
３１０ 受信部
３１１ ＬＶＤＳレシーバ
３１２ 第２ＦＩＦＯ
３２０ 第２信号処理部
４００ 表示デバイス
５００ ビデオ信号発生器

Claims (2)

1. ビデオ信号をパラレルデータとして、ピクセルクロックである第１クロックと共に出力する信号処理部と、前記信号処理部からの前記第１クロックに基づいて前記パラレルデータが書き込まれ、前記第１クロックの周波数以上の一定の周波数を有する第２クロックに基づいて、その書き込まれた前記パラレルデータが読み出される第１バッファメモリと、前記第１バッファメモリから読み出された前記パラレルデータと前記第２クロックが入力され、前記パラレルデータをシリアルデータに変換して、前記第２クロックに基づいて信号ラインに出力する送信器と、を備え、前記第１バッファメモリと前記送信器とはＦＰＧＡにより構成される信号送信装置と、
   前記送信器からのシリアルデータが前記第２クロックとともに前記信号ラインから入力され、前記シリアルデータを前記パラレルデータに変換して、前記第２クロックとともに出力する受信器と、前記第２クロックに基づいて前記パラレルデータが書き込まれ、その書き込まれた前記パラレルデータが前記第１クロックに基づいて読み出される第２バッファメモリと、を備え、前記第２バッファメモリと前記受信器とはＦＰＧＡにより構成される信号受信装置と、
   からなる、信号送受信装置。
2. 前記第１バッファメモリと前記第２バッファメモリはＦＩＦＯメモリであって、前記送信器はＬＶＤＳ信号を前記受信器に送信する、
   請求項１に記載の信号送受信装置。

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