JP2016092819A - 信号送信装置、信号送受信装置及び映像表示装置 - Google Patents
信号送信装置、信号送受信装置及び映像表示装置 Download PDFInfo
- Publication number
- JP2016092819A JP2016092819A JP2015175279A JP2015175279A JP2016092819A JP 2016092819 A JP2016092819 A JP 2016092819A JP 2015175279 A JP2015175279 A JP 2015175279A JP 2015175279 A JP2015175279 A JP 2015175279A JP 2016092819 A JP2016092819 A JP 2016092819A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- data
- parallel data
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
【解決手段】信号送受信装置の信号送信装置は、ビデオ信号をパラレルデータとして、ピクセルクロックである第1クロックと共に出力する第1信号処理部と、第1信号処理部からの第1クロックに基づいてパラレルデータが書き込まれ、第1クロックの周波数以上の一定の周波数を有する第2クロックに基づいて、その書き込まれたパラレルデータが読み出される第1FIFOと、LVDSトランスミッタと、を備える。LVDSトランスミッタは、第1FIFOから読み出されたパレレルデータと第2クロックが入力され、パラレルデータをシリアルデータに変換して、第2クロックに基づいて信号ラインに出力する。第1FIFOとLVDSトランスミッタとはFPGAにより構成される。
【選択図】図2
Description
以下、図1〜図4を用いて、本開示の信号送受信装置を液晶ディスプレイ装置等の映像表示装置に適用した場合の実施の形態を説明する。
図1は映像表示装置100と、それに表示するビデオ信号を供給するビデオ信号発生器500を示すブロック図である。
次に、図1及び図2に示す本実施の形態の信号送受信装置110の動作を、図3及び図4を参照しつつ説明する。
LVDSトランスミッタ及びLVDSレシーバをFPGAで構成した場合において、ピクセルクロックを伝送用クロックとして使用すると、ピクセルクロックの周波数がダイナミックに変化した際に、FPGAのリコンフィグレーションの必要がある。
上記の実施の形態では、第1FIFO221とLVDSトランスミッタ222を1つのFPGAで構成するようにしているが、第1FIFO221とLVDSトランスミッタ222とともに、オシレータ230及び第1信号処理部210を1つのFPGAで構成しても良い。また、上記の実施の形態では、LVDSレシーバ311と第2FIFO312を1つのFPGAで構成しているが、LVDSレシーバ311と第2FIFO312とともに第2信号処理部320を1つのFPGAをして構成しても良い。
11、13、17 クロックライン
12、14、18、20 データバス
100 映像表示装置
110 信号送受信装置
200 入力信号処理部
210 第1信号処理部
220 送信部
221 第1FIFO
222 LVDSトランスミッタ
230 オシレータ
300 表示信号生成部
310 受信部
311 LVDSレシーバ
312 第2FIFO
320 第2信号処理部
400 表示デバイス
500 ビデオ信号発生器
Claims (6)
- ビデオ信号をパラレルデータとして、ピクセルクロックである第1クロックと共に出力する信号処理部と、
前記信号処理部からの前記第1クロックに基づいて前記パラレルデータが書き込まれ、前記第1クロックの周波数以上の一定の周波数を有する第2クロックに基づいて、その書き込まれた前記パラレルデータが読み出される第1バッファメモリと、
前記第1バッファメモリから読み出された前記パラレルデータと前記第2クロックが入力され、前記パラレルデータをシリアルデータに変換して、前記第2クロックに基づいて信号ラインに出力する送信器と、を備え、
前記第1バッファメモリと前記送信器とはFPGAにより構成される、信号送信装置。 - さらに、前記第2クロックを生成するクロック発生器を、備え、
前記第1バッファメモリ、前記送信器および前記クロック発生器はFPGAにより構成される、
請求項1に記載の信号送信装置。 - 前記信号処理部、前記第1バッファメモリ及び前記送信器はFPGAにより構成される、
請求項1に記載の信号送信装置。 - 請求項1〜3のいずれかに記載の信号送信装置及び、信号受信装置を備える信号送受信装置であって、
前記信号受信装置は、
前記送信器からのシリアルデータが前記第2クロックとともに前記信号ラインから入力され、前記シリアルデータを前記パラレルデータに変換して、前記第2クロックとともに出力する受信器と、
前記第2クロックに基づいて前記パラレルデータが書き込まれ、その書き込まれた前記パラレルデータが前記第1クロックに基づいて読み出される第2バッファメモリと、を備え、
前記第2バッファメモリと前記受信器とはFPGAにより構成されている、信号送受信装置。 - 前記第1バッファメモリと前記第2バッファメモリはFIFOメモリであって、前記送信器はLVDS信号を前記受信器に送信する、
請求項4に記載の信号送受信装置。 - 請求項4に記載の信号送受信装置と、表示デバイスとを備えた映像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/887,112 US9386193B2 (en) | 2014-10-31 | 2015-10-19 | Signal transmitting device, signal transmitting/receiving device, and image display device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014222390 | 2014-10-31 | ||
JP2014222390 | 2014-10-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016092819A true JP2016092819A (ja) | 2016-05-23 |
JP6634586B2 JP6634586B2 (ja) | 2020-01-22 |
Family
ID=56019920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015175279A Active JP6634586B2 (ja) | 2014-10-31 | 2015-09-07 | 信号送受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6634586B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111327858A (zh) * | 2020-03-04 | 2020-06-23 | 青岛大学 | Lvds视频信号转hdmi接口信号方法、系统、装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6031381A (ja) * | 1983-07-29 | 1985-02-18 | Sony Corp | 分割信号復元装置 |
JPH0723426A (ja) * | 1993-06-15 | 1995-01-24 | Sanyo Electric Co Ltd | 映像信号処理回路及び映像信号変換装置 |
JPH11275534A (ja) * | 1998-03-20 | 1999-10-08 | Nec Corp | Aes/ebu音声分離・多重機能付きハイビジョンフレーム・シンクロナイザ装置 |
JP2001195023A (ja) * | 2000-01-06 | 2001-07-19 | Mitsubishi Electric Corp | 映像表示装置 |
-
2015
- 2015-09-07 JP JP2015175279A patent/JP6634586B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6031381A (ja) * | 1983-07-29 | 1985-02-18 | Sony Corp | 分割信号復元装置 |
JPH0723426A (ja) * | 1993-06-15 | 1995-01-24 | Sanyo Electric Co Ltd | 映像信号処理回路及び映像信号変換装置 |
JPH11275534A (ja) * | 1998-03-20 | 1999-10-08 | Nec Corp | Aes/ebu音声分離・多重機能付きハイビジョンフレーム・シンクロナイザ装置 |
JP2001195023A (ja) * | 2000-01-06 | 2001-07-19 | Mitsubishi Electric Corp | 映像表示装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111327858A (zh) * | 2020-03-04 | 2020-06-23 | 青岛大学 | Lvds视频信号转hdmi接口信号方法、系统、装置 |
CN111327858B (zh) * | 2020-03-04 | 2022-05-06 | 青岛大学 | Lvds视频信号转hdmi接口信号方法、系统、装置 |
Also Published As
Publication number | Publication date |
---|---|
JP6634586B2 (ja) | 2020-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9386193B2 (en) | Signal transmitting device, signal transmitting/receiving device, and image display device | |
WO2013042264A1 (ja) | 映像処理装置および映像処理方法 | |
JP2017532795A (ja) | 音声映像再生設備、データ表示方法および記憶媒体 | |
US20170041086A1 (en) | Data transmission apparatus for changing clock signal at runtime and data interface system including the same | |
JP2005130358A (ja) | 信号伝送装置及び伝送方法 | |
JP4883211B1 (ja) | 伝送システムおよび電子機器 | |
CN110581963B (zh) | 一种v-by-one信号转换方法、装置及电子设备 | |
TWI532374B (zh) | 訊號傳輸裝置及其傳送器與接收器 | |
JP2010166546A (ja) | 信号伝送装置、送信器および受信器 | |
CN104575351A (zh) | 一种信号转换系统、显示器及信号转换方法 | |
CN111988552B (zh) | 图像输出控制方法及装置和视频处理设备 | |
JP2013009118A (ja) | 差動入力インターフェース回路、表示ドライバic、表示パネルモジュールおよび画像表示装置 | |
US8793410B2 (en) | Data rate throttling in an internal packet-based interface | |
JP6634586B2 (ja) | 信号送受信装置 | |
KR20130093432A (ko) | 구동 장치, 이를 포함하는 표시 장치 및 그 구동 방법 | |
KR102157806B1 (ko) | Avn 시스템의 영상 출력 제어 장치 및 방법 | |
JP2016035488A (ja) | タイミングコントローラおよびそれを用いたディスプレイ装置 | |
RU2016138319A (ru) | Устройство и способ воспроизведения аудио- и видеосигналов | |
CN105721817A (zh) | 基于ddr将lvds信号转换dp信号的方法和装置 | |
US9661192B2 (en) | Video signal transmission apparatus | |
JP2007295172A (ja) | 信号受信装置 | |
CN111355914A (zh) | 一种视频制式信号生成装置和方法 | |
KR101045145B1 (ko) | 저전압 차분신호의 전송거리 연장 송신장치 및 그 수신장치 | |
US8606040B2 (en) | Method and apparatus for image conversion | |
US11659136B2 (en) | Data conversion and high definition multimedia interface receiving device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20160523 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180612 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20190116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190402 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190515 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191118 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6634586 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |