JP2011166764A - 埋め込みクロック・インターフェースを有する送受信機及び送受信機の動作方法 - Google Patents

埋め込みクロック・インターフェースを有する送受信機及び送受信機の動作方法 Download PDF

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Abstract

【課題】埋め込みクロック・インターフェースを有する送受信機及び送受信機の動作方法を提供する。
【解決手段】第１クロック信号に応答し、複数のデータ構成要素を直列データに変換する段階、直列データを送受信する段階、受信された直列データから第２クロック信号を生成する段階、及び第２クロック信号に応答し、直列データを複数のデータ構成要素に変換する段階を含み、直列データに変換する段階は、複数のデータ構成要素の種類についての情報を含む少なくとも１ビットのダミービットを、直列データに所定の間隔で追加する段階を含む送受信機の動作方法である。
【選択図】図１

Description

本発明は、送受信機に係り、特に、クロック埋め込みインターフェース（clock embedded interface）方法、前記方法を利用する送受信機及び前記方法を利用するディスプレイ装置に関する。
データとクロック信号とを送受信するための方法として、前記データと前記クロック信号とを別途のラインを介して送受信する方法、及び前記データの情報と前記クロック信号の情報とを含む信号を１本のラインを介して送受信する方法がある。
米国特許第２００９−１６７７５０号明細書
本発明は、クロック埋め込みインターフェース方法、及び該方法を利用する送受信機を提供するところにある。
前記課題を達成するための本発明の一実施形態による送受信機の動作方法は、第１クロック信号に応答し、複数のデータ構成要素を直列データに変換する段階、前記直列データを送受信する段階、前記受信された直列データから第２クロック信号を生成する段階、及び前記第２クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する段階を含み、前記直列データに変換する段階は、前記複数のデータ構成要素の種類についての情報を含む少なくとも１ビットのダミービットを、前記直列データに所定の間隔で追加する段階を含むことができる。
前記直列データに変換する段階は、前記複数のデータ構成要素の種類によって、前記ダミービットに隣接したビットの論理状態と同じ論理状態、または異なる論理状態に、前記少なくとも１つのダミービットの論理状態をセッティングする段階を含み、前記複数のデータ構成要素に変換する段階は、前記ダミービットに隣接したビットの論理状態と、前記ダミービットの論理状態とを比較し、前記複数のデータ構成要素の種類を判断する段階を含むことができる。
前記直列データに変換する段階は、前記複数のデータ構成要素の種類によって、前記ダミービットを含む所定個数のビットの論理状態をセッティングし、前記直列データを生成する段階を含み、前記複数のデータ構成要素に変換する段階は、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことができる。
前記直列データに変換する段階は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接したビットの論理状態と異なる論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階、前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階、及び前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記データ構成要素の種類によって、前記ダミービットに隣接したビットを含む所定個数のビットの論理状態をセッティングする段階を含むことができる。
前記直列データに変換する段階は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階、前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記ダミービットに隣接したビットの論理状態と異なる論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階、及び前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記データの種類によって、前記ダミービットに隣接したビットを含む所定個数のビットの論理状態をセッティングする段階を含むことができる。
前記複数のデータ構成要素に変換する段階は、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と異なる論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が前記実際のデータ情報を含まないと決定する段階、及び前記データ構成要素が前記実際のデータ情報を含まない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことができる。
前記複数のデータ構成要素に変換する段階は、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と反対の論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと決定する段階、及び前記データ構成要素が、前記実際のデータ情報を含むデータではない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことができる。
前記直列データに変換する段階は、前記第１クロック信号に応答し、前記複数のデータを１ビットずつ順次に配列し、前記複数のデータ構成要素を前記直列データに変換する段階でありうる。
前記他の課題を達成するための本発明の一実施形態による送受信機は、第１クロック信号に応答し、複数のデータ構成要素を直列データに変換し、前記変換された直列データを送信する送信部と、前記直列データを受信し、前記直列データから生成された第２クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する受信部と、を具備し、前記送信部は、前記複数のデータ構成要素の種類についての情報を含む少なくとも１ビットのダミービットを、前記直列データに所定の間隔で追加できる。
前記複数のデータ構成要素は、ディスプレイ装置でのディスプレイ動作のためのディスプレイ情報を含むことができ、前記ディスプレイ装置は、複数の画素領域を含むパネルを含み、前記送信機は、前記ディスプレイ装置のコントローラに含まれ、前記受信機は、前記複数のデータ構成要素に基づいて、前記パネルのソースラインを駆動するソースドライバに含まれうる。
本発明の技術的思想による一実施形態による送受信機のブロック図である。 図１の第１クロック信号生成部の一実施形態を図示した図面である。 図１の第２クロック信号生成部の一実施形態を図示した図面である。 図１の第１クロック信号生成部の他の一実施形態を図示した図面である。 図１の第２クロック信号生成部の他の一実施形態を図示した図面である。 図１の第１データ変換部の一実施形態を図示した図面である。 図１の第２データ変換部の一実施形態を図示した図面である。 送受信機によって処理されるデータパターンの一実施形態に係わる波形図である。 本発明の一実施形態による埋め込みクロック信号を利用した送受信機の動作方法のフローチャートである。 図７の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 図７の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 図７の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 本発明の他の実施形態による埋め込みクロック信号を利用した送受信機の動作方法のフローチャートである。 図９の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 図９の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 図９の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 本発明のさらに他の実施形態による埋め込みクロック信号を利用した送受信機の動作方法のフローチャートである。 図１１の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 図１１の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 図１１の方法を遂行する場合に生成される直列データの波形図に係わる図面である。 本発明の技術的思想による一実施形態によるディスプレイ装置のブロックである。 図１３のディスプレイ装置で使用するデータの状態を図示した図面である。
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
図１は、本発明の技術的思想による一実施形態による送受信機１００のブロック図である。
図１を参考にすれば、送受信機１００は、送信部ＴＸ及び受信部ＲＸを具備できる。
送信部ＴＸは、基準クロック信号ＣＬＫ＿ＲＥＦを利用し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを直列データ（serial data）ＳＤＡＴＡに変換して受信部ＲＸに送信できる。送信部ＴＸは、第１クロック信号生成部１１０及び第１データ変換部１２０を具備できる。基準クロック信号ＣＬＫ＿ＲＥＦ及び複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎは、所定のロジック（図示せず）の動作によって出力される信号でありうる。
第１クロック信号生成部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦを利用して、第１クロック信号ＣＬＫ＿１を生成して出力できる。第１クロック信号生成部１１０は、位相同期ループ（ＰＬＬ：phase locked loop）または遅延同期ループ（ＤＬＬ：delay locked loop）を含むことができる。第１クロック信号生成部１１０の構成に係わる実施形態は、図２Ａまたは図３Ａを参照しつつ、さらに詳細に説明する。
第１データ変換部１２０は、第１クロック信号ＣＬＫ＿１に応答して、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを、直列データＳＤＡＴＡに変換できる。直列データＳＤＡＴＡは、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎについての情報と、クロック情報とを含むことができる。第１データ変換部１２０の構成については、図４を参照しつつ、さらに詳細に説明する。例えば、第１データ変換部１２０は、並列に入力される複数のデータ構成要素を直列データに変換する並列−直列変換器（serializer）を含むことができる。
第１データ変換部１２０は、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類についての情報を含む、少なくとも１ビットのダミービットを含む直列データＳＤＡＴＡを生成できる。前記ダミービットは、前記クロック情報も含むことができる。また、第１データ変換部１２０は、第１クロック信号ＣＬＫ＿１に応答して、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを１ビットずつ順次に配列し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを直列データＳＤＡＴＡに変換できる。例えば、第１データ変換部１２０は、第１データ構成要素ＰＤＡＴＡ＿１の第１ビット、第２データ構成要素ＰＤＡＴＡ＿２の第１ビット、第３データ構成要素ＰＤＡＴＡ＿３の第１ビット、第１データ構成要素ＰＤＡＴＡ＿１の第２ビット、第２データ構成要素ＰＤＡＴＡ＿２の第２ビット、第３データ構成要素ＰＤＡＴＡ＿３の第２ビットの順序で、直列データＳＤＡＴＡを生成できる。また、第１データ変換部１２０は、第１クロック信号ＣＬＫ＿１に応答して、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを１ビットずつ順次に配列し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類についての情報を含む、少なくとも１ビットのダミービットを含む直列データＳＤＡＴＡを生成できる。以上のような第１データ変換部１２０の具体的な動作については、図６ないし図１２Ｃを参照しつつ、さらに詳細に説明する。
受信部ＲＸは、送信部ＴＸから受信された直列データＳＤＡＴＡを利用して、第２クロック信号ＣＬＫ＿２を生成し、生成された第２クロック信号ＣＬＫ＿２に応答して、受信された直列データＳＤＡＴＡを、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎに変換できる。受信部ＲＸは、第２クロック信号生成部１５０と、第２データ変換部１６０を具備できる。
第２クロック信号生成部１５０は、受信された直列データＳＤＡＴＡを利用して、第２クロック信号ＣＬＫ＿２を生成できる。送信部ＴＸで送信した直列データＳＤＡＴＡには、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎについての情報だけではなく、前記クロック情報も含んでいるので、第２クロック信号生成部１５０は、受信された直列データＳＤＡＴＡから前記クロック情報を抽出し、第２クロック信号ＣＬＫ＿２を生成できる。第２クロック信号生成部１５０は、位相同期ループ（ＰＬＬ）または遅延同期ループ（ＤＬＬ）を含むことができる。第２クロック信号生成部１５０の構成に係わる実施形態は、図２Ｂまたは図３Ｂを参照しつつ、さらに詳細に説明する。
第２データ変換部１６０は、第２クロック信号ＣＬＫ＿２に応答して、直列データＳＤＡＴＡを複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎに変換できる。第２データ変換部１６０の構成については、図５を参照しつつ、さらに詳細に説明する。例えば、第２データ変換部１６０は、入力される直列データを複数の並列データに変換する直列−並列変換器（deserializer）を含むことができる。第２データ変換部１６０の具体的な動作については、図６ないし図１２Ｃを参照しつつ、さらに詳細に説明する。
図２Ａは、図１の第１クロック信号生成部１１０の一実施形態を図示した図面である。すなわち、図２Ａでは、図１の第１クロック信号生成部１１０が位相同期ループである場合について図示している。
図１及び図２Ａを参照すれば、第１クロック信号生成部１１０は、位相周波数検出器（ＰＦＤ：phase frequency detector）２１０、電荷ポンプ及びループフィルタ（ＣＰ／ＬＰ：charge pump/loop filter）２２０、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）２３０及び分周器（ＤＩＶ：divider）２４０を具備できる。
位相周波数検出器（ＰＦＤ）２１０は、基準クロック信号ＣＬＫ＿ＲＥＦと、分周クロック信号ＣＬＫＤとを比較し、その位相差検出して出力する。電荷ポンプ及びループフィルタ（ＣＰ／ＬＰ）２２０は、位相周波数検出器２１０の出力信号を電圧信号に変換し、電圧制御発振器（ＶＣＯ）２３０を制御するための制御電圧信号Ｖｃｔｒｌとして出力する。電圧制御発振器２３０は、制御電圧信号Ｖｃｔｒｌに応答し、所定の周波数を有する第１クロック信号ＣＬＫ＿１を出力する。分周器（ＤＩＶ）２４０は、電圧制御発振器２３０で出力する第１クロック信号ＣＬＫ＿１を分周して、分周クロック信号ＣＬＫＤとして出力する。ただし、第１クロック信号生成部１１０が、必ずしも図２Ａのような構成を有させねばならないものではなく、以下で説明するように、第１データ変換部１２０が正常に動作するための第１クロック信号ＣＬＫ＿１を生成できるものであるならば、他の構成を有することもできる。
図２Ｂは、図１の第２クロック信号生成部１５０の一実施形態を図示した図面である。すなわち、図２Ｂでは、図１の第２クロック信号生成部１５０が、前記位相同期ループを含む場合について図示している。第２クロック信号生成部１５０は、クロック信号抽出部２５０及び位相同期ループ２００を具備できる。
図１及び図２Ｂを参照すれば、クロック信号抽出部２５０は、受信された直列データＳＤＡＴＡから、クロック信号ＣＬＫＲを抽出できる。例えば、受信された直列データＳＤＡＴＡが、前記クロック情報を含むダミービットを含む場合、クロック信号抽出部２５０は、前記ダミービットを利用して、クロック信号ＣＬＫＲを抽出できる。または、前記クロック情報が、前記ダミービットに含まれておらず、受信された直列データＳＤＡＴＡに含まれている場合、クロック信号抽出部２５０は、受信された直列データＳＤＡＴＡを利用して、クロック信号ＣＬＫＲを抽出できる。
位相同期ループ２００は、図２Ａと同様に、位相周波数検出器（ＰＦＤ）２１０、電荷ポンプ及びループフィルタ（ＣＰ／ＬＰ）２２０、電圧制御発振器（ＶＣＯ）２３０及び分周器（ＤＩＶ）２４０を具備できる。
位相周波数検出器２１０は、クロック信号ＣＬＫＲ及び分周クロック信号ＣＬＫＤを比較し、その位相差を検出して出力する。電荷ポンプ及びループフィルタ２２０は、位相周波数検出器２１０の出力信号を電圧信号に変換し、電圧制御発振器（ＶＣＯ）２３０を制御するための制御電圧信号Ｖｃｔｒｌとして出力する。電圧制御発振器２３０は、制御電圧信号Ｖｃｔｒｌに応答し、所定の周波数を有する第２クロック信号ＣＬＫ＿２を出力する。分周器２４０は、電圧制御発振器２３０で出力する第２クロック信号ＣＬＫ＿２を分周し、分周クロック信号ＣＬＫＤとして出力する。ただし、第２クロック信号生成部１５０が、必ずしも図２Ｂのような構成を有さねばならないものではなく、以下で説明するように、第２データ変換部１６０が正常に動作するための第２クロック信号ＣＬＫ＿２を生成できるものであるならば、他の構成を有することもできる。
図３Ａは、図１の第１クロック信号生成部１１０の他の一実施形態を図示した図面である。すなわち、図３Ａでは、図１の第１クロック信号生成部１１０が、遅延同期ループ（ＤＬＬ）である場合について図示している。
図１及び図３Ａを参照すれば、第１クロック信号生成部１１０は、位相検出部３１０、遅延制御部３２０及び遅延部３３０を具備できる。位相検出部３１０は、基準クロック信号ＣＬＫ＿ＲＥＦと、第１クロック信号ＣＬＫ＿１とを比較し、その位相差を検出して出力する。遅延制御部３２０は、位相検出部３１０の出力信号に応答し、遅延部３３０を制御するための制御信号ＣＯＮを出力する。遅延部３３０は、制御信号ＣＯＮに応答して、基準クロック信号ＣＬＫ＿ＲＥＦを所定時間遅延し、第１クロック信号ＣＬＫ＿１として出力する。遅延部３３０は、複数の遅延端（図示せず）を具備でき、前記遅延端は、インバータまたはフリップフロップを含むことができる。ただし、第１クロック信号生成部１１０が、必ずしも図３Ａのような構成を有さねばならないものではなく、以下で説明するように、第１データ変換部１２０が正常に動作するための第１クロック信号ＣＬＫ＿１を生成できるものであるならば、他の構成を有することもできる。
図３Ｂは、図１の第２クロック信号生成部１５０の他の一実施形態を図示した図面である。すなわち、図３Ｂでは、図１の第２クロック信号生成部１５０が、前記遅延同期ループを含む場合について図示している。第２クロック信号生成部１５０は、クロック信号抽出部３５０及び遅延同期ループ３００を具備できる。
図１及び図３Ｂを参照すれば、クロック信号抽出部３５０は、受信された直列データＳＤＡＴＡからクロック信号ＣＬＫＲを抽出できる。例えば、受信された直列データＳＤＡＴＡが、前記クロック情報を含むダミービットを含む場合、クロック信号抽出部３５０は、前記ダミービットを利用して、クロック信号ＣＬＫＲを抽出できる。または、前記クロック情報が、前記ダミービットに含まれておらず、前記クロック情報が受信された直列データＳＤＡＴＡに含まれている場合、クロック信号抽出部３５０は、受信された直列データＳＤＡＴＡを利用し、クロック信号ＣＬＫＲを抽出できる。
遅延同期ループ３００、は位相検出部３１０、遅延制御部３２０及び遅延部３３０を具備できる。位相検出部３１０は、クロック信号ＣＬＫＲと、第２クロック信号ＣＬＫ＿２とを比較し、その位相差を検出して出力する。遅延制御部３２０は、位相検出部３１０の出力信号に応答し、遅延部３３０を制御するための制御信号ＣＯＮを出力する。遅延部３３０は、制御信号ＣＯＮに応答し、クロック信号ＣＬＫＲを所定時間遅延して、第２クロック信号ＣＬＫ＿２として出力する。遅延部３３０は、複数の遅延端（図示せず）を具備でき、前記遅延端は、インバータまたはフリップフロップを含むことができる。ただし、第２クロック信号生成部１５０が、必ずしも図３Ｂのような構成を有さねばならないものではなく、以下で説明するように、第２データ変換部１６０が正常に動作するための第２クロック信号ＣＬＫ＿２を生成できるものであるならば、他の構成を有することもできる。
図４は、図１の第１データ変換部１２０の一実施形態を図示した図面である。
図１ないし図４を参照すれば、第１データ変換部１２０は、複数のフリップフロップ４１０＿１，４１０＿２，…，４１０＿ｎを具備できる。第１ないし第ｎデータ構成要素（ｎは自然数）ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが並列に第１データ変換部１２０に入力される場合、第１フリップフロップないし第ｎフリップフロップ４１０＿１，４１０＿２，…，４１０＿ｎは、第１クロック信号ＣＬＫ＿１のうち対応するクロック信号ＣＬＫ＿１１，ＣＬＫ＿１２，…，ＣＬＫ＿１ｎに応答して、入力されるデータを遅延して出力する。例えば、第１クロック信号ＣＬＫ＿１１，ＣＬＫ＿１２，…，ＣＬＫ＿１ｎそれぞれは、第１時間間隔でイネーブルされると仮定する。この場合、第１データ構成要素ＰＤＡＴＡ＿１が、第１フリップフロップ４１０＿１を介して前記第１時間の間出力され、その後の前記第１時間の間、第２データ構成要素ＰＤＡＴＡ＿２が第２フリップフロップ４１０＿２を介して出力される。もし前記第１時間の間、それぞれのデータで１ビットのデータが出力される場合、直列データＳＤＡＴＡは、第１データ構成要素ＰＤＡＴＡ＿１から第ｎデータ構成要素ＰＤＡＴＡ＿ｎまでの第１ビットが順次に含まれ、その後、第１データ構成要素ＰＤＡＴＡ＿１から第ｎデータ構成要素ＰＤＡＴＡ＿ｎまでの第２ビットが順次に含まれうる。第１データ変換部１２０の動作に係わる具体的な実施形態については、図６ないし図１２Ｃを参照しつつ、さらに具体的に説明する。
図５は、図１の第２データ変換部１６０の一実施形態を図示した図面である。
図１ないし図５を参照すれば、第２データ変換部１６０は、複数のフリップフロップ５１０＿１，５１０＿２，…，５１０＿ｎを具備できる。図４の第１データ変換部１２０で出力した直列データＳＤＡＴＡが、第２データ変換部に入力される場合、第１フリップフロップないし第ｎフリップフロップ５１０＿１，５１０＿２，…，５１０＿ｎは、第２クロック信号ＣＬＫ＿２のうち、対応するクロック信号ＣＬＫ＿２１，ＣＬＫ＿２２，…，ＣＬＫ＿２ｎに応答し、入力されるデータを遅延して出力する。例えば、第２クロック信号ＣＬＫ＿２１，ＣＬＫ＿２２，…，ＣＬＫ＿２ｎそれぞれは、前記第１時間の間隔でイネーブルされると仮定する。この場合、直列データＳＤＡＴＡは、第１フリップフロップ５１０＿１を介して、前記第１時間の間出力され、その後の第１時間の間、第２フリップフロップ５１０＿２を介して出力される。同じ方法で、直列データＳＤＡＴＡは、前記第１時間の間隔でそれぞれのフリップフロップを介して出力される。もし図４のように、前記第１時間の間それぞれのデータで１ビットのデータが出力される場合、それぞれのフリップフロップ５１０＿１，５１０＿２，…，５１０＿ｎは、第１データ構成要素ＰＤＡＴＡ＿１から第ｎデータ構成要素ＰＤＡＴＡ＿ｎまでの第１ビットを出力し、その後、第１データ構成要素ＰＤＡＴＡ＿１から第ｎデータ構成要素ＰＤＡＴＡ＿までの第２ビットを順次に出力できる。第２データ変換部１６０の動作に係わる具体的な実施形態は、図６ないし図１２Ｃを参照しつつ、さらに具体的に説明する。
図６は、図１の複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎのうち、一部のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，ＰＤＡＴＡ＿３の波形図である。
以下、説明の便宜上３個のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，ＰＤＡＴＡ＿３が第１データ変換部１２０に印加される場合について説明する。ただし、本発明がこの場合に限定されるものではなく、図１のように、ｎ個（ｎは自然数）のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが印加される場合にも、以下で説明するところと同じ方法で伝送できる。
図１及び図６を参照すれば、第１データ構成要素ないし第３データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，ＰＤＡＴＡ＿３は、それぞれ複数のビットＤ０００，Ｄ００１，…，Ｄ０１０，Ｄ１００，Ｄ１０１，…，Ｄ１１０，Ｄ２００、Ｄ２０１，…，Ｄ２１０を含むことができる。図６では、説明の便宜上、第１データ構成要素ないし第３データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，ＰＤＡＴＡ＿３は、それぞれ１１個のビットＤ０００，Ｄ００１，…，Ｄ０１０，Ｄ１００，Ｄ１０１，…，Ｄ１１０，Ｄ２００、Ｄ２０１，…，Ｄ２１０を含む場合について図示しているが、本発明は、この場合に限定されるものではなく、それぞれのデータは、他の個数のデータビットを含むことができる。
図７は、本発明の一実施形態によるクロック埋め込みインターフェース（clock embedded interface）方法のフローチャートである。
図１ないし図７を参照すれば、第１データ変換部１２０は、第１クロック信号生成部１１０で生成した第１クロック信号ＣＬＫ＿１に応答し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを少なくとも１ビットのダミービットを含む直列データＳＤＡＴＡに変換できる（Ｓ７１０）。前記少なくとも１ビットのダミービットは、第１データ変換部１２０に入力されるデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類についての情報を含むことができる。また、前記少なくとも１ビットのダミービットは、前記データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類についての情報及び前記クロック情報を含むこともできる。送信部ＴＸは、直列データＳＤＡＴＡを受信部ＲＸに送信し（Ｓ７２０）、受信部ＲＸは、送信部ＴＸから直列データＳＤＡＴＡを受信することができる（Ｓ７３０）。第２クロック信号生成部１５０は、直列データＳＤＡＴＡを利用し、第２クロック信号ＣＬＫ＿２を生成できる（Ｓ７４０）。第２データ変換部１６０は、第２クロック信号ＣＬＫ＿２及び直列データＳＤＡＴＡを受信し、第２クロック信号ＣＬＫ＿２に応答し、直列データＳＤＡＴＡを複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎに変換できる（Ｓ７５０）。
さらに具体的な第１データ変換部１２０の動作及び第２データ変換部１６０の動作については、以下において図８Ａないし図８Ｃを参照しつつ、さらに詳細に説明する。
図８Ａないし図８Ｃは、図７の方法を遂行する場合に生成される直列データＳＤＡＴＡの波形図に係わる図面である。
図１ないし図８Ｃを参照すれば、図７のＳ７１０段階を遂行し、第１データ変換部１２０は、図８Ａ、図８Ｂまたは図８Ｃのような形態の直列データＳＤＡＴＡを生成できる。図８Ａないし図８Ｃでは、説明の便宜上、ダミービットＡＤ間に、９個のデータビットＤ０００，Ｄ００１，，…，，Ｄ００８が含まれる場合を図示しているが、本発明がこの場合に限定されるものではなく、ダミービットＡＤ間に他の個数のデータビットが位置することも可能である。また、ダミービットＡＤ間の前記データビットも必ずしも図８Ａないし図８Ｃと同じ順序に配列されることはなく、多様な順序に前記データビットが配されうる。
図８Ａないし図８Ｃでは、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む所定の個数のビットの論理状態を決定できる。また、図８Ａないし図８Ｃでは、ダミービットＡＤを含む所定の個数のビットの論理状態を比較し、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類を決定できる。
図８Ａの場合、第１データ変換部１２０は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む２つのビット、すなわち、ダミービットＡＤ及びダミービットＡＤに隣接した第１ビットＤ０００の論理状態を決定する。データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第１状態ＳＴＡＴＥ＿１である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と異なる論理状態を有するように、ダミービットＡＤの論理状態を決定できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第２状態ＳＴＡＴＥ＿２である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と同じ論理状態を有するように、ダミービットＡＤの論理状態を決定できる。
例えば、第１状態ＳＴＡＴＥ＿１は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが実際のデータ情報を含む場合であり、第２状態ＳＴＡＴＥ＿２は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、前記実際のデータ情報を含まない場合であると定義できる。前記実際のデータ情報は、ペイロード（payload）情報でありうる。また反対に、第１状態ＳＴＡＴＥ＿１は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが実際のデータ情報を含まない場合であり、第２状態ＳＴＡＴＥ＿２は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、前記実際のデータ情報を含む場合であると定義することもできる。前記データが、前記実際のデータ情報を含むという意味は、メモリ装置の場合、メモリセルに記録されるデータであるという意味であり、ディスプレイ装置の場合、ディスプレイ情報を有するデータであるという意味でありうる。前記データが、前記実際のデータ情報を含まないという意味は、前記メモリ装置または前記ディスプレイ装置が、正常に動作するために必要な付加的な情報を含んだデータであるという意味でありうる。ただし、本発明が、これらの２つの場合を区分するものであると限定されるものではなく、必要によっては、他の多様なデータの種類を前記のような方法であると定義して伝送できる。
第２データ変換部１６０は、ダミービットＡＤを含む２つのビット、すなわち、ダミービットＡＤの論理状態と、ダミービットＡＤに隣接した第１ビットＤ０００の論理状態とを比較し、受信された直列データＳＤＡＴＡの種類を判断できる。ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第１状態ＳＴＡＴＥ＿１であると決定できる。また、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが第２状態ＳＴＡＴＥ＿２であると決定できる。
図８Ｂの場合、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む３つのビット、すなわち、ダミービットＡＤ、ダミービットＡＤに隣接した第１ビットＤ０００、及び第１ビットＤ０００に隣接した第２ビットＤ００１の論理状態が決定される。例えば、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第１状態ＳＴＡＴＥ＿１である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と異なる論理状態を有するように、ダミービットＡＤの論理状態を決定できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第２状態ＳＴＡＴＥ＿２である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが同じ論理状態を有するように決定できる。最後に、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第３状態ＳＴＡＴＥ＿３である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが反対の論理状態を有するように決定できる。第１状態ないし第３状態ＳＴＡＴＥ＿１，ＳＴＡＴＥ＿２，ＳＴＡＴＥ＿３は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類を区別する必要がある場合によって、多様に定義されうる。
第２データ変換部１６０は、ダミービットＡＤを含む３つのビット、すなわち、ダミービットＡＤの論理状態、ダミービットＡＤに隣接した第１ビットＤ０００の論理状態、及び第１ビットＤ０００に隣接した第２ビットＤ００１の論理状態を比較し、受信された直列データＳＤＡＴＡの種類を判断できる。ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第１状態ＳＴＡＴＥ＿１であると決定できる。また、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが同じ論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第２状態ＳＴＡＴＥ＿２であると決定できる。最後に、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが反対の論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第３状態ＳＴＡＴＥ＿３であると決定できる。
図８Ｃの場合も、図８Ｂの場合と同様に、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む３つのビット、すなわち、ダミービットＡＤ、ダミービットＡＤに隣接した第１ビットＤ０００、及び第１ビットＤ０００に隣接した第２ビットＤ００１の論理状態が決定される。例えば、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第１状態ＳＴＡＴＥ＿１である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と同じ論理状態を有するように、ダミービットＡＤの論理状態を決定できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第２状態ＳＴＡＴＥ＿２である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが同じ論理状態を有するように決定できる。最後に、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第３状態ＳＴＡＴＥ＿３である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが反対の論理状態を有するように決定できる。第１状態ないし第３状態ＳＴＡＴＥ＿１，ＳＴＡＴＥ＿２，ＳＴＡＴＥ＿３は、伝送するデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類を区別する必要がある場合によって、多様に定義されうる。
第２データ変換部１６０は、ダミービットＡＤを含む３つのビット、すなわち、ダミービットＡＤの論理状態、ダミービットＡＤに隣接した第１ビットＤ０００の論理状態、及び第１ビットＤ０００に隣接した第２ビットＤ００１の論理状態を比較し、受信された直列データＳＤＡＴＡの種類を判断できる。ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第１状態ＳＴＡＴＥ＿１であると決定できる。また、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが同じ論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第２状態ＳＴＡＴＥ＿２であると決定できる。最後に、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ００１とが反対の論理状態を有する場合、第２データ変換部１６０は、受信された直列データＳＤＡＴＡが、第３状態ＳＴＡＴＥ＿３であると決定できる。
図９は、本発明の他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
図１ないし図６及び図９を参照すれば、第１データ変換部１２０は、第１クロック信号生成部１１０で生成した第１クロック信号ＣＬＫ＿１に応答し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを１ビットずつ順次に配列し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを直列データＳＤＡＴＡに変換できる（Ｓ９１０）。送信部ＴＸは、直列データＳＤＡＴＡを受信部ＲＸに送信し（Ｓ９２０）、受信部ＲＸは、送信部ＴＸから直列データＳＤＡＴＡを受信することができる（Ｓ９３０）。第２クロック信号生成部１５０は、直列データＳＤＡＴＡを利用し、第２クロック信号ＣＬＫ＿２を生成できる（Ｓ９４０）。第２データ変換部１６０は、第２クロック信号ＣＬＫ＿２及び直列データＳＤＡＴＡを受信し、第２クロック信号ＣＬＫ＿２に応答し、直列データＳＤＡＴＡを複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎに変換できる（Ｓ９５０）。
さらに具体的な第１データ変換部１２０の動作及び第２データ変換部１６０の動作については、以下において図１０Ａないし図１０Ｃを参照しつつ、さらに詳細に説明する。
図１０Ａないし図１０Ｃは、図９の方法を遂行する場合に生成される直列データＳＤＡＴＡの波形図に係わる図面である。
図１ないし図６、図９及び図１０Ａないし図１０Ｃを参照すれば、図９のＳ９１０段階を遂行した結果、第１データ変換部１２０は、図１０Ａ、図１０Ｂまたは図１０Ｃのような形態の直列データＳＤＡＴＡを生成できる。以下においては、説明の便宜上、図６に図示されたような第１データ構成要素ないし第３データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，ＰＤＡＴＡ＿３が、第１データ変換部１２０に印加され、第１データ変換部１２０は、第１データ構成要素ないし第３データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，ＰＤＡＴＡ＿３を、直列データＳＤＡＴＡに変換すると仮定する。ただし、本発明がこの場合に限定されるものではなく、並列に入力される他の個数のデータを直列データＳＤＡＴＡに変換する場合にも、前記他の個数のデータが一定の規則で順次に入力される場合に、本発明の権利範囲に含まれうる。
図１０Ａの場合、第１データ変換部１２０は、第１データ構成要素ＰＤＡＴＡ＿１の１ビット、第２データ構成要素ＰＤＡＴＡ＿２の１ビット、及び第３データ構成要素ＰＤＡＴＡ＿３の１ビットの順序に配し、直列データＳＤＡＴＡを生成できる。従って、第１データ構成要素ＰＤＡＴＡ＿１の第１ビットＤ０００、第２データ構成要素ＰＤＡＴＡ＿２の第１ビットＤ１００、第３データ構成要素ＰＤＡＴＡ＿３の第１ビットＤ２００、第１データ構成要素ＰＤＡＴＡ＿１の第２ビットＤ００１、第２データ構成要素ＰＤＡＴＡ＿２の第２ビットＤ１０１、第３データ構成要素ＰＤＡＴＡ＿３の第２ビットＤ２０１のような順序で、直列データＳＤＡＴＡが生成されうる。
図１０Ｂの場合、第１データ変換部１２０は、第１データ構成要素ＰＤＡＴＡ＿１の１ビット、第３データ構成要素ＰＤＡＴＡ＿３の１ビット、及び第２データ構成要素ＰＤＡＴＡ＿２の１ビットの順序に配し、直列データＳＤＡＴＡを生成できる。従って、第１データ構成要素ＰＤＡＴＡ＿１の第１ビットＤ０００、第３データ構成要素ＰＤＡＴＡ＿３の第１ビットＤ２００、第２データ構成要素ＰＤＡＴＡ＿２の第１ビットＤ１００、第１データ構成要素ＰＤＡＴＡ＿１の第２ビットＤ００１、第３データ構成要素ＰＤＡＴＡ＿３の第２ビットＤ２０１、第２データ構成要素ＰＤＡＴＡ＿２の第２ビットＤ１０１のような順序で、直列データＳＤＡＴＡが生成されうる。
図１０Ｃの場合、第１データ変換部１２０は、第２データ構成要素ＰＤＡＴＡ＿２の１ビット、第１データ構成要素ＰＤＡＴＡ＿１の１ビット、及び第３データ構成要素ＰＤＡＴＡ＿３の１ビットの順序に配し、直列データＳＤＡＴＡを生成できる。従って、第２データ構成要素ＰＤＡＴＡ＿２の第１ビットＤ１００、第１データ構成要素ＰＤＡＴＡ＿１の第１ビットＤ０００、第３データ構成要素ＰＤＡＴＡ＿３の第１ビットＤ２００、第２データ構成要素ＰＤＡＴＡ＿２の第２ビットＤ１０１、第１データ構成要素ＰＤＡＴＡ＿１の第２ビットＤ００１、第３データ構成要素ＰＤＡＴＡ＿３の第２ビットＤ２０１のような順序で、直列データＳＤＡＴＡが生成されうる。
図１０Ａないし図１０Ｃは、図９のＳ９１０段階で生成された直列データＳＤＡＴＡの一実施形態だけを図示している。しかし、本発明がこの場合に限定されるものではなく、複数のデータ構成要素で１ビットずつ順次に配され、直列データＳＤＡＴＡを生成するものであるならば、本発明の権利範囲に含まれる。
図１１は、本発明の他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。
図１ないし図１１を参照すれば、第１データ変換部１２０は、第１クロック信号生成部１１０で生成した第１クロック信号ＣＬＫ＿１に応答し、複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎを１ビットずつ順次に配列し、少なくとも１ビットのダミービットを含む直列データＳＤＡＴＡに変換できる（Ｓ１１１０）。すなわち、Ｓ１１１０段階は、図７のＳ７１０段階及び図９のＳ９１０段階をともに遂行する段階である。前記少なくとも１ビットのダミービットは、図７で説明したように、第１データ変換部１２０に入力されるデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類についての情報を含むことができる。また、前記少なくとも１ビットのダミービットは、前記データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類についての情報、及び前記クロック情報を含むこともできる。送信部ＴＸは、直列データＳＤＡＴＡを受信部ＲＸに送信し（Ｓ１１２０）、送信部ＲＸは、送信部ＴＸから直列データＳＤＡＴＡを受信することができる（Ｓ１１３０）。第２クロック信号生成部１５０は、直列データＳＤＡＴＡを利用し、第２クロック信号ＣＬＫ＿２を生成できる（Ｓ１１４０）。第２データ変換部１６０は、第２クロック信号ＣＬＫ＿２及び直列データＳＤＡＴＡを受信し、第２クロック信号ＣＬＫ＿２に応答し、直列データＳＤＡＴＡを複数のデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎに変換できる（Ｓ１１５０）。
さらに具体的な第１データ変換部１２０の動作、及び第２データ変換部１６０の動作については、以下において、図１２Ａないし図１２Ｃを参照しつつ、さらに詳細に説明する。
図１２Ａないし図１２Ｃは、図１１の方法を遂行する場合に生成される直列データＳＤＡＴＡの波形図に係わる図面である。
図１２Ａないし図１２Ｃの直列データＳＤＡＴＡは、図１０Ａの直列データＳＤＡＴＡと同じ順序にビットが配され、前記配されたビット間に所定の間隔で、ダミービットＡＤが追加されている状態を意味する。また、図１２Ａは、図８Ａと同じ方法によって、図１の第１データ変換部１２０は、送信するデータの種類によって、ダミービットＡＤの論理状態を決定し、図１の第２データ変換部１６０は、前記決定されたダミービットＡＤの論理状態によって、受信されたデータの種類を判断できる。図１２Ｂは、図８Ｂと同じ方法によって、図１の第１データ変換部１２０は、送信するデータの種類によって、ダミービットＡＤの論理状態を決定し、図１の第２データ変換部１６０は、前記決定されたダミービットＡＤの論理状態によって、受信されたデータの種類を判断できる。図１２Ｃは、図８Ｃと同じ方法によって、図１の第１データ変換部１２０は、送信するデータの種類によって、ダミービットＡＤの論理状態を決定し、図１の第２データ変換部１６０は、前記決定されたダミービットＡＤの論理状態によって、受信されたデータの種類を判断できる。
図１２Ａの場合、第１データ変換部１２０は、第１データ構成要素ＰＤＡＴＡ＿１の１ビット、第２データ構成要素ＰＤＡＴＡ＿２の１ビット、及び第３データ構成要素ＰＤＡＴＡ＿３の１ビットの順序に配し、直列データＳＤＡＴＡを生成できる。従って、第１データ構成要素ＰＤＡＴＡ＿１の第１ビットＤ０００、第２データ構成要素ＰＤＡＴＡ＿２の第１ビットＤ１００、第３データ構成要素ＰＤＡＴＡ＿３の第１ビットＤ２００、第１データ構成要素ＰＤＡＴＡ＿１の第２ビットＤ００１、第２データ構成要素ＰＤＡＴＡ＿２の第２ビットＤ１０１、第３データ構成要素ＰＤＡＴＡ＿３の第２ビットＤ２０１のような順序で、直列データＳＤＡＴＡが生成されうる。
また、第１データ変換部１２０は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む２つのビット、すなわち、ダミービットＡＤ、及びダミービットＡＤに隣接した第１ビットＤ０００の論理状態を決定する。データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第１状態ＳＴＡＴＥ＿１である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と異なる論理状態を有するように、ダミービットＡＤの論理状態を決定できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第２状態ＳＴＡＴＥ＿２である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と同じ論理状態を有するように、ダミービットＡＤの論理状態を決定できる。図１２Ａは、図８Ａの実施形態と、図１０Ａの実施形態とを結合した場合に係わる実施形態であるから、以下詳細な説明は省略する。
図１２Ｂの場合、図１２Ａの場合と同様に、第１データ変換部１２０は、第１データ構成要素ＰＤＡＴＡ＿１の１ビット、第２データ構成要素ＰＤＡＴＡ＿２の１ビット、及び第３データ構成要素ＰＤＡＴＡ＿３の１ビットの順序に配し、直列データＳＤＡＴＡを生成できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む３つのビット、すなわち、ダミービットＡＤ、ダミービットＡＤに隣接した第１ビットＤ０００、及び第１ビットＤ０００に隣接した第２ビットＤ１００の論理状態が決定される。例えば、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第１状態ＳＴＡＴＥ＿１である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と異なる論理状態を有するように、ダミービットＡＤの論理状態を決定できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第２状態ＳＴＡＴＥ＿２である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ１００とが同じ論理状態を有するように決定できる。最後に、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第３状態ＳＴＡＴＥ＿３である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが同じ論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ１００とが反対の論理状態を有するように決定できる。第１状態ないし第３状態ＳＴＡＴＥ＿１，ＳＴＡＴＥ＿２，ＳＴＡＴＥ＿３は、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類を区別する必要がある場合によって、多様に定義されうる。図１２Ｂは、図８Ａの実施形態と、図１０Ｂの実施形態をと結合した場合に係わる実施形態であるから、以下詳細な説明は省略する。
図１２Ｃの場合、図１２Ａ及び図１２Ｂの場合と同様に、第１データ変換部１２０は、第１データ構成要素ＰＤＡＴＡ＿１の１ビット、第２データ構成要素ＰＤＡＴＡ＿２の１ビット、及び第３データ構成要素ＰＤＡＴＡ＿３の１ビットの順序に配し、直列データＳＤＡＴＡを生成できる。また、図１２Ｂの場合と同様に、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類によって、ダミービットＡＤを含む３つのビット、すなわち、ダミービットＡＤ、ダミービットＡＤに隣接した第１ビットＤ０００、及び第１ビットＤ０００に隣接した第２ビットＤ１００の論理状態が決定される。例えば、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第１状態ＳＴＡＴＥ＿１である場合、第１データ変換部１２０は、ダミービットＡＤに隣接した第１ビットＤ０００と同じ論理状態を有するように、ダミービットＡＤの論理状態を決定できる。また、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第２状態ＳＴＡＴＥ＿２である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ１００とが同じ論理状態を有するように決定できる。最後に、データ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎが、第３状態ＳＴＡＴＥ＿３である場合、第１データ変換部１２０は、ダミービットＡＤと、ダミービットＡＤに隣接した第１ビットＤ０００とが反対の論理状態を有するように決定し、第１ビットＤ０００と、第１ビットＤ０００に隣接した第２ビットＤ１００とが反対の論理状態を有するように決定できる。第１状態ないし第３状態ＳＴＡＴＥ＿１，ＳＴＡＴＥ＿２，ＳＴＡＴＥ＿３は、伝送するデータ構成要素ＰＤＡＴＡ＿１，ＰＤＡＴＡ＿２，…，ＰＤＡＴＡ＿ｎの種類を区別する必要がある場合によって、多様に定義されうる。図１２Ｃは、図８Ａの実施形態と、図１０Ｃの実施形態とを結合した場合に係わる実施形態であるから、以下詳細な説明は省略する。
図１２Ａないし図１２Ｃは、説明の便宜上、直列データＳＤＡＴＡが、図１０Ａの直列データＳＤＡＴＡと同じ順序にビットが配される場合を仮定して説明した。ただし、本発明が、この場合に限定されるものではなく、図９ないし図１０Ｃと関連して説明したように、直列データＳＤＡＴＡが複数のデータ構成要素で１ビットずつ順次に配されるあらゆる場合が本発明の権利範囲に含まれる。
図１３は、本発明の技術的思想による一実施形態によるディスプレイ装置１３００のブロックである。
図１３を参照すれば、ディスプレイ装置１３００は、パネル１３１０、ソースドライバ１３２０、ゲートドライバ１３３０及びコントローラ１３４０を具備できる。パネル１３１０は、複数の画素領域を含むことができる。パネル１３１０には、複数のゲートラインＧＬ及びソースラインＳＬが、マトリックス状に交差して配され、前記交差地点は、前記画素領域として定義される。
コントローラ１３４０は、ソースドライバ１３２０及びゲートドライバ１３３０を制御できる。コントローラ１３４０は、外部システム（図示せず）から、複数の制御信号及びデータ信号を受信する。コントローラ１３４０は、前記受信された制御信号及びデータ信号に応答し、ゲート制御信号ＧＣ及びソース制御信号ＳＣを生成し、ゲート制御信号ＳＣをゲートドライバ１３３０に出力し、ソース制御信号ＳＣをソースドライバ１３２０に出力する。本発明の技術的思想による一実施形態によるコントローラ１３４０は、以上で説明したように、受信された複数のデータ構成要素を前記直列データに変換し、ソースドライバ１３２０に伝送する。例えば、コントローラ１３４０は、図１ないし図１２Ｃと関連して説明した送信部ＴＸと同様に動作できる。
ゲートドライバ１３３０は、ゲート制御信号ＳＣに応答し、ゲートラインＧＬを介してゲート駆動信号を順次にパネル１３１０に供給する。また、ソースドライバ１３２０は、ゲートラインＧＬが順次に選択されるたびに、ソース制御信号ＳＣに応答し、所定の階調電圧を、ソースラインＳＬを介してパネル１３１０に供給する。本発明の技術的思想による一実施形態によるソースドライバ１３２０は、以上で説明したように、コントローラ１３４０から受信された前記直列データを、前記複数のデータ構成要素に変換できる。例えば、コントローラ１３４０は、図１ないし図１２Ｃと関連して説明した受信部ＲＸと同様に動作できる。
図１４は、図１３のディスプレイ装置１３００で使用するデータの状態を図示した図面である。
図１ないし図１４を参照すれば、ディスプレイ装置１３００で使用するデータは、さまざまな状態を有することができる。例えば、図１４の場合のように、ディスプレイ装置１３００で使用するデータは、ディスプレイ装置１３００の動作に係わる情報が含まれることを意味する状態ＣＯＮＦＩＧ＿ＳＴＡＴＥ、ディスプレイ情報が含まれることを意味する状態ＤＰＤＡＴＡ＿ＳＴＡＴＥ、及び前記ディスプレイ情報を所定の区間で維持させるための情報が含まれることを意味する状態ＨＤＰ＿ＳＴＡＴＥを有することができる。例えば、前記データが、前記ディスプレイ情報を含む場合であるか否かについての情報だけを含んで送受信しようとする場合、図８Ａの実施形態または図１２Ａの実施形態を利用できる。すなわち、前記三種の状態のうち１つの状態または２つの状態についての情報を、前記データに含めて送受信する場合、図８Ａの実施形態または図１２Ａの実施形態を利用できる。また、前記三種の状態についての情報をいずれも送受信するためには、図８Ｂの実施形態、図８Ｃの実施形態、図１２Ｂの実施形態または図１２Ｃの実施形態を利用できる。
図１４では、ディスプレイ装置１３００で使用するデータが、前記のような三種の状態を有する場合について説明しているが、本発明がこの場合に限定されるものではなく、他の種類の状態または他の個数の状態についての情報を、前記データと共に送受信することもできる。
以上、図面と明細書とで最適の実施形態を開示した。ここで特定の用語が使われたが、それらは単に、本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
１００ 送受信機
１１０ 第１クロック信号生成部
１２０ 第１データ変換部
１５０ 第２クロック信号生成部
１６０ 第２データ変換部
２１０ 位相周波数検出器
２２０ 電荷ポンプ及びループフィルタ
２３０ 電圧制御発振器
２４０ 分周器
２５０，３５０ クロック信号抽出部
３１０ 位相検出部
３２０ 遅延制御部
３３０ 遅延部
410_1, 410_2，…，410_n; 510_1, 510_2，…，510_n フリップフロップ
１３００ ディスプレイ装置
１３１０ パネル
１３２０ ソースドライバ
１３３０ ゲートドライバ
１３４０ コントローラ

Claims (20)

  1. 第１クロック信号に応答し、複数のデータ構成要素を直列データに変換する段階と、
    前記直列データを送受信する段階と、
    前記受信された直列データから第２クロック信号を生成する段階と、
    前記第２クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する段階と、
    を含み、
    前記直列データに変換する段階は、
    前記複数のデータ構成要素の種類についての情報を含む少なくとも１ビットのダミービットを、前記直列データに所定の間隔で追加する段階を含むことを特徴とする送受信機の動作方法。
  2. 前記直列データに変換する段階は、
    前記複数のデータ構成要素の種類によって、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態、または異なる論理状態に、前記少なくとも１つのダミービットの論理状態をセッティングする段階を含み、
    前記複数のデータ構成要素に変換する段階は、
    前記ダミービットに隣接した１ビットの論理状態と、前記ダミービットの論理状態とを比較し、前記複数のデータ構成要素の種類を判断する段階を含むことを特徴とする請求項１に記載の送受信機の動作方法。
  3. 前記直列データに変換する段階は、
    前記複数のデータ構成要素の種類によって、前記ダミービットを含む所定個数のビットの論理状態をセッティングし、前記直列データを生成する段階を含み、
    前記複数のデータ構成要素に変換する段階は、
    前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことを特徴とする請求項１に記載の送受信機の動作方法。
  4. 前記直列データに変換する段階は、
    前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接した１ビットの論理状態と異なる論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階と、
    前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階と、
    前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記データ構成要素の種類によって、前記ダミービットに隣接した１ビットを含む所定個数のビットの論理状態をセッティングする段階と、
    を含むことを特徴とする請求項１に記載の送受信機の動作方法。
  5. 前記直列データに変換する段階は、
    前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階と、
    前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した１ビットの論理状態と異なる論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定する段階と、
    前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記データの種類によって、前記ダミービットに隣接した１ビットを含む所定個数のビットの論理状態をセッティングする段階と、
    を含むことを特徴とする請求項１に記載の送受信機の動作方法。
  6. 前記複数のデータ構成要素に変換する段階は、
    前記ダミービットの論理状態が、前記ダミービットに隣接した１ビットの論理状態と異なる論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階と、
    前記ダミービットの論理状態が、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと決定する段階と、
    前記データ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階と、
    を含むことを特徴とする請求項１に記載の送受信機の動作方法。
  7. 前記複数のデータ構成要素に変換する段階は、
    前記ダミービットの論理状態が、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階と、
    前記ダミービットの論理状態が、前記ダミービットに隣接した１ビットの論理状態と反対の論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと決定する段階と、
    前記データ構成要素が、前記実際のデータ情報を含むデータではない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階と、
    を含むことを特徴とする請求項１に記載の送受信機の動作方法。
  8. 前記送受信機の動作方法は、
    遅延同期ループまたは位相同期ループを利用し、基準クロック信号から前記第１クロック信号を生成する段階をさらに含むことを特徴とする請求項１に記載の送受信機の動作方法。
  9. 前記直列データに変換する段階は、
    前記第１クロック信号に応答し、前記複数のデータを１ビットずつ順次に配列し、前記複数のデータ構成要素を前記直列データに変換する段階であることを特徴とする請求項１に記載の送受信機の動作方法。
  10. 第１クロック信号に応答し、複数のデータ構成要素を直列データに変換し、前記変換された直列データを送信する送信部と、
    前記直列データを受信し、前記直列データから生成された第２クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する受信部と、
    を具備し、
    前記送信部は、
    前記複数のデータ構成要素の種類についての情報を含む少なくとも１ビットのダミービットを、前記直列データに所定の間隔で追加することを特徴とする送受信機。
  11. 前記送信部は、
    前記複数のデータ構成要素の種類によって、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態、または異なる論理状態に、前記少なくとも１つのダミービットの論理状態をセッティングし、
    前記受信部は、
    前記ダミービットに隣接した１ビットの論理状態と、前記ダミービットの論理状態とを比較し、前記複数のデータ構成要素の種類を判断することを特徴とする請求項１０に記載の送受信機。
  12. 前記送信部は、
    前記複数のデータ構成要素の種類によって、前記ダミービットを含む所定個数のビットの論理状態をセッティングし、前記直列データを生成し、
    前記受信部は、
    前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断することを特徴とする請求項１０に記載の送受信機。
  13. 前記送信部は、
    前記複数のデータ構成要素が、実際のデータ情報を含むか否かによって、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態、または異なる論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定し、
    前記受信部は、
    前記ダミービットの論理状態が、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態、または異なる論理状態を有するか否かによって、前記データ構成要素が実際のデータ情報を含むか否かを決定することを特徴とする請求項１０に記載の送受信機。
  14. 前記送信部は、
    前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有するように、前記少なくとも１つのダミービットの論理状態を決定し、前記データ構成要素の種類によって、前記ダミービットに隣接した１ビットを含む所定のビットの論理状態を決定し、
    前記受信部は、
    前記少なくとも１つのダミービットが、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有する場合、前記複数のデータ構成要素が、前記実際のデータ情報を含まないと判断することを特徴とする請求項１３に記載の送受信機。
  15. 前記送信部は、
    前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有するように、前記ダミービットの論理状態を決定し、
    前記受信部は、
    前記ダミービットが、前記ダミービットに隣接した１ビットの論理状態と同じ論理状態を有するか否かによって、前記複数のデータ構成要素が、前記実際のデータ情報を含むか否かを判断することを特徴とする請求項１０に記載の送受信機。
  16. 前記送信部は、
    前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した１ビットの論理状態と異なる論理状態を有するように、前記ダミービットの論理状態を決定し、前記データ構成要素の種類によって、前記ダミービットに隣接した１ビットを含む所定のビットの論理状態を決定し、
    前記受信部は、
    前記ダミービットに隣接した１ビットの論理状態と異なる論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと判断し、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データの種類を判断することを特徴とする請求項１５に記載の送受信機。
  17. 前記送信部は、
    基準クロック信号を利用し、第１クロック信号を生成する遅延同期ループまたは位相同期ループを具備し、
    前記受信部は、
    前記直列データを利用し、前記第２クロック信号を生成する遅延同期ループまたは位相同期ループを具備することを特徴とする請求項１０に記載の送受信機。
  18. 前記送信部は、
    前記第１クロック信号に応答し、前記複数のデータを１ビットずつ順次に配列し、前記複数のデータ構成要素を、前記直列データに変換することを特徴とする請求項１０に記載の送受信機。
  19. 前記複数のデータ構成要素は、
    ディスプレイ装置でのディスプレイ動作のためのディスプレイ情報を含むことを特徴とする請求項１０に記載の送受信機。
  20. 前記ディスプレイ装置は、
    複数の画素領域を含むパネルを含み、
    前記送信機は、
    前記ディスプレイ装置のコントローラに含まれ、
    前記受信機は、
    前記複数のデータ構成要素に基づいて、前記パネルのソースラインを駆動するソースドライバに含まれることを特徴とする請求項１９に記載の送受信機。
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