WO2019009060A1 - 送信装置および方法、並びに、受信装置および方法 - Google Patents

送信装置および方法、並びに、受信装置および方法 Download PDF

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Abstract

本開示は、消費電力の増大を抑制することができるようにする送信装置および方法、並びに、受信装置および方法に関する。 クロック信号が埋め込まれたデータを送信し、そのデータに埋め込まれたクロック信号の周波数を制御し、所定の期間においてそのクロック信号の周波数を低減させる。または、クロック信号が埋め込まれたデータと、そのクロック信号の周波数を可変とすることを示す通知とを受信し、その受信された通知に基づいて、所定の期間において、受信されたデータの周波数を低減させる。本開示は、例えば、送信装置、受信装置、信号処理装置、制御装置、情報伝送システム、送信方法、受信方法、またはプログラム等に適用することができる。

Description

送信装置および方法、並びに、受信装置および方法
　本開示は、送信装置および方法、並びに、受信装置および方法に関し、特に、消費電力の増大を抑制することができるようにした送信装置および方法、並びに、受信装置および方法に関する。
　近年、例えば数Gbpsで信号を送受信することができ、かつ、低消費電力が実現可能な高速インタフェースが望まれている。そのような要求に応えるため、例えば、MIPI（Mobile Industry Processor Interface）アライアンスが作成したC-PHY規格やD-PHY規格等の標準化が進められている（例えば特許文献１参照）。
　D-PHYでは、クロックがデータとは別に伝送される。これに対してC-PHYでは、３線を用いてデータにクロック情報を埋め込み伝送する。さらに、２線でデータにクロック情報を埋め込み伝送する技術もある。
特表２０１４－５２２２０４号公報
　このようにデータにクロック情報を埋め込むシリアル伝送では、受信側のクロックデータリカバリ（CDR（Clock Data Recovery））回路の同期を維持するために常にデータを伝送し続ける必要があった。そのため、データ伝送が不要な期間もデータを伝送し続けなければならず、システムの電力を不要に増大させてしまうおそれがあった。
　本開示は、このような状況に鑑みてなされたものであり、消費電力の増大を抑制することができるようにするものである。
　本技術の一側面の送信装置は、クロック信号が埋め込まれたデータを送信する送信部と、前記データに埋め込まれた前記クロック信号の周波数を制御し、所定の期間において前記クロック信号の前記周波数を低減させるクロック制御部とを備える送信装置である。
　本技術の一側面の送信方法は、クロック信号が埋め込まれたデータを送信し、前記データに埋め込まれた前記クロック信号の周波数を制御し、所定の期間において前記クロック信号の前記周波数を低減させる送信方法である。
　本技術の他の側面の受信装置は、クロック信号が埋め込まれたデータと、前記クロック信号の周波数を可変とすることを示す通知とを受信する受信部と、前記受信部により受信された前記通知に基づいて、所定の期間において、前記受信部により受信された前記データの周波数を低減させる信号処理部とを備える受信装置である。
　本技術の他の側面の受信方法は、クロック信号が埋め込まれたデータと、前記クロック信号の周波数を可変とすることを示す通知とを受信し、受信された前記通知に基づいて、所定の期間において、受信された前記データの周波数を低減させる受信方法である。
　本技術の一側面の送信装置および方法においては、クロック信号が埋め込まれたデータが送信され、そのデータに埋め込まれたクロック信号の周波数が制御されて、所定の期間においてクロック信号の周波数が低減される。
　本技術の他の側面の受信装置および方法においては、クロック信号が埋め込まれたデータと、そのクロック信号の周波数を可変とすることを示す通知とが受信され、その受信された通知に基づいて、所定の期間において、受信されたデータの周波数が低減される。
　本開示によれば、情報を処理することができる。特に、消費電力の増大を抑制することができる。
データ伝送システムの主な構成例を示すブロック図である。 送信装置の主な構成例を示すブロック図である。 送信用PLLの主な構成例を示すブロック図である。 受信装置の主な構成例を示すブロック図である。 アナログフロントエンドの主な構成例を示すブロック図である。 アナログフロントエンドの各部の構成例を示す回路図である。 送信制御処理の流れの例を説明するフローチャートである。 画像データの構成例を示す図である。 クロック制御の様子の例を説明するための図である。 受信処理の流れの例を説明するフローチャートである。 駆動の様子の例を説明するための図である。 駆動の様子の例を説明するための図である。 消費電力の変動の様子の例を説明するための図である。 ブランク期間の割合に応じた消費電力変動の様子の例を示す図である。 送信用PLLの主な構成例を示すブロック図である。 クロック制御の様子の例を説明するための図である。 分配クロック生成部の主な構成例を示すブロック図である。 クロック制御の様子の例を説明するための図である。 クロック制御の様子の例を説明するための図である。 分配クロック生成部の主な構成例を示すブロック図である。 分配クロック生成部の主な構成例を示すブロック図である。 クロック制御の様子の例を説明するための図である。 分配クロック生成部の主な構成例を示すブロック図である。 クロック制御の様子の例を説明するための図である。 アナログフロントエンドの主な構成例を示すブロック図である。 アナログフロントエンドの主な構成例を示すブロック図である。 コンピュータの主な構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　１．シリアルデータ伝送
　２．第１の実施の形態（データ伝送システム・クロック制御）
　３．第２の実施の形態（送信用PLL）
　４．第３の実施の形態（アナログフロントエンド）
　５．その他
　＜１．シリアルデータ伝送＞
　近年、例えば数Gbpsで信号を送受信することができ、かつ、低消費電力が実現可能な高速インタフェースが望まれている。そのような要求に応えるため、例えば、MIPI（Mobile Industry Processor Interface）アライアンスが作成したC-PHY規格やD-PHY規格等の標準化が進められている。
　D-PHYでは、クロックがデータとは別に伝送される。これに対してC-PHYでは、３線を用いてデータにクロック情報を埋め込み伝送する。さらに、２線でデータにクロック情報を埋め込み伝送する技術もある。
　このようにデータにクロック情報を埋め込むシリアル伝送では、受信側のクロックデータリカバリ（CDR（Clock Data Recovery））回路の同期を維持するために常にデータを伝送し続ける必要があった。そのため、データ伝送が不要な期間もデータを伝送し続けなければならず、システムの電力を不要に増大させてしまうおそれがあった。
　例えば、画像データを伝送する場合、画像データ以外にブランキングデータも送信するが、その区間も送信器から受信器へ送信データを送り続ける必要があり、システムの負荷を不要に増大させ、消費電力を不要に増加させてしまうおそれがあった。
　＜２．第１の実施の形態＞
　　＜送信時のクロックの制御＞
　そこで、送信側において、クロック信号が埋め込まれたデータを送信するようにし、その際、データに埋め込まれたクロック信号の周波数を制御し、所定の期間においてそのクロック信号の周波数を低減させるようにする。このようにすることにより、データ伝送が不要な期間において、送信部等のクロック信号の周波数を低減させることができ、それによりシステムの負荷を低減させることができるので、消費電力の増大を抑制することができる。
　　＜受信データの周波数制御＞
　また、受信側において、クロック信号が埋め込まれたデータと、そのクロック信号の周波数を可変とすることを示す通知とを受信し、その受信された通知に基づいて、所定の期間において、受信されたデータの周波数を低減させるようにする。このようにすることにより、クロックの周波数を低減させて送信されたデータを正しく受信することができる。すなわち、上述したように送信側においてクロック信号の周波数を低減させた期間においても、データ伝送を可能とすることができる。したがって、より効率よくデータ伝送を行うことができ、より多くの情報を伝送することができる。
　　＜データ伝送システム＞
　図１は、本技術を適用したデータ伝送システムの一実施の形態の例を示す図である。図１に示されるデータ伝送システム１００は、送信装置１０１から受信装置１０２情報を伝送するシステムである。送信装置１０１と受信装置１０２は、所定の伝送路１０３により通信可能に接続される。
　送信装置１０１は、伝送路１０３を介して情報を受信装置１０２に送信する装置である。例えば、送信装置１０１には、前段の処理部等から画像データが入力される。送信装置１０１は、その画像データを、伝送路１０３を介して受信装置１０２に送信する。受信装置１０２は、伝送路１０３を介して送信装置１０１から送信された情報を受信する装置である。例えば、受信装置１０２には、送信装置１０１から送信された画像データが伝送路１０３を介して供給される。受信装置１０２は、その画像データを受信し、受信した画像データを例えば後段の処理部等に出力する。
　伝送路１０３は、任意の通信媒体により、有線若しくは無線、またはその両方の伝送路を形成する。例えば、この伝送路１０３には、所定の規格の通信ケーブルが含まれていてもよいし、ローカルエリアネットワークやインターネット等のようなネットワークが含まれていてもよい。また、伝送路１０３の一部または全部が無線通信により実現されるようにしてもよい。
　送信装置１０１および受信装置１０２は、この伝送路１０３を介して、データを授受する。その際、送信装置１０１および受信装置１０２は、データをシリアル信号として伝送する。また、その際、送信装置１０１および受信装置１０２は、その伝送するデータにクロック情報を埋め込む。
　　＜送信装置＞
　図２は、図１の送信装置１０１の主な構成例を示すブロック図である。図２に示されるように送信装置１０１は、制御部１１１および送信部１１２を有する。制御部１１１は、情報の送信に関する制御を行う。例えば、制御部１１１には、送信装置１０１の外部から、送信対象のデータ（矢印１５１－１乃至矢印１５１－４）やそのデータに対応するクロック（矢印１５２－１乃至矢印１５２－４）が供給される。送信対象のデータ（矢印１５１－１乃至矢印１５１－４）は、複数ビットが並列に伝送されるパラレル信号として供給される。また、この送信対象のデータには、クロックが埋め込まれている。また、制御部１１１には、送信装置１０１の外部から、汎用の基準クロック（矢印１５３）も供給される。さらに、制御部１１１には、送信部１１２（後述するレーン別送信部１３２のパラレルシリアル変換器１４１）からもクロック（矢印１５５－１乃至矢印１５５－４）が供給される。
　制御部１１１は、供給された送信対象のデータ（矢印１５４－１乃至矢印１５４－４）を送信部１１２に供給する。その際、制御部１１１は、その送信対象のデータに埋め込まれたクロックの周波数を制御する。制御部１１１は、その制御のための各種処理を行う。
　例えば、制御部１１１は、データ解析部１２１、切り替え情報供給部１２２、およびクロック制御部１２３等の処理部で示される機能を有する。
　データ解析部１２１は、送信対象のデータの解析に関する処理を行う。例えば、データ解析部１２１は、矢印１５１－１乃至矢印１５１－４のように外部より供給された送信対象のデータを解析し、そのデータ構造等を把握する。例えば、データ解析部１２１は、ヘッダ情報やペイロード等を解析して、直接的にデータ構造等を把握するようにしてもよいし、そのデータの種類（例えば画像データであるか否か等）を解析して、そこから間接的にデータ構造等を把握するようにしてもよい。例えば、そのデータが、何らかの規格に準拠したデータであれば、データ解析部１２１は、その規格が何であるかを把握することにより、その規格に基づいてデータ構造を把握することができる。
　切り替え情報供給部１２２は、送信対象のデータに埋め込まれたクロック信号の周波数を制御して可変とするか否か等を通知する切り替え情報の供給に関する処理を行う。例えば、切り替え情報供給部１２２は、データ解析部１２１によるデータの解析結果（データの種類やデータの構造等の情報）に基づいて、そのクロック信号の周波数の制御の仕方を決定する。例えば、切り替え情報供給部１２２は、そのクロック信号の周波数を可変とするか固定とするか、可変とする場合はどの期間にどのような周波数にするか等を決定する。
　そして、切り替え情報供給部１２２は、そのように決定した制御方法に関する情報を含む切り替え情報を生成する。そして、切り替え情報供給部１２２は、そのクロック信号の周波数の制御を開始するより前に、生成した切り替え情報をデータとして送信部１１２に供給し（矢印１５４－１乃至矢印１５４－４）、送信させる。このようにすることにより、受信装置１０２は、その切り替え情報により指定される期間においてはクロックの周波数が低減されることを容易かつ事前に把握することができる。したがって、受信装置１０２は、その期間に合わせて適切な対応をとることができ、情報を正しく受信することができる。
　クロック制御部１２３は、データに埋め込まれたクロック信号の周波数を制御する。例えば、クロック制御部１２３は、制御信号（矢印１５６）と基準クロック（矢印１５７）を送信部１１２に供給することにより、送信部１１２にそのデータに埋め込まれたクロックの制御後の周波数を設定させる。例えば、クロック制御部１２３は、所定の期間においてそのクロック信号の周波数を低減させるように制御する。この制御信号は、例えば、クロック制御部１２３が、切り替え情報供給部１２２により決定された制御方法に従って生成する。
　そして、送信部１１２からその周波数のクロック（矢印１５５－１乃至矢印１５５－４）を取得すると、クロック制御部１２３は、そのクロックに、クロック（矢印１５２－１乃至矢印１５２－４）を、それぞれ同期させる。また、クロック制御部１２３は、送信対象のデータ（矢印１５１－１乃至矢印１５１－４）を、それぞれ、クロック（矢印１５５－１乃至矢印１５５－４）に同期させる。これにより、送信対象のデータ（矢印１５１－１乃至矢印１５１－４）のクロックの周波数が、クロック（矢印１５５－１乃至矢印１５５－４）の周波数、つまり、送信部１１２により設定された周波数となる。クロック制御部１２３は、その周波数制御後の送信対象のデータ（矢印１５４－１乃至矢印１５４－４）を送信部１１２に供給する。なお、この周波数制御後の送信対象のデータ（矢印１５４－１乃至矢印１５４－４）もパラレル信号である。
　なお、制御部１１１の具体的な構成は任意である。例えば制御部１１１が、実行する処理に応じた専用の電子回路等により形成されるようにしてもよいし、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、RAM（Random Access Memory）等を有し、そのCPU等がプログラム等を実行することにより、任意の処理を実現するようにしてもよい。
　送信部１１２は、情報の送信に関する処理を行う。例えば、送信部１１２は、クロック信号が埋め込まれた送信対象のデータを送信する。
　送信部１１２には互いに独立した構成であるレーン（Lane）が形成されており、送信部１１２は、これらのレーンからデータを送信することができる。例えば図２の場合、送信部１１２は、レーン別送信部１３２－１乃至レーン別送信部１３２－４を有する。レーン別送信部１３２－１乃至レーン別送信部１３２－４は、互いに独立した構成であり、それぞれ、データの送信に関する処理を行う。つまり、送信部１１２には４つのレーンが形成されている。
　ちなみに、伝送路１０３も、この送信部１１２のレーンに対応しており、レーン毎に伝送路を有する。例えば図２の場合、伝送路１０３は、４レーン分の伝送路（伝送路１０３－１乃至伝送路１０３－４）を有する。これらの伝送路は、他の伝送路のデータ伝送とは独立にデータを伝送することができる。レーン別送信部１３２－１乃至レーン別送信部１３２－４は、それぞれ、伝送路１０３－１乃至伝送路１０３－４（つまり自身に割り当てられた伝送路）にデータを送信する。なお、このレーン毎の伝送路は、物理的な構成により実現するようにしてもよいし、時分割や周波数分割等により仮想的に実現するようにしてもよい。
　レーン別送信部１３２－１乃至レーン別送信部１３２－４は、互いに同様の構成を有する。以下において、レーン別送信部１３２－１乃至レーン別送信部１３２－４を互いに区別して説明する必要がない場合、レーン別送信部１３２と称する。つまり、レーン別送信部１３２は、上述のレーン毎に設けられた、そのレーン専用の送信部である。
　レーン別送信部１３２－１は、レーン１（Lane1）におけるデータの送信に関する処理を行う。例えば、レーン別送信部１３２－１には、レーン１用のデータ（矢印１５４－１）が制御部１１１から供給される。レーン別送信部１３２－１は、そのデータを用いて送信用データを生成し、それをレーン１用の伝送路１０３－１に送信する。例えば、レーン別送信部１３２－１は、レーン１において、パラレル信号である送信対象のデータを、１ビットずつ逐次的に伝送されるシリアル信号に変換して、送信する。
　レーン別送信部１３２－１は、パラレルシリアル変換器（P/S）１４１－１およびドライバ（DRV）１４２－１を有する。パラレルシリアル変換器１４１－１は、パラレル信号の送信対象のデータをシリアル信号に変換し、送信用データとしてドライバ１４２－１に供給する（矢印１５９－１）。また、パラレルシリアル変換器１４１－１は、後述する送信用PLL１３１から増幅部１３３を介して供給される分配クロック（矢印１５８）を所定の分周比で分周し、分周後のクロック（矢印１５５－１）を制御部１１１に供給する。ドライバ１４２－１は、その送信用データを所定の増幅率で増幅し、送信する。
　レーン別送信部１３２－２（図示せず）は、レーン別送信部１３２－１と基本的に同様の構成を有し、同様の処理を行うことにより、レーン２（Lane2）におけるデータの送信に関する処理を行う。レーン別送信部１３２－３（図示せず）は、レーン別送信部１３２－１と基本的に同様の構成を有し、同様の処理を行うことにより、レーン３（Lane3）におけるデータの送信に関する処理を行う。レーン別送信部１３２－４は、レーン別送信部１３２－４と基本的に同様の構成を有し、同様の処理を行うことにより、レーン４（Lane4）におけるデータの送信に関する処理を行う。
　つまり、レーン別送信部１３２－２はパラレルシリアル変換器１４１－２およびドライバ１４２－２（いずれも図示せず）を有し、レーン別送信部１３２－３は、パラレルシリアル変換器１４１－３およびドライバ１４２－３（いずれも図示せず）を有し、レーン別送信部１３２－４は、パラレルシリアル変換器（P/S）１４１－４およびドライバ（DRV）１４２－４を有する。以下において、パラレルシリアル変換器（P/S）１４１－１乃至パラレルシリアル変換器（P/S）１４１－４を互いに区別して説明する必要がない場合、パラレルシリアル変換器（P/S）１４１と称する。また、ドライバ（DRV）１４２－１乃至ドライバ（DRV）１４２－４を互いに区別して説明する必要がない場合、ドライバ（DRV）１４２と称する。
　送信部１１２は、その他に、送信用PLL（Phase Locked Loop）（TXPLL）１３１、並びに、増幅部１３３－１乃至増幅部１３３－４を有する。
　送信用PLL１３１は、各レーンのパラレルシリアル変換器１４１へのクロック信号（分配クロック）の供給に関する処理を行う。例えば、送信用PLL１３１は、その分配クロックを生成する。例えば、送信用PLL１３１は、その分配クロックの生成を、クロック制御部１２３の制御に従って行う。例えば、送信用PLL１３１には、制御部１１１から基準クロック（矢印１５７）や制御信号（矢印１５６）が供給される。送信用PLL１３１は、それらの信号に基づいて分配クロックを生成する。
　この分配クロックの生成方法は任意であるが、例えば、送信用PLL１３１は、基準クロックに基づいて所定の周波数のクロック信号を生成し、さらにそのクロック信号を分周した分周クロックを生成し、制御信号に基づいて、それらの信号の内のいずれか一方を分配クロックとして選択し、それを各レーン別送信部１３２のパラレルシリアル変換器１４１に供給する（矢印１５８）。各パラレルシリアル変換器１４１は、制御部１１１から供給されるデータに、送信用PLL１３１から供給される分配クロックを埋め込み、送信用データを生成する。
　増幅部１３３－１乃至増幅部１３３－４は、その分配クロックを所定の増幅率で増幅する。以下において、増幅部１３３－１乃至増幅部１３３－４を互いに区別して説明する必要がない場合、増幅部１３３と称する。図２の例の場合、増幅部１３３はレーン毎に設けられているが、どのような数の増幅部１３３をどのような位置に設けるかは任意である。また、各増幅部１３３の増幅率は任意であり、全ての増幅部１３３の増幅率が統一されていなくてもよい。
　以上のような構成の送信装置１０１において、クロック制御部１２３は、例えば、所定の期間において、分配クロックの周波数を低減させるように制御する。例えば、クロック制御部１２３は、その所定の期間において、分配クロックの周波数を所定の周波数に低減させる（所定の分周比で分周させる）。この変更後の周波数（分周比）は任意である。例えば、元の周波数の４分の１（分周比４）としてもよい。
　分配クロックの周波数を低減させると、パラレルシリアル変換器１４１から制御部１１１に供給されるクロックの周波数も低減される。さらに、クロック制御部１２３が送信対象のデータをそのクロックに同期させるため、送信対象のデータに埋め込まれたクロックの周波数も低減される。つまり、伝送レートが低減される。
　このように伝送レート（データに埋め込まれたクロック信号の周波数）を低減させることにより、送信装置１０１は、システム（送信装置１０１や受信装置１０２等）の消費電力の増大を抑制することができる。
　また、送信装置１０１は、上述のようにすることにより、後述するPLL２０１やクロックデータリカバリ３２２等のロックを解除せずに伝送レート（データに埋め込まれたクロック信号の周波数）を低減させることができる。したがって、送信装置１０１は、伝送レート（データに埋め込まれたクロック信号の周波数）の復元（元のレート（周波数）に戻すこと）を高速に行うことができる。例えば、ロックが解除されると復元に時間を要するので、より短期間しか伝送レートを低減させることができない。上述のようにロックを解除せずに伝送レートを低減させることにより、その伝送レートを低減させる期間を増大させることができる。つまり、消費電力の増大をより抑制することができる。
　換言するに、より短期間においても、伝送レートを低減させて消費電力の増大を抑制することができる。したがって、送信装置１０１は、より任意の期間において、消費電力の増大を抑制することができる。これにより、例えば、送信装置１０１は、データ伝送が重要でない期間（例えばデータ伝送が不要な期間や、有用なデータの伝送量が少ない期間等）の伝送レートを低減させることができる。換言するに、データ伝送が重要な期間（例えば有用なデータの伝送量が多い期間等）は、伝送レートの低減を抑制することができる。したがって、送信装置１０１は、有用なデータの伝送レートの低減を抑制しながら、消費電力の増大を抑制することができる。
　なお、図２の例の場合、送信部１１２に４つのレーンが設けられているが、このレーンの数は任意である。３以下であってもよいし、５以上であってもよい。また、制御部１１１は、送信装置１０１の外部に形成されるようにしてもよい。例えば、制御部１１１が送信装置１０１とは独立した装置として形成されるようにしてもよい。
　　＜送信用PLL＞
　図３は、図２の送信用PLL１３１の主な構成例を示すブロック図である。図３に示されるように、送信用PLL１３１は、例えば、PLL２０１および分配クロック生成部２０２を有する。
　PLL２０１は、基準クロック（矢印１５６）に基づいて、所定の周波数のクロック信号（PLL出力クロック）を生成する。分配クロック生成部２０２は、そのPLL出力クロックと制御信号（矢印１５７）に基づいて、分配クロック（矢印１５８）を生成する。
　PLL２０１は、位相周波数比較器（PFD（Phase Frequency Detector））２１１、チャージポンプ（CP（Charge Pump））２１２、ローパスフィルタ（LPF（Low Pass Filter））２１３、電圧制御発信器（VCO（Voltage Contorolled Oscillator））２１４、および分周器２１５を有する。
　位相周波数比較器２１１は、入力された２つの信号の位相差を電圧に変換し出力する回路を有し、制御部１１１から供給される基準クロックと、分周器２１５より供給される信号との間で位相を比較し、その位相差を電圧に変換してチャージポンプ２１２に供給する（矢印２３１）。チャージポンプ２１２は、位相周波数比較部２１１から供給される位相比較結果（位相差に応じた電圧）の電圧を上昇させる。チャージポンプ２１２は、その電圧を上昇させた位相比較結果をローパスフィルタ２１３に供給する。
　ローパスフィルタ２１３は、低域成分を通過させるフィルタをかけることにより、入力された位相差比較結果を直流電圧に変換する。ローパスフィルタ２１３はその直流電圧を電圧制御発信器２１４に供給する。電圧制御発信器２１４は、入力された電圧によって出力周波数を制御することができる回路を有し、ローパスフィルタ２１３から供給される電圧に応じた周波数の信号を生成し、それをフィードバック信号として分周器２１５に供給する（矢印２３４）。
　分周器２１５は、そのフィードバック信号を所定の分周比で分周する。分周器２１５は、その分周されたフィードバック信号を位相周波数比較器２１１に供給する（矢印２３５）。つまり、位相周波数比較器２１１は、基準クロックと分周されたフィードバック信号とで位相を比較する。
　また、電圧制御発信器２１４は、生成した信号（フィードバック信号）をPLL出力クロックとして分配クロック生成部２０２にも供給する。電圧制御発信器２１４に供給される直流電圧は、位相周波数比較器２１１による位相比較結果、すなわち、基準クロックと分周されたフィードバック信号との位相差に応じた電圧である。つまり、PLL出力クロックは、基準クロックを逓倍した信号である。
　分配クロック生成部２０２は、このPLL出力クロックを用いて、各レーン別送信部１３２に供給する分配クロックを生成する。例えば、分配クロック生成部２０２は、PLL出力クロックが分周された分周クロック信号を含む、周波数が互いに異なる複数の信号の中からいずれか１つを選択することにより、分配クロックを生成する。
　例えば、分配クロック生成部２０２は、分周器２２１および選択部２２２を有する。分周器２２１には、PLL２０１から出力されたPLL出力クロックが供給される（矢印２３７）。分周器２２１は、そのPLL出力クロックを所定の分周比で分周する。この分周比は任意である。例えば、分周比が４であってもよい（すなわち、分周器２２１が周波数を４分の１に低減させるようにしてもよい）。分周器２２１は、分周されたPLL出力クロックを選択部２２２に供給する（矢印２３８）。また、選択部２２２には、PLL２０１から出力されたPLL出力クロック（分周されていないPLL出力クロック）も供給される（矢印２３６）。さらに、選択部２２２には、制御信号（矢印１５７）も供給される。
　選択部２２２は、制御信号に応じて、分周されていないPLL出力クロックと分周されたPLL出力クロックとの内、いずれか一方を選択する。例えば、選択部２２２は、制御信号の値がロー（Low）の場合、PLL２０１から供給された分周されていないPLL出力クロックを選択し、制御信号の値がハイ（High）の場合、分周器２２１から供給された分周されたPLL出力クロックを選択する。もちろん、この値は一例であり、制御信号がどういう値の場合にどの信号を選択するかは任意である。選択部２２２は、選択した信号を、分配クロックとして（増幅部１３３を介して）各レーン別送信部１３２に供給する。
　このような構成により、送信用PLLは、容易に分配クロックの周波数を切り替えることができる。また、クロック制御部１２３は、２値（LowまたはHigh）の制御信号を供給するだけで、容易に分配クロックの周波数を制御することができる。
　なお、分配クロック生成部２０２の構成は任意であり、上述した例に限定されない。例えば、分配クロック生成部２０２が、互いに異なる分周比で分周された２つのPLL出力クロックの内のいずれか一方を選択するようにしてもよい。その場合、選択部２２２の２入力の両方に、分周比が互いに異なる分周器を設け、PLL出力クロックがそれらの分周器を介して選択部２２２に供給されるようにすればよい。
　また、以上においては選択部２２２が、２つの候補の中から分配クロックを選択するように説明したが、選択部２２２が３以上の候補の中から分配クロックを選択するようにしてもよい。その場合、制御信号がその候補の数に応じたビット数の情報を有するようにすればよい。
　　＜受信装置＞
　図４は、図１の受信装置１０２の主な構成例を示すブロック図である。図４に示されるように受信装置１０２は、受信部３０１および情報処理部３０２を有する。受信部３０１は、情報の受信に関する処理を行う。例えば、受信部３０１は、伝送路１０３（伝送路１０３－１乃至伝送路１０３－４）を介して送信装置１０１より送信された送信データを受信し、その送信データから送信対象のデータやそのデータに対応するクロックを抽出する。受信部３０１は、その抽出した送信対象のデータ（矢印３４４－１乃至矢印３４４－４）やそのデータに対応するクロック（矢印３４５－１乃至矢印３４５－１）を情報処理部３０２に供給する。情報処理部３０２は、受信部３０１より供給される情報に対して所定の処理を行い、処理後の情報を受信装置１０２の外部に出力する。
　送信部１１２と同様に、受信部３０１にも互いに独立した構成であるレーン（Lane）が形成されており、受信部３０１は、これらのレーン毎にデータを受信することができる。例えば図４の場合、受信部３０１は、レーン別受信部３１１－１乃至レーン別受信部３１１－４を有する。レーン別受信部３１１－１乃至レーン別受信部３１１－４は、互いに独立した構成であり、それぞれ、データの受信に関する処理を行う。つまり、受信部３０１には４つのレーンが形成されている。
　レーン別受信部３１１－１乃至レーン別受信部３１１－４は、互いに同様の構成を有する。以下において、レーン別受信部３１１－１乃至レーン別受信部３１１－４を互いに区別して説明する必要がない場合、レーン別受信部３１１と称する。つまり、レーン別受信部３１１は、上述のレーン毎に設けられた、そのレーン専用の受信部である。
　レーン別受信部３１１－１は、レーン１（Lane1）におけるデータの受信に関する処理を行う。例えば、レーン別受信部３１１－１は、伝送路１０３－１を介して伝送されるレーン１用の送信データを受信する。レーン別受信部３１１－１は、その送信データからデータ（送信対象のデータ）やそのデータに対応するクロックを抽出する。レーン別受信部３１１－１は、その抽出したデータ（矢印３４４－１）やクロック（矢印３４５－１）を情報処理部３０２に供給する。
　レーン別受信部３１１－１は、アナログフロントエンド（AFE（Analog Front End））３２１－１、クロックデータリカバリ（CDR（Clock Data Recovery））３２２－１、およびシリアルパラレル変換器（S/P）３２３－１を有する。
　アナログフロントエンド３２１－１は、送信データ（アナログ信号）の受信に関する処理を行う。例えば、アナログフロントエンド３２１－１は、送信データ（アナログ信号）の検出や、検出した送信データ（アナログ信号）の増幅等の信号処理を行う。アナログフロントエンド３２１－１は、信号処理後の送信データ（アナログ信号）をクロックデータリカバリ３２２－１に供給する（矢印３４１－１）。
　クロックデータリカバリ３２２－１は、送信データに埋め込まれているクロック信号を抽出する。換言するに、クロックデータリカバリ３２２－１は、送信データからデータ（送信対象のデータ）を抽出する。クロックデータリカバリ３２２－１は、抽出したデータ（矢印３４２－１）およびクロック（３４３－１）をシリアルパラレル変換器３２３－１に供給する。
　シリアルパラレル変換器３２３－１は、供給されたシリアル信号のデータ（矢印３４２－１）をパラレル信号に変換し、それを情報処理部３０２に供給する（矢印３４４－１）。また、シリアルパラレル変換器３２３－１は、供給されたクロック（矢印３４３－１）を、データ（矢印３４４－１）に対応するクロック（矢印３４５－１）として情報処理部３０２に供給する。
　レーン別受信部３１１－２（図示せず）は、レーン別受信部３１１－１と基本的に同様の構成を有し、同様の処理を行うことにより、レーン２（Lane2）におけるデータの受信に関する処理を行う。レーン別受信部３１１－３（図示せず）は、レーン別受信部３１１－１と基本的に同様の構成を有し、同様の処理を行うことにより、レーン３（Lane3）におけるデータの受信に関する処理を行う。レーン別受信部３１１－４は、レーン別受信部３１１－４と基本的に同様の構成を有し、同様の処理を行うことにより、レーン４（Lane4）におけるデータの受信に関する処理を行う。
　つまり、レーン別受信部３１１－２は、アナログフロントエンド３２１－２、クロックデータリカバリ３２２－２、およびシリアルパラレル変換器３２３－２（いずれも図示せず）を有し、レーン別受信部３１１－３は、アナログフロントエンド３２１－３、クロックデータリカバリ３２２－３、およびシリアルパラレル変換器３２３－３（いずれも図示せず）を有し、レーン別受信部３１１－４は、アナログフロントエンド３２１－４、クロックデータリカバリ３２２－４、およびシリアルパラレル変換器３２３－４を有する。以下において、アナログフロントエンド３２１－１乃至アナログフロントエンド３２１－４を互いに区別して説明する必要がない場合、アナログフロントエンド３２１と称する。また、クロックデータリカバリ３２２－１乃至クロックデータリカバリ３２２－４を互いに区別して説明する必要がない場合、クロックデータリカバリ３２２と称する。さらに、シリアルパラレル変換器３２３－１乃至シリアルパラレル変換器３２３－４を互いに区別して説明する必要がない場合、シリアルパラレル変換器３２３と称する。
　受信部３０１は、例えば、データとして伝送される切り替え情報を受信する。情報処理部３０２は、このような受信部３０１により受信されたデータを処理するに当たって、例えば、受信部３０１により受信された切り替え情報に基づいて、所定の期間において、受信部３０１により受信されたデータの周波数を低減させる。
　例えば、情報処理部３０２は、切り替え情報取得部３３１、データ間引き部３３２、画像処理部３３３、およびクロック制御部３３４等の処理部で示される機能を有する。
　切り替え情報取得部３３１は、送信装置１０１から送信される切り替え情報の取得に関する処理を行う。例えば、切り替え情報取得部３３１は、受信部３０１を制御し、データとして送信される切り替え情報を取得させる。また、例えば、切り替え情報取得部３３１は、取得した切り替え情報に基づいて、送信データに埋め込まれるクロック信号の周波数の制御方法について把握する。例えば、切り替え情報取得部３３１は、そのクロック信号の周波数を可変とするか固定とするかや、可変とする場合はどの期間にどのような周波数にするか等について把握する。
　データ間引き部３３２は、受信部３０１により受信されたデータ（矢印３４４－１乃至矢印３４４－４）の間引きに関する処理を行う。例えば、送信データに埋め込まれるクロック信号の周波数が４分の１に低減され、伝送レートが４分の１となる場合、「０１０１」のデータは、クロックデータリカバリ３２２により、「００００１１１１００００１１１１」のように伝送レートの４倍に復元される。データ間引き部３３２は、このデータを間引いて「０１０１」とする。このようにすることにより、画像処理部３３３は、クロック信号の周波数が低減される所望の期間のデータも適切に処理することができる。したがって、この期間においても、有用なデータの伝送が可能になる（不要なダミーデータの伝送以外のデータ伝送を行うことができる）。つまり、有用なデータの伝送可能な期間を増大することができるので、伝送レート（単位時間当たりのデータ伝送量）の低減を抑制することができる。
　なお、データ間引き部３３２は、切り替え情報取得部３３１により取得された切り替え情報（切り替え情報が示す制御方法）に基づいて、データの間引きを行う。つまり、データ間引き部３３２は、どの期間において、クロック信号の周波数がどのように低減されたかに応じてデータの間引きを行う。したがって、適切な方法でデータの間引きを行うことができる（レート変更前の状態を復元することができる）。
　画像処理部３３３は、受信されたデータが画像データの場合、その画像データに対する画像処理を行う。この画像処理の内容は任意である。例えば、データ間引き部３３２がデータの間引きを行う場合、画像処理部３３３は、そのデータの間引きが行われた画像データに対して画像処理を行う。画像処理部３３３は、画像処理後のデータ（矢印３４６）とそのデータに対応するクロック信号（矢印３４７）を受信装置１０２の外部に出力する。なお、この出力されるデータはパラレル信号である。
　クロック制御部３３４は、情報処理部３０２の駆動を制御するクロック信号の周波数を制御する。例えば、クロック制御部３３４は、切り替え情報取得部３３１により取得された切り替え情報（切り替え情報が示す制御方法）に基づいて、そのクロック信号の周波数を制御する。つまり、クロック制御部３３４は、送信データに埋め込まれたクロック信号の周波数制御に応じて、情報処理部３０２の駆動速度を制御する。
　例えば、送信データに埋め込まれるクロック信号の周波数が４分の１に低減され、伝送レートが４分の１となる場合、「０１０１」のデータは、クロックデータリカバリ３２２により、「００００１１１１００００１１１１」のように伝送レートの４倍に復元される。クロック制御部３３４は、クロック信号の周波数を４分の１に低減させ、情報処理部３０２の駆動速度を４分の１とすることにより、画像処理部３３３にそのデータを「０１０１」として処理させることができる。したがって、画像処理部３３３は、クロック信号の周波数が低減される所望の期間のデータも適切に処理することができる。したがって、この期間においても、有用なデータの伝送が可能になる（不要なダミーデータの伝送以外のデータ伝送を行うことができる）。つまり、有用なデータの伝送可能な期間を増大することができるので、有用なデータの伝送レート（単位時間当たりのデータ伝送量）の低減を抑制することができる。
　つまり、情報処理部３０２は、データ間引き部３３２によりデータを間引きするか、または、クロック制御部３３４により駆動速度を低減させるかして、画像処理部３３３が適切に画像処理を行うことができるようにすることができる。
　なお、このようなクロック信号の周波数が低減される期間において、画像処理部３３３が、受信データをマスクして処理しないようにしてもよい。このようにすることにより、伝送レートの間違いにより発生するコードエラーを回避することができる。つまり、この場合、データの間引きやクロック制御を必要とせずに、画像処理部３３３が適切に画像処理を行うことができるようにすることができる。
　なお、情報処理部３０２の具体的な構成は任意である。例えば情報処理部３０２が、実行する処理に応じた専用の電子回路等により形成されるようにしてもよいし、例えば、CPU、ROM、RAM等を有し、そのCPU等がプログラム等を実行することにより、任意の処理を実現するようにしてもよい。
　なお、図４の例の場合、受信部３０１に４つのレーンが設けられているが、このレーンの数は、送信装置１０１のレーン数以上であれば任意である。３以下であってもよいし、５以上であってもよい。また、情報処理部３０２は、受信装置１０２の外部に形成されるようにしてもよい。例えば、情報処理部３０２が受信装置１０２とは独立した装置として形成されるようにしてもよい。
　　＜アナログフロントエンド＞
　図５は、図４のアナログフロントエンド３２１の主な構成例を示すブロック図である。図５に示されるように、アナログフロントエンド３２１は、例えば、差動増幅部３６１、差動増幅部３６２、CMLCMOS（Current Mode Logic Complementary Metal Oxide Semiconductor）変換回路３６３、インバータ３６４－１、インバータ３６４－２、インバータ３６５－１、およびインバータ３６５－２を有する。
　差動増幅部３６１および差動増幅部３６２は、例えば図６のＡに示されるようなCML（Current Mode Logic）回路により構成され、入力されるアナログ信号（差動信号）を増幅し、出力する。差動増幅部３６１および差動増幅部３６２により増幅されたアナログ信号（差動信号）は、CMLCMOS変換回路３６３に供給される。
　CMLCMOS変換回路３６３は、例えば図６のＣに示されるような、CML回路である差動増幅回路とCMOS回路であるインバータ回路により構成される。
　インバータ３６４－１およびインバータ３６４－２は、例えば図６のＢに示されるようなCMOS（Complementary Metal Oxide Semiconductor）回路のインバータ回路により構成され、CMLCMOS変換回路３６３の出力の値を反転させる。なお、インバータ３６４－１は、正相出力の値を反転させ、インバータ３６４－２は、負相出力の値を反転させる。
　同様に、インバータ３６５－１は、例えば図６のＢに示されるようなCMOS回路のインバータ回路により構成され、インバータ３６４－１の出力の値を反転させる。インバータ３６５－２は、例えば図６のＢに示されるようなCMOS回路のインバータ回路により構成され、インバータ３６４－２の出力の値を反転させる。インバータ３６５－１の出力は、正相出力として、クロックデータリカバリ３２２に供給される。また、インバータ３６５－２の出力は、負相出力として、クロックデータリカバリ３２２に供給される。
　なお、以下において、インバータ３６４－１およびインバータ３６４－２を互いに区別して説明する必要がない場合、インバータ３６４と称する。また、インバータ３６５－１およびインバータ３６５－２を互いに区別して説明する必要がない場合、インバータ３６５と称する。
　一般的に、CMOS回路は動作時のみ電流を流すため、入力信号の低下に応じて消費電力が低減する。つまり、送信装置１０１が送信データに埋め込まれるクロック信号の周波数を低減させることにより、アナログフロントエンド３２１の消費電力を低減させることができる。
　なお、図５の例においてアナログフロントエンド３２１には、CML回路の差動増幅回路がCMLCMOS変換回路３６３を含めて３段形成され、CMOS回路のインバータ回路がCMLCMOS変換回路３６３を含めて３段使用されている。しかしながら、これは一例であり、CML回路やCMOS回路の段数は、この例に限定されない。CML回路やCMOS回路の段数は、例えば、入力振幅や後段の容量等に応じて決定されるようにすることができる。
　　＜送信制御処理の流れ＞
　次に、データ伝送システム１００により実行される処理について説明する。データ伝送を行う場合、送信装置１０１の制御部１１１は、送信制御処理を行い、送信部１１２によるデータの送信を制御する。図７のフローチャートを参照して、その送信制御処理の流れの例を説明する。
　送信制御処理が開始されると、データ解析部１２１は、ステップＳ１０１において、送信装置１０１の外部から供給される送信対象のデータを解析する。以下においては、送信対象のデータが画像データ（動画像）である場合を例に説明する。
　図８は、動画像の１フレーム分の画像データの伝送の様子の例を説明する図である。例えば、図８に示されるように、動画像の１フレーム分の伝送期間４００は、１フレームの画像データが伝送されるフレーム画像データ期間４０１と、水平同期信号（Hsync）や垂直同期信号（Vsync）等が伝送される同期期間４０２と、ブランク信号が伝送されるブランク期間４０３を有する。
　水平同期信号（Hsync）が伝送される同期期間４０２は、フレーム画像データ期間４０１の１行毎に設けられ、垂直同期信号（Vsync）が伝送される同期期間４０２は、１フレーム毎に設けられる。また、ブランク期間４０３は、フレーム画像データ期間４０１の各行の間と、フレーム画像データ期間４０１の前後（すなわちフレーム間）とに設けられる。
　この場合、ブランク期間４０３は、画像データが伝送されない期間（データ伝送が重要でない期間）であるので、制御部１１１は、このブランク期間４０３において、データに埋め込まれたクロック信号の周波数を例えば４分の１に低減させる。例えば、制御部１１１は、フレーム画像データ期間４０１における分配クロックの周波数を10GHzとし、伝送レートを10Gbpsとし、ブランク期間４０３における分配クロックの周波数を2.5GHzとし、伝送レートを2.5Gbpsとする。このようにすることにより、有用なデータの伝送レートの低減を抑制しながら、送信装置１０１や受信装置１０２の消費電力の増大を抑制することができる。
　例えば、制御部１１１は、水平同期信号（Hsync）や垂直同期信号（Vsync）（つまり、同期期間４０２）に合わせて、上述のように周波数を切り替える。これにより、より正確に、データ伝送が重要でない期間の消費電力の増大を抑制することができる。換言するに、より正確に、データ伝送が重要な期間の伝送レートの低減を抑制することができる。
　図７に戻り、送信対象のデータがこのような画像データであることが把握されると、処理はステップＳ１０２に進む。
　ステップＳ１０２において、切り替え情報供給部１２２は、このような画像データ用の切り替え情報を生成し、それを送信部１１２に供給して、送信させる。例えば、切り替え情報供給部１２２は、上述したように、フレーム画像データ期間４０１における分配クロックの周波数を10GHz、伝送レートを10Gbpsとし、ブランク期間４０３における分配クロックの周波数を2.5GHz、伝送レートを2.5Gbpsとし、水平同期信号（Hsync）や垂直同期信号（Vsync）（つまり、同期期間４０２）に合わせて周波数を切り替えることを示す切り替え情報を生成する。送信部１１２は、このような切り替え情報を伝送路１０３を介して受信装置１０２に向けて送信する。
　また、制御部１１１は、この切り替え情報に示される制御方法に従って、以下の処理を行う。つまり、ステップＳ１０３において、クロック制御部１２３は、水平同期信号（Hsync）に合わせて、分配クロックとしてPLL出力クロック（10GHz）を選択させる値（例えばL（Low））の制御信号（クロックセレクト信号）を送信用PLL１３１（の選択部２２２）に供給し、伝送レートを10Gbpsに切り替えさせる。そして、クロック制御部１２３は、１ライン分の画像データを10Gbpsのレートで送信させる。
　より具体的には、送信用PLL１３１は、クロック制御部１２３の制御に従って、10GHzの分配クロックを出力する。その分配クロックは、パラレルシリアル変換器１４１を介して制御部１１１に供給される。クロック制御部１２３は、その10GHzのクロックに、伝送用のデータおよびそのデータに対応するクロックを同期させ、伝送用のデータに埋め込まれたクロックの周波数を10GHzに変換し、それを送信部１１２に供給して、10Gbpsのレートで送信させる。１ライン分の画像データが、このようなレートで伝送される。
　送信用PLL１３１（図３）におけるPLL出力クロック、分周クロック、クロックセレクト信号、および分配クロックの各波形の例を図９に示す。図９の上から１段目と２段目に示されるように、PLL出力クロックは、分周クロックの４倍の周波数でHigh（H）とLow（L）を繰り返す。図９の上から３段目と４段目に示されるように、クロックセレクト信号がLow（L）である場合、分配クロックとして、PLL出力クロックが選択される。
　したがって、クロック制御部１２３は、送信対象のデータに埋め込まれたクロックの周波数を10GHzに変換し、１ライン分の画像データを10Gbpsのレートで送信させる。
　ステップＳ１０４において、クロック制御部１２３は、水平同期信号（Hsync）に合わせて、分配クロックとして分周クロック（分周されたPLL出力クロック）（2.5GHz）を選択させる値（例えばH（High））の制御信号（クロックセレクト信号）を送信用PLL１３１（の選択部２２２）に供給し、伝送レートを2.5Gbpsに切り替えさせる。そして、クロック制御部１２３は、次のラインの画像データ送信までのブランク期間４０３である水平ブランク期間のブランク信号を2.5Gbpsのレートで送信させる。
　より具体的には、送信用PLL１３１は、クロック制御部１２３の制御に従って、2.5GHzの分配クロックを出力する。その分配クロックは、パラレルシリアル変換器１４１を介して制御部１１１に供給される。クロック制御部１２３は、その2.5GHzのクロックに、伝送用のデータおよびそのデータに対応するクロックを同期させ、伝送用のデータに埋め込まれたクロックの周波数を2.5GHzに変換し、それを送信部１１２に供給して、2.5Gbpsのレートで送信させる。１水平ブランク期間のブランク信号が、このようなレートで伝送される。
　図９の上から３段目と４段目に示されるように、クロックセレクト信号がHigh（H）である場合、分配クロックとして、分周クロックが選択される。
　したがって、クロック制御部１２３は、送信対象のデータに埋め込まれたクロックの周波数を2.5GHzに変換し、１水平ブランク期間のブランク信号を2.5Gbpsのレートで送信させる。
　ステップＳ１０５において、制御部１１１は、全てのラインを処理したか否かを判定する。処理対象フレームに未処理のラインが存在すると判定された場合、処理はステップＳ１０３に戻り、処理対象のラインを次の未処理のラインに進め、それ以降の処理を繰り返す。つまり、制御部１１１は、画像データの各ラインについて、フレーム画像データ期間４０１のデータ伝送を10Gbpsで行わせ、ブランク期間４０３のデータ伝送を2.5Gbpsで行わせる。このようにステップＳ１０３乃至ステップＳ１０５の処理を繰り返し、ステップＳ１０５において、処理対象フレームの全てのラインを処理したと判定された場合、処理はステップＳ１０６に進む。
　ステップＳ１０６において、クロック制御部１２３は、垂直同期信号（Vsync）に合わせて、分配クロックとして分周クロック（分周されたPLL出力クロック）（2.5GHz）を選択させる値（例えばH（High））の制御信号（クロックセレクト信号）を送信用PLL１３１（の選択部２２２）に供給し、伝送レートを2.5Gbpsに切り替えさせる。そして、クロック制御部１２３は、次のフレームの画像データ送信までのブランク期間４０３である垂直ブランク期間のブランク信号を2.5Gbpsのレートで送信させる。
　より具体的には、送信用PLL１３１は、クロック制御部１２３の制御に従って、2.5GHzの分配クロックを出力する。その分配クロックは、パラレルシリアル変換器１４１を介して制御部１１１に供給される。クロック制御部１２３は、その2.5GHzのクロックに、伝送用のデータおよびそのデータに対応するクロックを同期させ、伝送用のデータに埋め込まれたクロックの周波数を2.5GHzに変換し、それを送信部１１２に供給して、2.5Gbpsのレートで送信させる。１垂直ブランク期間のブランク信号が、このようなレートで伝送される。
　上述のように、クロックセレクト信号がHigh（H）である場合、分配クロックとして、分周クロックが選択されるので、クロック制御部１２３は、送信対象のデータに埋め込まれたクロックの周波数を2.5GHzに変換し、１垂直ブランク期間のブランク信号を2.5Gbpsのレートで送信させる。
　ステップＳ１０７において、制御部１１１は、送信制御処理を終了するか否かを判定する。例えば未処理のフレームが存在し、送信制御処理を継続すると判定された場合、処理はステップＳ１０３に戻り、それ以降の処理を繰り返す。このようにステップＳ１０３乃至ステップＳ１０７の処理を繰り返し、ステップＳ１０７において、全てのフレームを処理したと判定された場合、送信制御処理が終了する。
　以上のように送信制御処理を実行することにより、制御部１１１は、有用なデータの伝送レートの低減を抑制しながら、消費電力の増大を抑制することができる。
　　＜受信処理の流れ＞
　以上のようなデータ送信に対して、受信装置１０２の情報処理部３０２は、受信処理を行い、受信部３０１により受信されるデータに対する情報処理を行う。図１０のフローチャートを参照して、その受信処理の流れの例を説明する。
　受信処理が開始されると、情報処理部３０２の切り替え情報取得部３３１は、ステップＳ２０１において、受信部３０１が受信した画像データ用の切り替え情報を取得する。この画像データ用の切り替え情報は、送信制御処理のステップＳ１０２（図７）の処理に基づいて送信装置１０１より送信された切り替え情報である。
　切り替え情報取得部３３１は、この切り替え情報に示される制御方法に従って、以下の処理を行う。
　ステップＳ２０２において、画像処理部３３３は、受信部３０１が受信した１ライン分の画像データを取得する。ステップＳ２０３において、画像処理部３３３は、その１ライン分の画像データを、伝送レート10Gbpsのデータとして処理する。
　ステップＳ２０４において、画像処理部３３３は、受信部３０１が受信した水平ブランク期間のデータ（ブランク信号）を取得する。ステップＳ２０５において、画像処理部３３３は、その水平ブランク期間のブランク信号を伝送レート2.5Gbpsのデータとして処理する。例えば、データ間引き部３３２が、ブランク信号を間引いてデータ量を４分の１とし、画像処理部３３３がそれを伝送レート2.5Gbpsのデータとして処理する。または、例えば、クロック制御部３３４が、クロックの周波数を４分の１に低減させることにより、画像処理部３３３がブランク信号を2.5Gbpsのデータとして処理する。
　ステップＳ２０６において、画像処理部３３３は、全てのラインを処理したか否かを判定する。処理対象フレームに未処理のラインが存在すると判定された場合、処理はステップＳ２０２に戻り、処理対象のラインを次の未処理のラインに進め、それ以降の処理を繰り返す。つまり、画像処理部３３３は、画像データの各ラインについて、フレーム画像データ期間４０１のデータを10Gbpsのデータとして処理し、ブランク期間４０３のデータを2.5Gbpsのデータとして処理する。このようにステップＳ２０２乃至ステップＳ２０６の処理を繰り返し、ステップＳ２０６において、処理対象フレームの全てのラインを処理したと判定された場合、処理はステップＳ２０７に進む。
　ステップＳ２０７において、画像処理部３３３は、受信部３０１が受信した垂直ブランク期間のデータ（ブランク信号）を取得する。ステップＳ２０８において、画像処理部３３３は、その垂直ブランク期間のブランク信号を伝送レート2.5Gbpsのデータとして処理する。例えば、データ間引き部３３２が、ブランク信号を間引いてデータ量を４分の１とし、画像処理部３３３がそれを伝送レート2.5Gbpsのデータとして処理する。または、例えば、クロック制御部３３４が、クロックの周波数を４分の１に低減させることにより、画像処理部３３３がブランク信号を2.5Gbpsのデータとして処理する。
　ステップＳ２０９において、画像処理部３３３は、受信処理を終了するか否かを判定する。例えば未処理のフレームが存在し、受信処理を継続すると判定された場合、処理はステップＳ２０２に戻り、それ以降の処理を繰り返す。このようにステップＳ２０２乃至ステップＳ２０９の処理を繰り返し、ステップＳ２０９において、全てのフレームを処理したと判定された場合、受信処理が終了する。
　以上のように受信処理を実行することにより、情報処理部３０２は、切り替え情報（切り替え情報が示す制御方法）に基づいて、クロック信号の周波数が低減される所望の期間のデータも適切に処理することができる。例えば、この期間においても、有用なデータの伝送が可能になるので、有用なデータの伝送レートの低減を抑制することができる。例えば、ブランク期間を利用して、例えば、サムネイル画像のような異なる目的の画像データ、音声データ、制御用のコマンド等を伝送することができるようになる。もちろん、このクロック信号の周波数が低減される期間に伝送するデータは任意であり、これらの例に限定されない。
　　＜駆動の様子＞
　例えば、以上のような送信制御処理と受信処理とを行うことにより、画像データ（10Gbps）を伝送する場合、送信装置１０１の各処理部と、受信装置１０２の各処理部は、図１１に示されるように、全て10GHzのクロック信号が埋め込まれたデータを10Gbpsのレートで送信するように駆動する。
　これに対して、ブランク信号等（2.5Gbps）を伝送する場合、図１２においてグレーで示されるように、送信装置１０１のレーン別送信部１３２や増幅部１３３は、2.5GHzのクロック信号が埋め込まれたデータを2.5bpsのレートで送信するように駆動する。これにより送信装置１０１の消費電力が低減される。また、受信装置１０２のアナログフロントエンド３２１も、2.5GHzのクロック信号が埋め込まれた2.5bpsのレートのデータを処理するように駆動する。これにより受信装置１０２の消費電力も低減される。
　したがって、例えば動画像のデータを処理する場合、データ伝送システム１００の消費電力は、例えば図１３に示されるように変動する。つまり、各フレームの画像データを伝送している間の消費電力に対して、ブランク期間における消費電力の増大が抑制される。このように、データ伝送システム１００は、消費電力の増大を抑制することができる。
　なお、図１４のグラフに示されるように、消費電力の低減量（または低減率）は、ブランク期間の長さに依存する。図１４に示されるグラフにおいて、実線が全ての状態において伝送レート10Gbpsを維持する場合の消費電力の例を示し、点線がブランク期間の伝送レートを2.5Gbpsにする場合の、ブランク率（ブランク期間の割合）に応じた消費電力の例を示している。このグラフに示されるように、ブランク率が高くなる程（つまり、ブランク期間が長くなる程）、消費電力の低減量が大きくなる（低減率が高くなる）。
　換言するに、データに埋め込まれたクロック信号の周波数を低減させる期間を長くする程、消費電力の増大をより大きく抑制することができる。なお、データに埋め込まれたクロック信号の周波数の低減量を大きくするほど（低減率を高くする程）、消費電力の増大をより大きく抑制することができる。また、送信装置１０１および受信装置１０２が有するレーン数が増大するほど、消費電力の増大をより大きく抑制することができる。
　以上のように消費電力の増大を抑制することにより、例えば、送信装置１０１や受信装置１０２の発熱量を低減させることができるので、筐体の小型化をより容易にすることができる。また、例えば、送信装置１０１や受信装置１０２を、電池を電源として駆動させる場合、連続稼働時間をより長期化させることができる。
　なお、以上においては画像データ（動画像）を伝送する場合を例に説明したが、送信対象（受信対象）のデータは、この例に限定されず、どのようなデータであっても、どのような構造であってもよい。
　なお、上述の例のように送信装置１０１と受信装置１０２とが複数のレーンを有する場合、各レーンにおいてデータに埋め込まれるクロック信号の周波数を、レーン毎に互いに独立制御するようにしてよい。つまり、各レーンにおいてデータに埋め込まれるクロック信号の周波数は、全てのレーンで統一されているようにしてもよいし、統一されていなくてもよい。
　レーン毎に周波数を制御する場合、送信用PLL１３１は、各レーンに対して、専用の分配クロックを生成し、それをそのレーンのレーン別送信部１３２に供給するようにすればよい。なお、その際、上述の例と同様に、分配クロックを増幅部１３３により増幅するようにしてもよい。
　このようにすることにより、より適応的に消費電力の増大を抑制することができる。
　＜３．第２の実施の形態＞
　　＜送信用PLL＞
　送信用PLL１３１の構成例を図３に示したが、送信用PLL１３１の構成は、この例に限定されない。例えば、PLL２０１の分周器２１５を用いて、分周クロックを生成するようにしてもよい。
　図１５は、その場合の送信用PLL１３１の主な構成例を示すブロック図である。図１５の例の場合、送信用PLL１３１は、図３の分配クロック生成部２０２の代わりに、分配クロック生成部５０１を有する。
　図１５に示されるように、分配クロック生成部５０１は、分周器２２１（図３）を有しておらず、選択部２２２は、分周器２１５を利用して分周クロックを得る。つまり、選択部２２２は、分周器２１５により分周されたフィードバック信号を分周クロックとして取得する（矢印５０２）。そして、選択部２２２は、その分周クロックとPLL出力クロックとのうちいずれか一方を、制御信号（クロックセレクト信号）の値に応じて選択し、その選択した信号を分配クロックとして出力する。
　以上のようにすることにより、図３の場合と比較して分配クロック生成部５０１における分周器を省略することができるので、送信装置１０１は、回路の小型化をより容易に実現することができる。また、消費電力の増大も抑制することができる。
　　＜分配クロック生成部２＞
　分配クロックの生成において、図１６の例の矢印５１１で示される部分のように、選択する信号を切り替える際にパルス幅が狭くなると、出力データのエッジが細かくなり、受信側には、ジッタが発生したように見えてしまうおそれがった。
　このようにして大きなジッタが乗ると、例えば受信装置１０２のクロックデータリカバリ３２２の位相ロックが外れてしまい、受信エラーを引き起こすおそれがあった。
　そこで、PLL出力クロックを、分周器の遅延量の分だけ遅延させ、さらに、クロックセレクト信号を取り込むためのフリップフロップの遅延量の分だけ遅延させるようにする。このようにすることにより、PLL出力クロックと、分周クロックと、クロックセレクト信号の切り替えタイミングとを制御することができるので、上述ようなジッタの発生を抑制することができる。したがって、受信装置１０２のクロックデータリカバリ３２２の位相ロックが外れるのを抑制することができる。これにより再ロックに要する時間を低減させることができるだけでなく、システムを安定動作させることができる。
　この場合の分配クロック生成部２０２の主な構成例を図１７に示す。図１７において、分配クロック生成部２０２は、フリップフロップ５２１、フリップフロップ５２２、遅延部５２３、遅延部５２４、遅延部５２５、フリップフロップ５２６、およびフリップフロップ５２７、および選択部５２８を有する。
　フリップフロップ５２１およびフリップフロップ５２２は、分周器２２１として機能し、PLL出力クロック（矢印２３６）を分周する（C4）。分周されたPLL出力クロック（分周クロック）は、分周前に比べて遅延量td1だけ遅延する。
　遅延部５２３は、その分周クロック（C4）を、さらに遅延量td2だけ遅延させる（CLK4）。この遅延量td2は、後述するクロックセレクト信号を取り込むためのフリップフロップの遅延量である。分周クロック（CLK4）は、選択部５２８に入力される。
　遅延部５２４は、PLL出力クロック（矢印２３６）を、遅延量td1だけ遅延させる（C0）。遅延部５２５は、そのPLL出力クロック（C0）を、さらに遅延量td2だけ遅延させる（CLK1）。PLL出力クロック（CLK1）は、選択部５２８に入力される。
　フリップフロップ５２６およびフリップフロップ５２７は、クロックセレクト信号（矢印１５７）を取り込む。取り込まれたクロックセレクト信号（S4）は、取り込む前の状態に比べて遅延量td2だけ遅延する。このクロックセレクト信号（S4）は、制御信号として選択部５２８に入力される。
　選択部５２８は、クロックセレクト信号（S4）の値に応じて、PLL出力クロック（CLK1）または、分周クロック（CLK4）を選択する。例えば、クロックセレクト信号（S4）の値が「０（L）」である場合、選択部５２８は、PLL出力クロック（CLK1）を選択する。また、例えば、クロックセレクト信号（S4）の値が「１（H）」である場合、選択部５２８は、分周クロック（CLK4）を選択する。選択部５２８は、選択した信号を分配クロック（矢印１５８）としてレーン別送信部１３２に（増幅部１３３を介して）供給する。
　このようにすることにより、PLL出力クロック（CLK1）、分周クロック（CLK4）、およびクロックセレクト信号（S4）が、分周クロック（C4）に対して遅延量td2だけ遅延する。すなわち、PLL出力クロック（CLK1）、分周クロック（CLK4）、およびクロックセレクト信号（S4）のタイミングが揃う。
　図１８に、分配クロックとして選択される信号が、PLL出力クロック（CLK1）から分周クロック（CLK4）に切り替わる場合の各信号の波形の例を示す。図１８に示されるように、PLL出力クロック（CLK1）、分周クロック（CLK4）、およびクロックセレクト信号（S4）のタイミングが揃うので、このようなクロックセレクト信号の値を切り替えることによる分配クロックにおけるジッタの発生が抑制される。したがって、ロックが外れるのを抑制することができる。
　図１９に、分配クロックとして選択される信号が、分周クロック（CLK4）からPLL出力クロック（CLK1）に切り替わる場合の各信号の波形の例を示す。この場合も、PLL出力クロック（CLK1）、分周クロック（CLK4）、およびクロックセレクト信号（S4）のタイミングが揃うので、このようなクロックセレクト信号の値を切り替えることによる分配クロックにおけるジッタの発生が抑制される。したがって、ロックが外れるのを抑制することができる。
　　＜分配クロック生成部３＞
　なお、図２０の例のように、PLL出力クロック（矢印２３６）を遅延させる遅延部５２４および遅延部５２５は、その順序を入れ替えてもよい。つまり、遅延部５２５が、PLL出力クロックを遅延させ、その後、遅延部５２４が、さらに遅延させるようにしてもよい。この場合も、PLL出力クロック（CLK1）、分周クロック（CLK4）、およびクロックセレクト信号（S4）のタイミングが揃うので、このようなクロックセレクト信号の値を切り替えることによる分配クロックにおけるジッタの発生が抑制される。したがって、ロックが外れるのを抑制することができる。
　　＜分配クロック生成部４＞
　また、図１７の例の場合、クロックセレクト信号（S4）の切り替えタイミングにおいて、PLL出力クロック（CLK1）と分周クロック（CLK4）とがともに「０（Law）」になる。しかしながら、このタイミングにおいて、PLL出力クロック（CLK1）と分周クロック（CLK4）とがともに「１（High）」になるようにしてもよい。その場合の分配クロック生成部２０２の様子の例を図２１に示す。図２１の例の場合、フリップフロップ５２１の代わりにフリップフロップ５５１が設けられている。また、フリップフロップ５２６の代わりにフリップフロップ５５２が設けられている。さらに、フリップフロップ５２７の代わりにフリップフロップ５５３が設けられている。
　フリップフロップ５５１には、PLL出力クロックの論理否定が入力される。また、フリップフロップ５５２およびフリップフロップ５５３には、分配クロックC4が入力される。このような構成とすることにより、図２２に示されるように、クロックセレクト信号（S4）の切り替えタイミングにおいて、PLL出力クロック（CLK1）と分周クロック（CLK4）とがともに「１（High）」になるようにすることができる。
　　＜分配クロック生成部５＞
　さらに、取り込まれたクロックセレクト信号をさらに遅延させるようにしてもよい。図２３に示されるように、取り込まれたクロックセレクト信号に対して遅延部５６１を設け遅延量td3だけ遅延させるようにしてもよい。
　このようにすることにより、図２４に示されるように、クロックセレクト信号（S4）が、PLL出力クロック（CLK1）や分周クロック（CLK4）に対して、遅延量td3だけ遅延する。したがって、クロックセレクト信号（S4）の値の切り替えタイミングにマージンが得られる。したがって、クロックセレクト信号の値を切り替えることによる分配クロックにおけるジッタの発生がさらに抑制される。したがって、ロックが外れるのをさらに抑制することができる。
　なお、以上においては、回路構成をシングルエンド構成で示したが、差動構成を用いるようにすることもできる。
　＜４．第３の実施の形態＞
　　＜アナログフロントエンド２＞
　図５においてアナログフロントエンド３２１の構成例を説明したが、アナログフロントエンド３２１の構成例は、この例に限定されない。例えば、図２５のＡに示されるように、CML回路のみにより構成されるようにしてもよい。図２５のＡの場合、アナログフロントエンド３２１は、差動増幅部５７１乃至差動増幅部５７４により構成される。差動増幅部５７１乃至差動増幅部５７４は、それぞれ、図２５のＢに示されるようなCML回路の差動増幅回路により構成される。
　ただし、この場合、回路の電流が一定電流に固定されるので、入力信号の速度が変わっても消費電流が変化しない。つまり、この例の場合、送信装置１０１において、データに埋め込まれたクロック信号の周波数を低減させても、受信装置１０２のアナログフロントエンド３２１の消費電力は低減されない。
　　＜アナログフロントエンド３＞
　また、例えば、図２６のＡに示されるように、アナログフロントエンド３２１が、差動増幅部５８１乃至差動増幅部５８４により構成されるようにしてもよい。差動増幅部５８１乃至差動増幅部５８４は、電流可変の差動増幅回路により構成される（図２６のＢ）。つまり、差動増幅部５８１乃至差動増幅部５８４は、図２６のＢに示されるように、電流可変の電流源５９１、並びに、可変抵抗５９２－１および可変抵抗５９２－２を有する。
　この差動増幅部５８１乃至差動増幅部５８４は、例えばレート変換信号を用いて、レートが２分の１に変更になった場合に抵抗値を２倍、電流源の電流を半分にするなどして、消費電流を低減させることができる。これにより、消費電力の増大を抑制することができる。
　なお、図２６の例においては、差動増幅部５８１乃至差動増幅部５８４が全て電流可変であるように説明したが、これに限らず、アナログフロントエンド３２１の一部の差動増幅部（CML回路）のみが、電流可変であるようにしてもよい。また、図５の例の場合において、差動増幅部３６１若しくは差動増幅部３６２、またはその両方を、電流可変とするようにしてもよい。
　＜５．その他＞
　　＜ソフトウエア＞
　上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。また、一部の処理をハードウエアにより実行させ、他の処理をソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここでコンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータ等が含まれる。
　図２７は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　図２７に示されるコンピュータ９００において、CPU（Central Processing Unit）９０１、ROM（Read Only Memory）９０２、RAM（Random Access Memory）９０３は、バス９０４を介して相互に接続されている。
　バス９０４にはまた、入出力インタフェース９１０も接続されている。入出力インタフェース９１０には、入力部９１１、出力部９１２、記憶部９１３、通信部９１４、およびドライブ９１５が接続されている。
　入力部９１１は、例えば、キーボード、マウス、マイクロホン、タッチパネル、入力端子などよりなる。出力部９１２は、例えば、ディスプレイ、スピーカ、出力端子などよりなる。記憶部９１３は、例えば、ハードディスク、RAMディスク、不揮発性のメモリなどよりなる。通信部９１４は、例えば、ネットワークインタフェースよりなる。ドライブ９１５は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア９２１を駆動する。
　以上のように構成されるコンピュータでは、CPU９０１が、例えば、記憶部９１３に記憶されているプログラムを、入出力インタフェース９１０およびバス９０４を介して、RAM９０３にロードして実行することにより、上述した一連の処理が行われる。RAM９０３にはまた、CPU９０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
　コンピュータ（CPU９０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア９２１に記録して適用することができる。その場合、プログラムは、リムーバブルメディア９２１をドライブ９１５に装着することにより、入出力インタフェース９１０を介して、記憶部９１３にインストールすることができる。また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部９１４で受信し、記憶部９１３にインストールすることができる。その他、このプログラムは、ROM９０２や記憶部９１３に、あらかじめインストールしておくこともできる。
　　＜補足＞
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本技術は、装置またはシステムを構成するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
　なお、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
　また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
　また、例えば、上述したプログラムは、任意の装置において実行することができる。その場合、その装置が、必要な機能（機能ブロック等）を有し、必要な情報を得ることができるようにすればよい。
　また、例えば、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。換言するに、１つのステップに含まれる複数の処理を、複数のステップの処理として実行することもできる。逆に、複数のステップとして説明した処理を１つのステップとしてまとめて実行することもできる。
　コンピュータが実行するプログラムは、プログラムを記述するステップの処理が、本明細書で説明する順序に沿って時系列に実行されるようにしても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで個別に実行されるようにしても良い。つまり、矛盾が生じない限り、各ステップの処理が上述した順序と異なる順序で実行されるようにしてもよい。さらに、このプログラムを記述するステップの処理が、他のプログラムの処理と並列に実行されるようにしても良いし、他のプログラムの処理と組み合わせて実行されるようにしても良い。
　本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
　なお、本技術は以下のような構成も取ることができる。
　（１）　クロック信号が埋め込まれたデータを送信する送信部と、
　前記データに埋め込まれた前記クロック信号の周波数を制御し、所定の期間において前記クロック信号の前記周波数を低減させるクロック制御部と
　を備える送信装置。
　（２）　所定の周波数の信号を生成する生成部と、
　前記所定の期間において、前記生成部により生成される前記信号が分周された分周クロック信号を含む、周波数が互いに異なる複数の信号の中からいずれか１つを選択する選択部と
　をさらに備え、
　前記クロック制御部は、前記データに埋め込まれた前記クロック信号を、前記選択部により選択された前記信号に同期させることにより、前記クロック信号の周波数を制御する
　（１）に記載の送信装置。
　（３）　前記選択部は、前記信号を分周する分周器を備える
　（２）に記載の送信装置。
　（４）　前記選択部は、
　　前記信号を前記分周器の遅延量の分だけ遅延させる第１の遅延部と、
　　前記第１の遅延部により遅延された前記信号を、前記クロック制御部からの制御信号を取り込むためのフリップフロップの遅延量の分だけ遅延させる第２の遅延部と
　を備える（３）に記載の送信装置。
　（５）　前記選択部は、前記クロック制御部により前記選択部による選択の切り替えタイミングにおいて、前記信号と前記分周クロック信号とがともにＨになるように構成される
　（４）に記載の送信装置。
　（６）　前記選択部は、
　　前記信号を、前記クロック制御部からの制御信号を取り込むためのフリップフロップの遅延量の分だけ遅延させる第１の遅延部と、
　　前記第１の遅延部により遅延された前記信号を、前記分周器の遅延量の分だけ遅延させる第２の遅延部と
　を備える（３）に記載の送信装置。
　（７）　前記選択部は、前記フリップフロップにより取り込まれた前記クロック制御部からの制御信号を遅延させる第３の遅延部をさらに備える
　（６）に記載の送信装置。
　（８）　前記選択部は、前記生成部により生成される前記信号と、前記生成部が有する分周器により前記信号が分周された分周クロック信号とのいずれか一方を、前記クロック信号として選択する
　（２）に記載の送信装置。
　（９）　前記クロック制御部は、前記所定の期間において、前記クロック信号の周波数を1/4にする
　（１）乃至（８）のいずれかに記載の送信装置。
　（１０）　前記送信部は、前記クロック信号の周波数を可変とすることを示す通知を送信する
　（１）乃至（９）のいずれかに記載の送信装置。
　（１１）　前記クロック制御部は、前記送信部が画像データを送信する場合、水平ブランク期間および垂直ブランク期間の間、前記クロック信号の前記周波数を低減させる
　（１）乃至（１０）のいずれかに記載の送信装置。
　（１２）　前記クロック制御部は、水平同期信号または垂直同期信号に同期して前記クロック信号の前記周波数を切り替える
　（１１）に記載の送信装置。
　（１３）　前記送信部は、互いに独立にデータを送信可能な構成を複数備える
　（１）乃至（１２）のいずれかに記載の送信装置。
　（１４）　前記クロック制御部は、前記クロック信号の前記周波数を、前記構成毎に制御する
　（１３）に記載の送信装置。
　（１５）　クロック信号が埋め込まれたデータを送信し、
　前記データに埋め込まれた前記クロック信号の周波数を制御し、所定の期間において前記クロック信号の前記周波数を低減させる
　送信方法。
　（１６）　クロック信号が埋め込まれたデータと、前記クロック信号の周波数を可変とすることを示す通知とを受信する受信部と、
　前記受信部により受信された前記通知に基づいて、所定の期間において、前記受信部により受信された前記データの周波数を低減させる信号処理部と
　を備える受信装置。
　（１７）　前記信号処理部は、前記所定の期間において、前記受信部により受信された前記データを間引く
　（１６）に記載の受信装置。
　（１８）　前記信号処理部は、前記所定の期間において、前記信号処理部を駆動させるクロック信号の周波数を低減させる
　（１６）に記載の受信装置。
　（１９）　前記受信部は、
　　前記クロック信号が埋め込まれた前記データを含むアナログ信号を処理する、CMOS回路を含むアナログフロントエンドと、
　　前記アナログフロントエンドにより処理された前記アナログ信号を処理して前記データと前記クロック信号を分離するクロックデータリカバリと
　を備える（１６）乃至（１８）のいずれかに記載の受信装置。
　（２０）　クロック信号が埋め込まれたデータと、前記クロック信号の周波数を可変とすることを示す通知とを受信し、
　受信された前記通知に基づいて、所定の期間において、受信された前記データの周波数を低減させる
　受信方法。
　１００　データ伝送システム，　１０１　送信装置，　１０２　受信装置，　１０３　伝送路，　１１１　制御部，　１１２　送信部，　１２１　データ解析部，　１２２　切り替え情報供給部，　１２３　クロック制御部，　１３１　送信用PLL，　１３２　レーン別送信部，　１３３　増幅部，　１４１　パラレルシリアル変換器，　１４２　ドライバ，　２０１　PLL，　２０２　分配クロック生成部，　２１１　位相周波数比較器，　２１２　チャージポンプ，　２１３　ローパスフィルタ，　２１４　電圧制御発信器，　２１５　分周器，　２２１　分周器，　２２２　選択部，　３０１　受信部，　３０２　情報処理部，　３１１　レーン別受信部，　３２１　アナログフロントエンド，　３２２　クロックデータリカバリ，　３２３　シリアルパラレル変換器，　３３１　切り替え情報取得部，　３３２　データ間引き部，　３３３　画像処理部，　３３４　クロック制御部，　３６１および３６２　差動増幅部，　３６３　CMLCMOS変換回路，　３６４および３６５　インバータ，　５０１　分配クロック生成部，　５２１および５２２　フリップフロップ，　５２３乃至５２５　遅延部，　５２６および５２７　フリップフロップ，　５２８　選択部，　５５１乃至５５３　フリップフロップ，　５６１　遅延部，　５７１乃至５７４　差動増幅部，　５８１乃至５８４　差動増幅部，　９００　コンピュータ

Claims (20)

  1. 　クロック信号が埋め込まれたデータを送信する送信部と、
    　前記データに埋め込まれた前記クロック信号の周波数を制御し、所定の期間において前記クロック信号の前記周波数を低減させるクロック制御部と
    　を備える送信装置。
  2. 　所定の周波数の信号を生成する生成部と、
    　前記生成部により生成される前記信号が分周された分周クロック信号を含む、周波数が互いに異なる複数の信号の中からいずれか１つを選択する選択部と
    　をさらに備え、
    　前記クロック制御部は、前記データに埋め込まれた前記クロック信号を、前記選択部により選択された前記信号に同期させることにより、前記クロック信号の周波数を制御する
    　請求項１に記載の送信装置。
  3. 　前記選択部は、前記信号を分周する分周器を備える
    　請求項２に記載の送信装置。
  4. 　前記選択部は、
    　　前記信号を前記分周器の遅延量の分だけ遅延させる第１の遅延部と、
    　　前記第１の遅延部により遅延された前記信号を、前記クロック制御部からの制御信号を取り込むためのフリップフロップの遅延量の分だけ遅延させる第２の遅延部と
    　を備える請求項３に記載の送信装置。
  5. 　前記選択部は、前記クロック制御部により前記選択部による選択の切り替えタイミングにおいて、前記信号と前記分周クロック信号とがともにＨになるように構成される
    　請求項４に記載の送信装置。
  6. 　前記選択部は、
    　　前記信号を、前記クロック制御部からの制御信号を取り込むためのフリップフロップの遅延量の分だけ遅延させる第１の遅延部と、
    　　前記第１の遅延部により遅延された前記信号を、前記分周器の遅延量の分だけ遅延させる第２の遅延部と
    　を備える請求項３に記載の送信装置。
  7. 　前記選択部は、前記フリップフロップにより取り込まれた前記クロック制御部からの制御信号を遅延させる第３の遅延部をさらに備える
    　請求項６に記載の送信装置。
  8. 　前記選択部は、前記生成部により生成される前記信号と、前記生成部が有する分周器により前記信号が分周された分周クロック信号とのいずれか一方を、前記クロック信号として選択する
    　請求項２に記載の送信装置。
  9. 　前記クロック制御部は、前記所定の期間において、前記クロック信号の周波数を1/4にする
    　請求項１に記載の送信装置。
  10. 　前記送信部は、前記クロック信号の周波数を可変とすることを示す通知を送信する
    　請求項１に記載の送信装置。
  11. 　前記クロック制御部は、前記送信部が画像データを送信する場合、水平ブランク期間および垂直ブランク期間の間、前記クロック信号の前記周波数を低減させる
    　請求項１に記載の送信装置。
  12. 　前記クロック制御部は、水平同期信号または垂直同期信号に同期して前記クロック信号の前記周波数を切り替える
    　請求項１１に記載の送信装置。
  13. 　前記送信部は、互いに独立にデータを送信可能な構成を複数備える
    　請求項１に記載の送信装置。
  14. 　前記クロック制御部は、前記クロック信号の前記周波数を、前記構成毎に制御する
    　請求項１３に記載の送信装置。
  15. 　クロック信号が埋め込まれたデータを送信し、
    　前記データに埋め込まれた前記クロック信号の周波数を制御し、所定の期間において前記クロック信号の前記周波数を低減させる
    　送信方法。
  16. 　クロック信号が埋め込まれたデータと、前記クロック信号の周波数を可変とすることを示す通知とを受信する受信部と、
    　前記受信部により受信された前記通知に基づいて、所定の期間において、前記受信部により受信された前記データの周波数を低減させる信号処理部と
    　を備える受信装置。
  17. 　前記信号処理部は、前記所定の期間において、前記受信部により受信された前記データを間引く
    　請求項１６に記載の受信装置。
  18. 　前記信号処理部は、前記所定の期間において、前記信号処理部を駆動させるクロック信号の周波数を低減させる
    　請求項１６に記載の受信装置。
  19. 　前記受信部は、
    　　前記クロック信号が埋め込まれた前記データを含むアナログ信号を処理する、CMOS回路を含むアナログフロントエンドと、
    　　前記アナログフロントエンドにより処理された前記アナログ信号を処理して前記データと前記クロック信号を分離するクロックデータリカバリと
    　を備える請求項１６に記載の受信装置。
  20. 　クロック信号が埋め込まれたデータと、前記クロック信号の周波数を可変とすることを示す通知とを受信し、
    　受信された前記通知に基づいて、所定の期間において、受信された前記データの周波数を低減させる
    　受信方法。
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