CN101874380A - 发送方法以及发送装置 - Google Patents

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CN101874380A CN200880117662A CN200880117662A CN101874380A CN 101874380 A CN101874380 A CN 101874380A CN 200880117662 A CN200880117662 A CN 200880117662A CN 200880117662 A CN200880117662 A CN 200880117662A CN 101874380 A CN101874380 A CN 101874380A
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Abstract

本发明提供一种发送装置，其具有：数据发送电路(102)、时钟发送电路(104)、相位控制电路(105)。数据发送电路(102)将发送数据(Dout)发送至接收装置。时钟发送电路(104)与由数据发送电路进行的发送数据的发送一起将发送时钟(CKout)发送至接收装置。相位控制电路(105)在由时钟发送电路对发送时钟进行发送之后，将发送时钟(CKout)的相位改变至与发送数据(Dout)不同的相位。

Description

发送方法以及发送装置
技术领域
本发明涉及一种发送数据以及时钟的方法以及装置。
背景技术
近年来，随着数字信号的信息量增加，传输方式从并行传输方式向串行传输方式变化，数据速率(传输速率)也从几百Mbps向几Gbps变化(例如，DVI(Digital Visual Interface：数字视频接口)或HDMI(HighDifinition Multimedia Interface：高清晰多媒体接口)等)。由于这种传输速度的高速化，收发时所容许的定时裕量(timing margin)变得越来越严格。特别是来自发送装置的发送信号通过板上的布线或传输用电缆时，由于其发送信号中叠加了外界的影响(噪声)，因此接收装置中为了正确接收来自发送装置的发送数据，需要调整发送数据与锁存时钟(发送数据的获取定时)之间的相位关系。
图9是表示以往的发送装置以及接收装置的结构例。在此，对发送k位(k为2以上的整数)的并行数据Din[1:k]的例子进行说明。此外，虽然图9中对于1个发送时钟CKout发送1个发送数据Dout，但是也可以发送多个发送数据。例如，上述的DVI或HDMI中，与1个发送时钟一起发送3个发送数据(10位的串行数据)。
发送装置91生成输入时钟CKin的频率的k倍的内部时钟，并基于该内部时钟将并行数据Din[1:k]转换为k位的串行数据，作为发送数据Dout进行发送。另外，发送装置91对内部时钟的频率以(1/k)进行分频，作为发送时钟CKout进行发送。来自发送装置91的发送数据Dout以及发送时钟CKout经由传输路径90传播至接收装置92。
接收装置92具有：相位调整电路901、串并转换电路902。相位调整电路901基于来自传输路径90的发送数据Dout以及发送时钟CKout调整k个锁存时钟LCK、LCK、…的相位。串并转换电路902例如由k个触发器FF9、FF9、…构成，与来自相位调整电路901的k个锁存时钟LCK、LCK、…同步地获取发送数据Dout。由此，发送数据Dout作为并行数据被接收装置92中获取。
图10表示图9所示的相位调整电路901的内部结构图。相位调整电路901具有：PLL电路910、延迟调整电路911、多相时钟生成电路912、k个相位比较电路913、913、…、延迟控制电路914和选择电路915。
PLL电路910将发送时钟CKout的频率乘以k倍，作为基准时钟CKa进行输出。延迟调整电路911根据控制电压VC使来自PLL电路910的基准时钟CKa延迟。
多相时钟生成电路912基于由延迟调整电路911进行了延迟的基准时钟CKa，生成(k×j)个(j为1以上的整数)延迟时钟CKb、CKb、…。(k×j)个延迟时钟CKb、CKb、…其频率为基准时钟CKa(1/k)，相位各偏移(2π/(k×j))。
各相位比较电路913、913、…对由多相时钟生成电路912生成的j个延迟时钟CKb、CKb、…的相位与发送数据Dout的相位进行比较。例如，如特开2003-218843号公报(专利文献1)所示，各相位比较电路913、913、…对发送数据Dout执行3倍的过采样时，各相位比较电路913、913、…使用相位各偏移了(2π/3k)的3个延迟时钟CKb、CKb、CKb来执行过采样。
延迟控制电路914基于由各相位比较电路913、913、…得到的比较结果增减用于控制延迟调整电路911中的延迟量的控制信号VC。
选择电路915基于由各相位比较电路913、913、…得到的比较结果，从多相时钟生成电路912所生成的延迟时钟CKb、CKb、…中选择锁存时钟LCK、LCK、…。
这样来执行相位调整处理。
图11表示控制电压VC与延迟时钟CKb的相位之间的对应关系。如图11所示，控制信号VC的电压值越高，则延迟时钟CKb相对于控制电压VC的变动量的相位偏移量越小。例如，控制电压VC仅增大电压量Vm的情况下，状态Pb处的延迟时钟CKb的相位偏移量Tb比状态Pa处的延迟时钟CKb的相位偏移量Ta小。也就是说，状态Pb与状态Pa相比是对于控制电压VC的抖动的耐性较强的状态(稳定状态)。
专利文献1：特开2003-218843号公报
但是，接收装置中通常在稳定状态下延迟时钟CKb的相位未必被锁定。延迟时钟CKb相对于控制电压VC的变动的相位偏移量较大的状态下(不稳定状态：例如图11的状态Pa)，若延迟时钟CKb的相位被锁存，则由于控制电压VC的抖动，延迟时钟CKb的相位将出现较大变动。因此，在后段的串并转换电路中不能充分地确保触发器的调整/保持时间，不能正确地获取发送数据Dout。
发明内容
因此，本发明的目的是在延迟时钟相对于控制电压的变动的相位偏移量较小的状态(稳定状态)下提高锁定延迟时钟的相位的可能性。
根据本发明的一个方面，发送方法是对接收装置发送数据以及时钟的方法，上述接收装置具有：时钟生成电路，其基于接收时钟生成延迟时钟并且能够由控制电压改变该延迟时钟的相位延迟量；相位比较电路，其对接收数据的相位与由上述时钟生成电路生成的延迟时钟的相位进行比较；以及延迟控制电路，其基于上述相位比较电路的比较结果增减上述控制电压，上述发送方法具有：步骤(a)，向上述接收装置发送发送数据，并且向上述接收装置发送发送时钟；步骤(b)，将步骤(a)中所发送的发送时钟的相位改变至与上述发送数据不同的相位。
在上述发送方法中，通过改变发送时钟的相位，能够在接收装置中再次执行相位调整处理，能够提高在稳定状态(延迟时钟的相对于控制电压的变动相位偏移量较小的状态)下锁定延迟时钟的相位的可能性。由此，能够强化接收装置的抖动耐性，能够减少由接收装置中的发送数据的误锁存而引起的通信错误。
优选上述发送方法还具有步骤(c)，该步骤(c)在上述步骤(b)中改变发送时钟的相位之后，再次改变该发送时钟的相位。
在上述发送方法中，通过对发送时钟的相位改变多次，能够进一步提高在稳定状态下锁存延迟时钟的相位的可能性。
根据本发明的另一方面，发送装置向接收装置发送数据以及时钟，上述接收装置具有：时钟生成电路，其基于接收时钟生成延迟时钟并且能够由控制电压改变该延迟时钟的相位延迟量；相位比较电路，其对接收数据的相位与由上述时钟生成电路生成的延迟时钟的相位进行比较；以及延迟控制电路，其基于上述相位比较电路的比较结果增减上述控制电压，上述发送装置具有：数据发送电路，其向上述接收装置发送发送数据；时钟发送电路，与由上述数据发送电路进行的发送数据的发送一起向上述接收装置发送发送时钟，并且能够调整该发送时钟的相位；以及相位控制电路，在由上述时钟发送电路进行发送时钟的发送之后，将该发送时钟的相位改变至与上述发送数据不同的相位。
在上述发送装置中，能够提高在稳定状态(延迟时钟对控制电压的变动的相位偏移量较小的状态)下锁存延迟时钟的相位的可能性。
如上所述，在接收装置中能够提高在稳定状态(延迟时钟对控制电压的变动的相位偏移量较小的状态)下锁定延迟时钟的相位的可能性。
附图说明
图1是表示根据本发明的发送装置的结构的框图。
图2是用于对由图1所示的相位变换电路生成的延迟时钟的相位进行说明的图。
图3是用于对图1所示的发送装置的动作进行说明的图。
图4是用于对图1所述的发送装置的动作的变形例进行说明的图。
图5是用于对图1所示的发送装置的动作的其他变形例进行说明的图。
图6是用于对图1所示的发送装置的动作的其他变形例进行说明的图。
图7是表示图1所示的相位改变电路的变形例的图。
图8是用于对具有图7所示的相位改变电路的具有的发送装置的动作进行说明的图。
图9是表示以往的发送装置以及接收装置的结构例的框图。
图10是表示图9所示的相位调整电路的内部结构例的框图。
图11是用于说明接收装置中的控制电压与时钟的相位之间的关系的曲线图。
图中：
11-发送装置
101-PLL电路
102-并串转换电路(数据发送电路)
103-分频电路
104、104a-相位改变电路(时钟发送电路)
105-相位控制电路
DLY1、DLY2-延迟元件
SEL-选择电路
CS1、CS2-可变电流源
90-传输路径
91-发送装置
92-接收装置
901-PLL电路
902-相位调整电路
903-串并转换电路
FF1-触发器
911-延迟调整电路
912-多相时钟生成电路
913-相位比较电路
914-延迟控制电路
915-选择电路
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。另外，对于图像相同或者相当的部分附于相同的符号不进行反复说明。
(发送装置的结构)
图1是表示根据本发明的实施方式的发送装置的结构。发送装置11具有：PLL电路101、并串转换电路102(数据发送电路)、分频电路103、相位改变电路104(时钟发送电路)、相位控制电路105。该发送装置11将k位(k为1以上的整数)的并行数据Din[1:k]转换为k位的串行数据并作为发送数据Dout进行发送，并且基于具有规定频率的输入时钟CKin来发送时钟CKout进行发送。
PLL电路101在输入时钟CKin的频率上乘以k倍作为内部时钟CKr进行输出。
并串转换电路102与来自PLL电路101的内部时钟CKr同步地将k位的并行数据Din[1:k]转换为k位的串行数据，将其作为发送数据Dout进行发送。
分频电路103对来自PLL101的内部时钟CKr的频率以(1/k)进行分频，并将分频后的时钟作为分频时钟CK0进行输出。
相位改变电路104接收来自分频电路103的分频时钟CK0，并发送发送时钟CKout。另外，相位改变电路104构成为能够调整发送时钟CKout的相位。例如，相位改变电路104包括：级联连接的n个延迟元件DLY1、DLY1、…；选择电路SEL1，对由相位控制电路105进行的控制进行响应，而选择并输出分频时钟CK0以及延迟元件DLY1、DLY1、…的各自的输出CK1、CK2、…CKn中的任意一个。
相位控制电路105控制从相位改变电路104输出的发送时钟CKout的相位。
在此，延迟元件DLY1、DLY1、…各自的延迟量为“P”，分频时钟CK0以及延迟时钟CK1、CK2、…CKn如图2所示其相位各进行了“P”的偏移。此外，各延迟元件DLY1、DLY1、…的延迟量也可以是各自不同。另外，延迟时钟CK(X)与时钟信号CK(X+3)之间的相位差使其为相当于发送数据Dout的1位宽的相位量“DP”(在此，1≤x≤n-3)。
(接收装置的结构)
作为发送对象的接收装置例如与图9、图10所示的结构相同，具有：时钟生成电路(例如，PLL电路910、延迟调整电路911、多相时钟生成电路912等)、相位比较电路(例如，相位比较电路913、913、…)、延迟控制电路(例如，延迟控制电路914)。时钟生成电路基于接收到的时钟生成1个或者多个延迟时钟。另外，由时钟生成电路所生成的延迟时钟的相位延迟量可以由控制电压进行调整。相位比较电路对接收到的数据的相位与延迟时钟的相位进行比较。延迟控制电路基于相位比较电路的比较结果增减控制电压。此外，为了将发送数据Dout作为并行数据获取，接收装置也可以具有选择电路915、或串并转换电路902。
(由发送装置进行的动作)
接下来，参照图3对由图1所示的发送装置进行的动作进行说明。另外，在此，为了使说明简单，接收装置具有图9、图10所示的结构。
首先，在时刻t1对发送装置11提供并行数据Din[1:k]与输入时钟CKin。PLL电路101基于输入时钟CKin输出内部时钟CKr。并串转换电路102与内部时钟CKr同步地对并行数据Din[1:k]进行并串转换，发送发送数据Dout。另一方面，分频电路103对内部时钟CKr进行分频，并将分频时钟CK0输出至相位改变电路104。此时，相位控制电路105控制选择电路SEL1使其选择延迟时钟CK3(即，延迟时钟CK3作为发送时钟CKout从相位改变电路104进行发送)。这样一来，发送数据Dout以及发送时钟CKout(延迟时钟CK3)被发送至接收装置92。接收装置92中，PLL电路910基于来自发送装置11的发送时钟CKout输出基准时钟CKa，延迟调整电路911根据控制电压VC使来自PLL电路910的基准时钟CKa延迟，并将延迟后的时钟提供给多相时钟生成电路912。这样，接收装置92中，基于延迟时钟CK3即发送时钟CKout执行相位调整处理。
接下来，在时刻t2，相位控制电路105控制选择电路SEL1使其选择相位比延迟时钟CK3滞后“DP+P”的延迟时钟CK7(即，将相对于延迟时钟CK3相位、延迟量比相当于1位宽度的相位量大的延迟时钟CK7作为发送时钟CKout进行发送)。由此，在接收装置92中，基于延迟时钟CK7即发送时钟CKout再次执行相位调整处理。此外，时刻t1与时刻t2之间的期间只要是接收装置92中执行相位调整处理的程度的长度即可。
如上所述，通过改变发送时钟CKout的相位，能够在接收装置中再次执行相位调整处理，能够提高在稳定状态下(延迟时钟CKb的相对于控制电压VC的变动的相位偏移量较小的状态，例如图11的状态Pb)锁定延迟时钟CKb的相位的可能性。由此，能够强化接收装置的抖动耐性，能够减少接收装置中发送数据的误锁存(miss latch)而引起的通信错误。
(相位改变量)
此外，时刻t2处的发送时钟CKout的相位改变量可以比发送数据Dout的1位宽度小。也就是说，在时刻t2，若使发送时钟CKout的相位改变至与发送数据Dout不同的相位，则能够在接收装置92中再次执行相位调整处理。
(相位改变次数)
再有，如图4、图5、图6所示，也可以在时刻t2改变发送时钟CKout的相位之后，进一步改变发送时钟CKout的相位。例如，图4中，随着进入时刻t3、t4、t5，发送时钟CKout的相位阶段性地使其分别超前相位量“P”，图5中阶段性地各延迟相位量“P”。另外，在图6中，阶段性地使其分别超前相位量“P”之后，在时刻t5使发送时钟CKout的相位延迟相位量“2P”。相反，也可以阶段性地使其各延迟相位量“P”之后，使发送时钟CKout的相位超前。这样，通过使发送时钟CKout的相位改变多次，能够进一步提高接收装置92处于稳定状态的可能性。
(相位改变量以及相位改变次数的决定)
发送时钟CKout的相位改变量以及相位改变次数也可以基于输入时钟CKin的频率决定。例如，相位控制电路105可以基于PLL电路101的频率信息(低通滤波器的电压值等)决定发送时钟CKout的相位改变量以及相位改变次数。另外，在DVI以及HDMI中，由于规定发送时钟CKout的频率，因此相位控制电路105也可以基于传输标准决定发送时钟CKout的相位改变量以及相位改变次数。
(相位改变的状态)
另外，发送时钟CKout的改变可以不是阶段性的而是连续的。例如，发送装置11中可以代替图1所示的相位改变电路104具有图7所示的相位改变电路104a。相位改变电路104a包括：延迟元件DLY2、可变电流源CS1、CS2。延迟元件DLY2接收来自分频电路103的分频时钟CK0并输出发送时钟CKout。可变电流源CS1、CS2对延迟元件DLY2提供电流。相位控制电路105调整可变电流源CS1、CS2的电流量。可变电流源CS1、CS2的电流量越多，则延迟元件DLY2中的延迟量越小。对相位控制电路105的控制进行响应，可变电流源CS1、CS2逐渐改变电流量。其结果是延迟元件DLY2中的延迟量逐渐改变，发送时钟CKout的相位如图8所示那样连续改变。
(产业上的利用可能性)
如上所述，根据本发明的发送方法以及发送装置，能够提高接收装置中在稳定状态下延迟时钟被锁定的可能性。

Claims (10)

1.一种发送方法，向接收装置发送数据以及时钟，
所述接收装置具有：
时钟生成电路，其基于接收时钟生成延迟时钟并且能够由控制电压改变该延迟时钟的相位延迟量；
相位比较电路，其对接收数据的相位与由所述时钟生成电路生成的延迟时钟的相位进行比较；以及
延迟控制电路，其基于所述相位比较电路的比较结果增减所述控制电压，
所述发送方法具有：
步骤(a)，向所述接收装置发送发送数据，并且向所述接收装置发送发送时钟；
步骤(b)，将步骤(a)中所发送的发送时钟的相位改变为与所述发送数据不同的相位。
2.根据权利要求1所述的发送方法，其中，
还具有步骤(c)，在所述步骤(b)中改变了发送时钟的相位之后，再次改变该发送时钟的相位。
3.根据权利要求2所述的发送方法，其中，
所述发送时钟基于具有规定的频率的输入时钟而生成，
所述发送时钟的相位的改变基于所述输入时钟的频率来执行。
4.根据权利要求1、2、3中的任意一项所述的发送方法，其中，
所述发送时钟的相位的改变是阶段性的。
5.根据权利要求1、2、3中的任意一项所述的发送方法，其中，
所述发送时钟的相位的改变是连续的。
6.一种发送装置，向接收装置发送数据以及时钟，
所述接收装置具有：
时钟生成电路，其基于接收时钟生成延迟时钟，并且能够由控制电压改变该延迟时钟的相位延迟量；
相位比较电路，其对接收数据的相位与由所述时钟生成电路生成的延迟时钟的相位进行比较；以及
延迟控制电路，其基于所述相位比较电路的比较结果，增减所述控制电压，
所述发送装置具有：
数据发送电路，其向所述接收装置发送发送数据；
时钟发送电路，其与由所述数据发送电路进行的发送数据的发送一起向所述接收装置发送发送时钟，并且能够调整该发送时钟的相位；以及
相位控制电路，其在由所述时钟发送电路进行发送时钟的发送之后，将该发送时钟的相位改变为与所述发送数据不同的相位。
7.根据权利要求6所述的发送装置，其中，
所述相位控制电路多次改变所述发送时钟的相位。
8.根据权利要求7所述的发送装置，其中，
所述时钟发送电路基于具有规定频率的输入时钟生成所述发送时钟，
所述相位控制电路基于所述输入时钟的频率改变所述发送时钟的相位。
9.根据权利要求6、7、8中任意一项所述的发送装置，其中，
所述时钟发送电路具有：
多个级联连接的延迟元件；以及
选择电路，其对所述相位控制电路的控制进行响应，从而选择并输出所述多个延迟元件之中的任意一个的输出。
10.根据权利要求6、7、8中的任意一项所述的发送装置，其中，
所述时钟发送电路具有：
延迟元件，其输出所述发送时钟；以及
可变电流源，其对所述延迟元件提供电流，
所述相位控制电路通过调整所述可变电流源的电流量，改变所述发送时钟的相位。
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