TWI777557B - 基於高速同步觸發匯流排電路的同步觸發方法 - Google Patents

基於高速同步觸發匯流排電路的同步觸發方法 Download PDF

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Abstract

高速同步觸發匯流排電路分為中央控制板部分和測試板卡部分，每個部分均包括現場可程式設計閘陣列(FPGA)晶片和電路介面。FPGA晶片帶有兩埠的同步訊號輸出端和兩埠的同步訊號接收端。中央控制板部分的FPGA晶片經由電路介面與主電腦的通訊匯流排連接，測試板卡部分的FPGA晶片經由電路介面與晶片測試裝置的功能單元連接。中央控制板部分的同步訊號輸出端和測試板卡部分的同步訊號接收端、測試板卡部分的同步訊號輸出端和中央控制板部分的同步訊號接收端均經由高速通訊電纜互相連接。本案利用FPGA晶片的LVDS埠訊號特性，提供高速觸發及同步訊號輸入輸出。

Description

基於高速同步觸發匯流排電路的同步觸發方法
本案屬於晶片測試裝置技術領域，並涉及一種高速同步觸發匯流排電路與一種同步觸發協議(方法)。
自動測試設備(automatic test equipment,ATE)通常用於在晶片製造領域中測試對製造出的晶片進行邏輯測試，確保在晶片的性能符合設計要求。在自動測試機內部通常為不同測試專案，設計有不同的測試板卡，中央控制板與各測試板卡之間通過匯流排進行同步觸發。同步觸發通訊內部通訊分為並行通訊和串列通訊兩種。並行通訊通常是將資料位元組的各位元用多條資料線同時進行傳送，但需要多條資料線和控制線，對系統整體來說佔用較多資源，運行速度由於資料位元對齊的困難而受到限制。串列通訊通常是將資料拆分為一位元一位元的模式，在單條資料線上傳輸，優點是節約系統資源，單線路傳送速率極快(可以達到5Gbps)。但是，板與板之間由於共用接地，使得通訊兩端板卡之間的低頻擾動相互影響，不符合晶片測試中高速同步觸發的需要。
本案提供一種高速同步觸發匯流排電路，解決中央控制板與各測試板卡之間安全且高速通訊的問題。
一種高速同步觸發匯流排電路，一中央控制板部分和一測試板卡部分，該中央控制板部分以及該測試板卡部分各自包括一現場可程式設計閘陣列晶片和一電路介面，其中該現場可程式設計閘陣列晶片具有兩埠的同步訊號輸出端和兩埠的同步訊號接收端，該中央控制板部分的該現場可程式設計閘陣列晶片經由該電路介面與一主電腦的一通訊匯流排連接，該測試板卡部分的該現場可程式設計閘陣列晶片經由該電路介面與一晶片測試裝置的一功能單元連接，該中央控制板部分的該同步訊號輸出端和該測試板卡部分的該同步訊號接收端、該測試板卡部分的該同步訊號輸出端和該中央控制板部分的該同步訊號接收端均經由一高速通訊電纜互相連接。
進一步的，該中央控制板部分和該測試板卡部分之間不共用接地，藉以有效隔離板卡之間的低頻擾動。
進一步的，該現場可程式設計閘陣列晶片的同步訊號輸出端和同步訊號接收端為低電壓差動訊號訊號埠。
進一步的，該高速通訊電纜為一差動同軸電纜。
進一步的，在該現場可程式設計閘陣列晶片的兩埠的同步訊號接收端前各接有一個電容進行直流隔離。
更進一步的，該電容的容值為10奈法拉。
一種使用上述電路進行傳輸的同步觸發協議(方法)，操作為發送端的FPGA晶片將觸發及同步訊號進行資料編碼，資料0編碼為01，資料1編 碼為10，操作為接收端的FPGA晶片將資料編碼解碼為觸發及同步訊號，發送端發送觸發及同步訊號固定與接收端相差一個時鐘週期，通過硬體消除固定的一個時鐘週期後即可保證觸發及同步訊號不受干擾地準確同步及觸發。
1)本案利用FPGA(現場可程式設計閘陣列)晶片的高速埠LVDS(低電壓差動訊號)訊號特性，提供高速觸發及同步訊號輸入輸出，不需要額外驅動電路，降低了成本。
2)藉由共高速差分同軸電纜配合接收端的電容濾波隔絕直流，實現和內部觸發及同步訊號的上傳和分發，板卡之間直流隔離，支援不同電壓的板卡互相連接並避免共地的干擾。
3)配合專用同步觸發協議，在極低延時(有且僅有一個時鐘的固定延遲)內完成系統的觸發，提高了整個ATE測試系統的測試效率。同時，當有多個儀器板卡協同工作時，都工作在相同的延遲條件，可以保證大系統的嚴格同步觸發。避免了傳統的觸發匯流排，無法規避多板卡間的觸發非同步問題。
1:中央控制板部分
2:測試板卡部分
3:現場可程式設計閘陣列晶片
4:高速通訊電纜
5:電容
6:主電腦
7:功能單元
〔圖1〕為本案高速同步觸發匯流排電路的結構示意圖；〔圖2〕為本案的實施例示意圖；以及〔圖3〕為本案同步觸發協定的編碼示意圖。
下面結合附圖和具體實施例對本案進行詳細說明：
如圖1所示，一種高速同步觸發匯流排電路，包含中央控制板部分1和測試板卡部分2，每個部分均包括一個現場可程式設計閘陣列(field programmable gate array,FPGA)晶片3和電路介面。其中FPGA晶片3帶有兩埠的同步訊號輸出端和兩埠的同步訊號接收端。中央控制板部分1的FPGA晶片3通過電路介面與主電腦6的通訊匯流排連接，測試板卡部分2的FPGA晶片3通過電路介面與晶片測試裝置的功能單元7連接。中央控制板部分1的同步訊號輸出端和測試板卡部分2的同步訊號接收端、測試板卡部分2的同步訊號輸出端和中央控制板部分1的同步訊號接收端均通過高速通訊電纜4互相連接。
中央控制板部分1和測試板卡部分2之間不共用接地，有效隔離板卡之間的低頻擾動。
FPGA晶片3的同步訊號輸出端和同步訊號接收端為低電壓差動訊號(Low voltage differential signaling,LVDS)訊號埠。
高速通訊電纜4為差動同軸電纜。
在FPGA晶片3的兩埠同步訊號接收端前各接有一個電容5進行直流隔離。
電容5的容量為10奈法拉(nF)。
如圖3所示，一種使用上述電路進行傳輸的同步觸發協議(方法)，操作為發送端的FPGA晶片將觸發及同步訊號進行資料編碼，資料0編碼為01，資料1編碼為10，操作為接收端的FPGA晶片將資料編碼解碼為觸發及同步訊號，發送端發送觸發及同步訊號固定與接收端相差一個時鐘週期。
實施例1：連接主電腦的中央控制板部分電路的FPGA晶片將ATE測試裝置經由匯流排傳來的內部觸發及同步訊號進行編碼，經過高速通訊電纜傳輸向測試板卡部分下發，測試板卡部分的FPGA晶片再進行相應的解碼，同時測試板卡回饋的訊號也經過FPGA晶片編碼後再經由高速通訊電纜向中央控制板傳輸，中央控制板部分的FPGA晶片在接收到訊號後也進行相應的解碼，並且FPGA晶片在同步訊號接收端通過10nF的電容對接收的訊號進行直流隔離，確保中央控制板和測試板卡之間的電壓浮動，進而使傳輸的訊號資料不受干擾。
以上所述僅為本案的較佳實施例而已，並不用於限制本案，凡在本案的原則和精神之內所作的任何修改、等同替換和改進等，均應包含在本案的保護範圍之內。
1:中央控制板部分
2:測試板卡部分
3:現場可程式設計閘陣列晶片
4:高速通訊電纜
5:電容
6:主電腦
7:功能單元

Claims (1)

  1. 一種同步觸發方法，包含：使用包含一中央控制板部分和一測試板卡部分的一高速同步觸發匯流排電路進行傳輸，該中央控制板部分以及該測試板卡部分各自包括一現場可程式設計閘陣列晶片和一電路介面，操作為一發送端的該現場可程式設計閘陣列晶片將一觸發及同步訊號進行資料編碼，資料0編碼為01，資料1編碼為10，操作為一接收端的該現場可程式設計閘陣列晶片將資料編碼解碼為該觸發及同步訊號，該發送端發送該觸發及同步訊號固定與該接收端相差一個時鐘週期，其中該現場可程式設計閘陣列晶片具有兩埠的同步訊號輸出端和兩埠的同步訊號接收端，該中央控制板部分的該現場可程式設計閘陣列晶片經由該中央控制板部分的該電路介面與一主電腦的一通訊匯流排連接，該測試板卡部分的該現場可程式設計閘陣列晶片經由該測試板卡部分的該電路介面與一晶片測試裝置的一功能單元連接，該中央控制板部分的該同步訊號輸出端和該測試板卡部分的該同步訊號接收端、該測試板卡部分的該同步訊號輸出端和該中央控制板部分的該同步訊號接收端均經由一高速通訊電纜互相連接。
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