CN115941398B - 一种跨芯片互连系统及lvds并行数据软硬件协同校准方法 - Google Patents

Abstract

本发明公开了一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法，涉及多片网络领域，包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；本发明可以根据各通道初始时序差异的实际情况选择使用硬件自动校准还是软件校准，使得校准过程更加灵活可控。当初始时序差异较小时，使用硬件自动校准调整时钟通道接收端的延时一般就能使全部数据通道均与时钟通道对齐，达到较高的校准效率。反之，当初始时序差异较大时，使用软件校准可以对时钟、各数据通道接收端和发送端的延时均作相应调整，具备更强的校准能力。

Description

一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法

技术领域

本发明涉及多片网络领域，具体涉及一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法。

背景技术

在高性能计算和大数据应用的背景下，系统架构师需要不断在给定的功率范围内集成更多内核、加速器和内存。而随着集成电路工艺的发展进入后摩尔时代，电子及物理的限制让半导体先进制程的持续微缩与升级难度越来越高。继续通过单芯片实现大型系统的方案必然面临着良率大幅降低、设计和掩模成本急剧增加等问题。将传统的单芯片设计方案改成多芯片进行设计，并利用高速接口进行互连或利用先进封装工艺进行集成的方案成为更优的选择。LVDS(Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，具有低功耗、低误码率、低串扰和低辐射等优点，可满足跨裸芯之间的高速互连需求。

然而多芯片设计在提升系统性能、降低大型系统设计复杂度的同时也会额外引入由跨芯片互连所导致的问题或故障。由于PCB布线以及片间接口部分会引入时钟偏差(timeskew)，所以LVDS并行数据在进行跨芯片传输过程中存在相位漂移以及高低电平占空比不完全相同等问题，可能会导致下游芯片对片间传输数据的采样错误，进而导致数据包错误甚至丢失。

由于芯片的后端设计人员在布局布线时会尽量缩小各通道之间的时序差异，所以大部分的数据跨芯片传输情况都不会太糟糕，可能只需要通过调整时钟通道延时就能使所有的数据通道传输的数据均被正确采样。但当片间数据传输通道非常多时，很难保证不会存在某几条数据通道的时序与其他通道相差特别大，可能需要额外调整其通道延时。

针对LVDS并行数据存在时序差异导致传输错误的问题，需要通过调整通道延时来达到各数据通道能与时钟通道对齐的目的。传统方式有完全依靠人工去调整各通道延时系数，通过不断试验观测各通道采样结果后，对各通道延时系数进行反复修正，直到并行数据采样完全正确，非常耗时耗力。也有研究提出使用硬件电路实现全自动校准电路去调整各通道延时，该方法虽然节省了人力和时间，但也会耗费大量的硬件资源，并且过于复杂的电路实现也会增大电路出现故障的风险。

发明内容

针对现有技术中的上述不足，本发明提供的一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法解决了并行数据跨芯片传输采样错误的问题。

为了达到上述发明目的，本发明采用的技术方案为：

提供一种跨芯片互连系统，其包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；

辅助校准片间接口包括第一LVDS接口，第一LVDS接口分别与第一可配置寄存器和第一信号选择器相连；第一可配置寄存器与第一MCU相连；第一信号选择器分别与测试数据生成模块和辅助校准裸芯的片内网络相连；

可校准片间接口包括第二LVDS接口，第二LVDS接口分别与第二可配置寄存器、第二信号选择器和时钟通道延时自动调整器相连；第二可配置寄存器与第二MCU相连；第二信号选择器分别与测试数据检查模块和可校准裸芯的片内网络相连；测试数据检查模块分别与时钟通道延时自动调整器和第二可配置寄存器相连；时钟通道延时自动调整器与第二可配置寄存器相连；

第一LVDS接口和第二LVDS接口，用于组成LVDS通道，实现数据传输；

时钟通道延时自动调整器，用于根据测试数据检查模块的检查结果，在硬件校准过程中对第二LVDS接口中的时钟通道接收端延时寄存器进行配置；

第二MCU，用于根据测试数据检查模块的检查结果，在软件校准过程中对第二LVDS接口中的各通道接收端延时寄存器进行配置；

第二信号选择器，用于在校准过程中将第二LVDS接口接收的测试数据送入测试数据检查模块，同时阻止测试数据流入可校准裸芯的片内网络；用于在非校准过程中将第二LVDS接口接收的正常数据送入可校准裸芯的片内网络；

测试数据检查模块，用于根据有效的测试数据对各数据通道对齐状态进行判断，当校准过程为软件时，将判断结果传递给第二MCU；当校准过程为硬件时，将判断结果传递给时钟通道延时调整器；

测试数据生成模块，用于在校准过程中生成凸显各数据通道时序差异的测试数据；

第一信号选择器，用于在校准过程中将有效的测试数据传入第一LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；用于在非校准过程中将辅助校准裸芯的片内网络中正常数据送入第一LVDS接口；

第一MCU，用于在软件校准过程中对第一LVDS接口中时钟通道的发送端延时寄存器和各数据通道发送端延时寄存器进行配置。

提供一种LVDS并行数据软硬件协同校准方法，其包括以下步骤：

S1、通过第二MCU配置校准过程控制寄存器，开启硬件校准，生成进入校准状态标志信号；

S2、通过第二LVDS接口向辅助校准片间接口发送进入校准状态标志信号；

S3、基于进入校准状态标志信号，通过测试数据生成模块持续生成测试数据，并通过第一信号选择器将有效的测试数据通过第一LVDS接口发送至第二LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；

S4、通过第二信号选择器将第二LVDS接口接收的测试数据送入测试数据检查模块；

S5、通过测试数据检查模块根据有效的测试数据获取各数据通道对齐状态，并通过时钟通道延时自动调整器自动配置第二LVDS接口中控制时钟通道接收端延时寄存器；

S6、判断是否校准成功，若是则结束校准；否则进入步骤S7；

S7、通过第二MCU配置校准过程控制寄存器，关闭硬件校准并启动软件校准；

S8、通过第二MCU依次配置其时钟通道接收端延时寄存器和数据通道接收端延时寄存器；

S9、判断各数据通道是否均已对齐，若是则结束校准；否则进入步骤S10；

S10、判断第二MCU在当前的发送端延时配置下是否已配置过各通道接收端延时寄存器的所有组合，若是则进入步骤S11；否则返回步骤S8；

S11、判断第一MCU是否已尝试配置过各通道发送端延时寄存器和数据通道发送端延时寄存器的所有组合，若是则判定校准失败，结束校准；否则进入步骤S12；

S12、通过第一MCU依次配置其时钟通道发送端延时寄存器和数据通道发送端延时寄存器，返回步骤S9。

进一步地，结束校准的具体方法为：

将当前的控制第一LVDS接口中各通道发送端延时寄存器和控制第二LVDS接口中各通道接收端延时寄存器作为校准结果，使测试数据生成模块停止生成测试数据，使第一信号选择器接通辅助校准裸芯的片内网络和第一LVDS接口，使第二信号选择器接通第二LVDS接口和可校准裸芯的片内网络。

本发明的有益效果为：

1、本发明将硬件自动校准时钟通道延时和软件校准各通道延时分开实现，可以针对片间通道具体时序差异选择适宜的校准方式，从而提高校准系统的灵活性。

2、与仅用硬件实现全自动校准电路去调整各通道延时的方案相比，本发明通过将硬件自动校准时钟通道延时模块和软件校准各通道延时模块分开实现，可以降低电路设计的复杂度，降低电路出现故障的风险，从而提高校准系统的可靠性。

附图说明

图1为实施例中跨芯片互连系统的结构示意图；

图2为本方法的流程示意图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

该跨芯片互连系统包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；

辅助校准片间接口包括第一LVDS接口，第一LVDS接口分别与第一可配置寄存器和第一信号选择器相连；第一可配置寄存器与第一MCU相连；第一信号选择器分别与测试数据生成模块和辅助校准裸芯的片内网络相连；

可校准片间接口包括第二LVDS接口，第二LVDS接口分别与第二可配置寄存器、第二信号选择器和时钟通道延时自动调整器相连；第二可配置寄存器与第二MCU相连；第二信号选择器分别与测试数据检查模块和可校准裸芯的片内网络相连；测试数据检查模块分别与时钟通道延时自动调整器和第二可配置寄存器相连；时钟通道延时自动调整器与第二可配置寄存器相连；

第一LVDS接口和第二LVDS接口，用于组成LVDS通道，实现数据传输；

时钟通道延时自动调整器，用于根据测试数据检查模块的检查结果，在硬件校准过程中对第二LVDS接口中的时钟通道接收端延时寄存器进行配置；

第二MCU，用于根据测试数据检查模块的检查结果，在软件校准过程中对第二LVDS接口中的各通道接收端延时寄存器进行配置；

第二信号选择器，用于在校准过程中将第二LVDS接口接收的测试数据送入测试数据检查模块，同时阻止测试数据流入可校准裸芯的片内网络；用于在非校准过程中将第二LVDS接口接收的正常数据送入可校准裸芯的片内网络；

测试数据检查模块，用于根据有效的测试数据对各数据通道对齐状态进行判断，当校准过程为软件时，将判断结果传递给第二MCU；当校准过程为硬件时，将判断结果传递给时钟通道延时调整器；

测试数据生成模块，用于在校准过程中生成凸显各数据通道时序差异的测试数据；

第一信号选择器，用于在校准过程中将有效的测试数据传入第一LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；用于在非校准过程中将辅助校准裸芯的片内网络中正常数据送入第一LVDS接口；

第一MCU，用于在软件校准过程中对第一LVDS接口中时钟通道的发送端延时寄存器和各数据通道发送端延时寄存器进行配置。

如图2所示，该LVDS并行数据软硬件协同校准方法包括以下步骤：

S1、通过第二MCU配置校准过程控制寄存器，开启硬件校准，生成进入校准状态标志信号；

S2、通过第二LVDS接口向辅助校准片间接口发送进入校准状态标志信号；

S3、基于进入校准状态标志信号，通过测试数据生成模块持续生成测试数据，并通过第一信号选择器将有效的测试数据通过第一LVDS接口发送至第二LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；

S4、通过第二信号选择器将第二LVDS接口接收的测试数据送入测试数据检查模块；

S5、通过测试数据检查模块根据有效的测试数据获取各数据通道对齐状态，并通过时钟通道延时自动调整器自动配置第二LVDS接口中控制时钟通道接收端延时寄存器；

S6、判断是否校准成功，若是则结束校准；否则进入步骤S7；

S7、通过第二MCU配置校准过程控制寄存器，关闭硬件校准并启动软件校准；

S8、通过第二MCU依次配置其时钟通道接收端延时寄存器和数据通道接收端延时寄存器；

S9、判断各数据通道是否均已对齐，若是则结束校准；否则进入步骤S10；

S10、判断第二MCU在当前的发送端延时配置下是否已配置过各通道接收端延时寄存器的所有组合，若是则进入步骤S11；否则返回步骤S8；

S11、判断第一MCU是否已尝试配置过各通道发送端延时寄存器和数据通道发送端延时寄存器的所有组合，若是则判定校准失败，结束校准；否则进入步骤S12；

S12、通过第一MCU依次配置其时钟通道发送端延时寄存器和数据通道发送端延时寄存器，返回步骤S9。

结束校准的具体方法为：将当前的控制第一LVDS接口中各通道发送端延时寄存器和控制第二LVDS接口中各通道接收端延时寄存器作为校准结果，使测试数据生成模块停止生成测试数据，使第一信号选择器接通辅助校准裸芯的片内网络和第一LVDS接口，使第二信号选择器接通第二LVDS接口和可校准裸芯的片内网络。

在具体实施过程中，如图1所示，将跨芯片互连系统中设置有辅助校准片间接口的辅助校准裸芯称为上游裸芯，设置有可校准片间接口的可校准裸芯称为下游裸芯，整个互连系统包括分布在上游裸芯的发送端和下游裸芯的接收端。每个裸芯的片间接口会同时具备接收和发送的功能，因此也会有各自对应的校准系统功能模块，但分别属于两套校准系统。即单个裸芯作为接收方和发送方时的校准系统工作相互独立，但需要和另外一个裸芯的发送端或接收端配合形成单个完整的校准系统。

微控制单元(Microcontroller Unit,MCU)可以通过AMBA总线接口对功能寄存器进行配置。不同的配置方式可以实现不同的校准方法和功能，操作人员可以根据实际需求进行选择和控制。MCU也可以通过AMBA总线读取校准状态信息来观测校准过程和结果，利用这些反馈信息操作人员可以对校准过程进行更合理的控制。

在本发明的一个实施例中，MCU对功能寄存器的配置如表1至表17所示。

表1：下游裸芯校准过程控制寄存器(地址偏移：0x00)

表2：下游裸芯校准状态指示寄存器(地址偏移：0x04)

表3：下游裸芯各通道对齐信息反馈寄存器(地址偏移：0x08)

表4：下游裸芯时钟通道接收端延时寄存器(地址偏移：0x0c)

表5：下游裸芯数据通道接收端延时寄存器1(地址偏移：0x10)

表6：下游裸芯数据通道接收端延时寄存器2(地址偏移：0x14)

表7：下游裸芯数据通道接收端延时寄存器3(地址偏移：0x18)

表8：下游裸芯数据通道接收端延时寄存器4(地址偏移：0x1c)

表9：下游裸芯数据通道接收端延时寄存器5(地址偏移：0x20)

表10：下游裸芯数据通道接收端延时寄存器6(地址偏移：0x24)

表11：上游裸芯时钟通道发送端延时寄存器(地址偏移：0x28)

表12：上游裸芯数据通道发送端延时寄存器1(地址偏移：0x2c)

表13：上游裸芯数据通道发送端延时寄存器2(地址偏移：0x30)

表14：上游裸芯数据通道发送端延时寄存器3(地址偏移：0x34)

表15：上游裸芯数据通道发送端延时寄存器4(地址偏移：0x38)

表16：上游裸芯数据通道发送端延时寄存器5(地址偏移：0x3c)

/>

表17：上游裸芯数据通道发送端延时寄存器6(地址偏移：0x40)

基于上述寄存器列表，如下提供了MCU通过配置校准系统中设置的寄存器以开展硬件自动校准和软件校准的参考流程：

1、硬件自动校准：

步骤一：首先开启硬件自动校准使能(hw_calib_en置1)，即使用下游裸芯的MCU配置其校准过程控制寄存器，向该寄存器写入32’b1。

步骤二：然后使用下游裸芯的MCU一直读取校准状态指示寄存器，当读取到该寄存器第0比特信号hw_calib_over为1时，再观察此时第1比特信号hw_calib_good的值。如果hw_calib_good此时为1，则表明硬件自动校准成功并且电路将自动恢复成正常数据包跨片传输状态，反之则表明硬件自动校准失败，需要使用软件校准方案。

2、软件校准：

步骤一：首先关闭硬件自动校准使能并开启软件校准使能(sw_calib_en置1)，即使用下游裸芯的MCU配置其校准过程控制寄存器，向该寄存器写入32’b10。转入步骤二。

步骤二：然后使用下游裸芯的MCU依次配置其时钟通道接收端延时寄存器和数据通道接收端延时寄存器1～6。转入步骤三。

步骤三：各通道延时寄存器配置完成后，又使用下游裸芯的MCU配置其校准过程控制寄存器，向该寄存器写入32’b110，即将sw_config_over信号也置1。sw_config_over信号可以驱动测试数据检查模块根据有效的测试数据判断各数据通道对齐状况。转入步骤四。

步骤四：使用下游裸芯的MCU一直读取校准状态指示寄存器，当读取到该寄存器的第2比特信号sw_judge_over为1后，就可以读取各通道对齐信息反馈寄存器。如果align_status的32位比特信号全为1，即所有数据通道均已与时钟通道对齐，转入步骤六。否则，先拉低sw_config_over信号，再判断下游裸芯的MCU是否已尝试配置过各通道接收端延时寄存器的所有组合。如果不是，则返回步骤二继续重新只配置各通道接收端延时寄存器，否则转入步骤五。

步骤五：结合使用上游裸芯的MCU依次配置其时钟通道发送端延时寄存器和数据通道发送端延时寄存器1～6。转入步骤三。

步骤六：将软件校准完成信号sw_calib_over置1，即使用下游裸芯的MCU配置其校准过程控制寄存器，向该寄存器写入32’b1010。

当下游裸芯的硬件自动校准使能信号hw_calib_en为1或软件校准使能信号sw_calib_en为1时，校准使能信号则为1。当下游裸芯的硬件自动校准成功信号hw_calib_good为1或软件校准完成信号sw_calib_over为1时，校准完成信号则为1。校准使能信号和校准完成信号均会通过LVDS通道传输到上游裸芯。

上游裸芯的测试数据生成模块会在校准过程中(即校准使能信号为高且校准完成信号为低)一直产生测试数据，并拉高测试数据有效信号。该测试数据有效信号也会通过LVDS通道传输至下游裸芯。

上游裸芯的发送端数据/控制信号选择器(第一信号选择器)会在校准过程中将测试数据传入LVDS接口，在校准结束后将片内网络的正常数据包传入LVDS接口。下游裸芯的接收端数据/控制信号选择器(第二信号选择器)会在校准过程中将LVDS接口输入的测试数据传入测试数据检查模块，在校准结束后将LVDS接口输入的片间正常数据包传入下游裸芯的片内网络。

测试数据检查模块会在适当的时候根据一段时间内接收的有效测试数据进行统计，并将各数据通道对齐状况用寄存器align_status表示。此处的适当时候指以下两种情况：①硬件自动校准时，时钟通道延时自动调整器对时钟通道接收端延时进行调整后；②软件校准时，MCU对各通道延时寄存器配置完成后，即检测到sw_config_over信号拉高后。软件校准时，测试数据检查模块完成各通道对齐状况的判断后，需要将软件校准判断完成信号sw_judge_over置1。

时钟通道和数据通道接收端延时寄存器的取值范围均为[0,31]。在硬件自动校准过程中，时钟通道延时自动调整器的每次调整都是将控制时钟通道接收端延时的寄存器值自增1，直到所有数据通道均与时钟通道对齐，此时需要将硬件自动校准完成信号hw_calib_over和硬件自动校准成功信号hw_calib_good同时置1。如果控制时钟通道接收端延时的寄存器值自增到31都还不能使所有数据通道均与时钟通道对齐，则硬件自动校准失败，需要将硬件自动校准完成信号hw_calib_over置1以及硬件自动校准成功信号hw_calib_good置0。

综上所述，本发明可以根据各通道初始时序差异的实际情况选择使用硬件自动校准还是软件校准，使得校准过程更加灵活可控。当初始时序差异较小时，使用硬件自动校准调整时钟通道接收端的延时一般就能使全部数据通道均与时钟通道对齐，达到较高的校准效率。反之，当初始时序差异较大时，使用软件校准可以对时钟、各数据通道接收端和发送端的延时均作相应调整，具备更强的校准能力。

此外，与仅用硬件实现全自动校准电路去调整各通道延时的方案相比，本发明通过将硬件自动校准时钟通道延时模块和软件校准各通道延时模块分开实现，可以降低电路设计的复杂度，降低电路出现故障的风险，从而提高校准系统的可靠性。

Claims (3)

1.一种跨芯片互连系统，其特征在于，包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；

辅助校准片间接口包括第一LVDS接口，第一LVDS接口分别与第一可配置寄存器和第一信号选择器相连；第一可配置寄存器与第一MCU相连；第一信号选择器分别与测试数据生成模块和辅助校准裸芯的片内网络相连；

可校准片间接口包括第二LVDS接口，第二LVDS接口分别与第二可配置寄存器、第二信号选择器和时钟通道延时自动调整器相连；第二可配置寄存器与第二MCU相连；第二信号选择器分别与测试数据检查模块和可校准裸芯的片内网络相连；测试数据检查模块分别与时钟通道延时自动调整器和第二可配置寄存器相连；时钟通道延时自动调整器与第二可配置寄存器相连；

第一LVDS接口和第二LVDS接口，用于组成LVDS通道，实现数据传输；

时钟通道延时自动调整器，用于根据测试数据检查模块的检查结果，在硬件校准过程中对第二LVDS接口中的时钟通道接收端延时寄存器进行配置；

第二MCU，用于根据测试数据检查模块的检查结果，在软件校准过程中对第二LVDS接口中的各通道接收端延时寄存器进行配置；

第二信号选择器，用于在校准过程中将第二LVDS接口接收的测试数据送入测试数据检查模块，同时阻止测试数据流入可校准裸芯的片内网络；用于在非校准过程中将第二LVDS接口接收的正常数据送入可校准裸芯的片内网络；

测试数据检查模块，用于根据有效的测试数据对各数据通道对齐状态进行判断，当校准过程为软件时，将判断结果传递给第二MCU；当校准过程为硬件时，将判断结果传递给时钟通道延时调整器；

测试数据生成模块，用于在校准过程中生成凸显各数据通道时序差异的测试数据；

第一信号选择器，用于在校准过程中将有效的测试数据传入第一LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；用于在非校准过程中将辅助校准裸芯的片内网络中正常数据送入第一LVDS接口；

第一MCU，用于在软件校准过程中对第一LVDS接口中时钟通道的发送端延时寄存器和各数据通道发送端延时寄存器进行配置。

2.一种应用于权利要求1所述的跨芯片互连系统的LVDS并行数据软硬件协同校准方法，其特征在于，包括以下步骤：

S1、通过第二MCU配置校准过程控制寄存器，开启硬件校准，生成进入校准状态标志信号；

S2、通过第二LVDS接口向辅助校准片间接口发送进入校准状态标志信号；

S3、基于进入校准状态标志信号，通过测试数据生成模块持续生成测试数据，并通过第一信号选择器将有效的测试数据通过第一LVDS接口发送至第二LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；

S4、通过第二信号选择器将第二LVDS接口接收的测试数据送入测试数据检查模块；

S5、通过测试数据检查模块根据有效的测试数据获取各数据通道对齐状态，并通过时钟通道延时自动调整器自动配置第二LVDS接口中控制时钟通道接收端延时寄存器；

S6、判断是否校准成功，若是则结束校准；否则进入步骤S7；

S7、通过第二MCU配置校准过程控制寄存器，关闭硬件校准并启动软件校准；

S8、通过第二MCU依次配置其时钟通道接收端延时寄存器和数据通道接收端延时寄存器；

S9、判断各数据通道是否均已对齐，若是则结束校准；否则进入步骤S10；

S10、判断第二MCU在当前的发送端延时配置下是否已配置过各通道接收端延时寄存器的所有组合，若是则进入步骤S11；否则返回步骤S8；

S11、判断第一MCU是否已尝试配置过各通道发送端延时寄存器和数据通道发送端延时寄存器的所有组合，若是则判定校准失败，结束校准；否则进入步骤S12；

S12、通过第一MCU依次配置其时钟通道发送端延时寄存器和数据通道发送端延时寄存器，返回步骤S9。

3.根据权利要求2所述的跨芯片互连系统的LVDS并行数据软硬件协同校准方法，其特征在于，结束校准的具体方法为：

将当前的控制第一LVDS接口中各通道发送端延时寄存器和控制第二LVDS接口中各通道接收端延时寄存器作为校准结果，使测试数据生成模块停止生成测试数据，使第一信号选择器接通辅助校准裸芯的片内网络和第一LVDS接口，使第二信号选择器接通第二LVDS接口和可校准裸芯的片内网络。