JPH05198637A - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- JPH05198637A JPH05198637A JP4009860A JP986092A JPH05198637A JP H05198637 A JPH05198637 A JP H05198637A JP 4009860 A JP4009860 A JP 4009860A JP 986092 A JP986092 A JP 986092A JP H05198637 A JPH05198637 A JP H05198637A
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Abstract
(57)【要約】
【目的】 大規模なテスト装置を必要とせず、簡単な手
法でテスト容易化処理が行え、集積度を損なわない半導
体集積回路を得る。 【構成】 回路ブロック６１〜６４の外部信号ＥＸはそ
れぞれ電極パッド４１〜４４に接続され、回路ブロック
６１〜６４の内部信号ＩＮはそれぞれＮＭＯＳトランジ
スタ８１〜８４を介して内部配線８０に接続されるとと
もに、テスト用電極パッド５１〜５４に接続され、ＮＭ
ＯＳトランジスタ８１〜８４のゲートは制御信号線９０
を介して共通に制御用電極パッド７０に接続される。 【効果】 回路ブロック単位の独立テストを可能とした
ため、テスト装置の構成は簡略化される。また、回路ブ
ロックに分割するだけでテスト容易化処理を施すことが
でき、集積度を損ねることもない。
法でテスト容易化処理が行え、集積度を損なわない半導
体集積回路を得る。 【構成】 回路ブロック６１〜６４の外部信号ＥＸはそ
れぞれ電極パッド４１〜４４に接続され、回路ブロック
６１〜６４の内部信号ＩＮはそれぞれＮＭＯＳトランジ
スタ８１〜８４を介して内部配線８０に接続されるとと
もに、テスト用電極パッド５１〜５４に接続され、ＮＭ
ＯＳトランジスタ８１〜８４のゲートは制御信号線９０
を介して共通に制御用電極パッド７０に接続される。 【効果】 回路ブロック単位の独立テストを可能とした
ため、テスト装置の構成は簡略化される。また、回路ブ
ロックに分割するだけでテスト容易化処理を施すことが
でき、集積度を損ねることもない。
Description
【０００１】
【産業上の利用分野】この発明はテスト容易化処理が施
された半導体集積回路及びそのテスト方法に関する。
された半導体集積回路及びそのテスト方法に関する。
【０００２】
【従来の技術】図４は、テスト容易化処理が施された従
来の半導体集積回路の構成を示す平面図である。同図に
示すように、半導体基板１上に半導体集積回路２が形成
され、半導体集積回路２は外周に、通常の外部端子とし
ての電極パッド４と、テスト用の外部端子としてのテス
ト用電極パッド５がそれぞれ複数個形成される。電極パ
ッド４及び５の内周に電子回路部３が設けられる。電子
回路部３には、通常の回路の他に、アドホック技法、ス
キャンパス法等のテスト容易化手法を用いた、テスト容
易化のためのテスト用回路が内蔵されており、このテス
ト用回路の入出力部にテスト用電極パッド５が電気的に
接続される。
来の半導体集積回路の構成を示す平面図である。同図に
示すように、半導体基板１上に半導体集積回路２が形成
され、半導体集積回路２は外周に、通常の外部端子とし
ての電極パッド４と、テスト用の外部端子としてのテス
ト用電極パッド５がそれぞれ複数個形成される。電極パ
ッド４及び５の内周に電子回路部３が設けられる。電子
回路部３には、通常の回路の他に、アドホック技法、ス
キャンパス法等のテスト容易化手法を用いた、テスト容
易化のためのテスト用回路が内蔵されており、このテス
ト用回路の入出力部にテスト用電極パッド５が電気的に
接続される。
【０００３】このような構成の半導体集積回路２内の電
子回路部３が正常に動作するか否かを判断するテストは
以下のようにして行われる。まず、入力用の電極パッド
４及びテスト用電極パッド５に所定のテスト信号を付与
する。そして、出力用の電極パッド４及びテスト用電極
パッド５から得られる出力信号が期待される信号値であ
るか否かを判定する。
子回路部３が正常に動作するか否かを判断するテストは
以下のようにして行われる。まず、入力用の電極パッド
４及びテスト用電極パッド５に所定のテスト信号を付与
する。そして、出力用の電極パッド４及びテスト用電極
パッド５から得られる出力信号が期待される信号値であ
るか否かを判定する。
【０００４】この際、半導体集積回路２はテスト用電極
パッド５及び電子回路部３内に組み込まれたテスト用回
路部を有しているため、テスト用電極パッド５及びテス
ト用回路部等を有さない半導体集積回路に比べ、テスト
の合理化、テスト時間の短縮化を図ることができる。
パッド５及び電子回路部３内に組み込まれたテスト用回
路部を有しているため、テスト用電極パッド５及びテス
ト用回路部等を有さない半導体集積回路に比べ、テスト
の合理化、テスト時間の短縮化を図ることができる。
【０００５】
【発明が解決しようとする課題】テスト容易化処理が施
された従来の半導体集積回路は以上のように構成されて
おり、テスト容易化手法に基づくテスト用回路と、この
テスト用回路に電気的に接続されたテスト用電極パッド
を有するのが一般的であった。
された従来の半導体集積回路は以上のように構成されて
おり、テスト容易化手法に基づくテスト用回路と、この
テスト用回路に電気的に接続されたテスト用電極パッド
を有するのが一般的であった。
【０００６】テスト用回路の設計手法であるテスト容易
化手法としては、前述したアドホック技法、スキャンパ
ス法等が考案されているが、いずれの手法も、テスト容
易化のために複雑な構成のテスト用回路部を設ける必要
があり、そのテスト用回路部の設計も困難であった。
化手法としては、前述したアドホック技法、スキャンパ
ス法等が考案されているが、いずれの手法も、テスト容
易化のために複雑な構成のテスト用回路部を設ける必要
があり、そのテスト用回路部の設計も困難であった。
【０００７】また、テスト容易化手法を強化して、より
テスト時間の短縮を図ろうとすれば、テスト用回路部が
大規模なものになるとともに、テスト用電極パッド５の
数が増加するため、半導体集積回路２の形成面積が増大
し、半導体集積回路そのもののコストも増加するという
問題点があった。
テスト時間の短縮を図ろうとすれば、テスト用回路部が
大規模なものになるとともに、テスト用電極パッド５の
数が増加するため、半導体集積回路２の形成面積が増大
し、半導体集積回路そのもののコストも増加するという
問題点があった。
【０００８】さらに、テスト容易化処理が強化された半
導体集積回路をテストするテスト装置も大規模で高価な
ものを必要としてしまう問題点があった。
導体集積回路をテストするテスト装置も大規模で高価な
ものを必要としてしまう問題点があった。
【０００９】この発明は上記問題点を解決するためにな
されたもので、大規模なテスト装置を必要とせず、簡単
な手法でテスト容易化処理が行え、集積度を損なわない
半導体集積回路を得ることを目的とする。
されたもので、大規模なテスト装置を必要とせず、簡単
な手法でテスト容易化処理が行え、集積度を損なわない
半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる半導体
集積回路は、第１〜第ｎ（ｎ≧２）の回路ブロックから
構成され、前記第１〜第ｎの回路ブロックそれぞれの外
部信号入出力部に接続された第１〜第ｎの外部信号用電
極と、前記第１〜第ｎの回路ブロック間の内部信号の授
受用に設けられた内部配線と、前記第１〜第ｎの回路ブ
ロックそれぞれの内部信号入出力部と前記内部配線との
間に設けられ、外部より得られる制御信号に基づきオン
・オフする第１〜第ｎのスイッチング手段と、前記第１
〜第ｎの回路ブロックそれぞれの内部信号入出力部に接
続された第１〜第ｎの内部信号用電極とを備えて構成さ
れている。
集積回路は、第１〜第ｎ（ｎ≧２）の回路ブロックから
構成され、前記第１〜第ｎの回路ブロックそれぞれの外
部信号入出力部に接続された第１〜第ｎの外部信号用電
極と、前記第１〜第ｎの回路ブロック間の内部信号の授
受用に設けられた内部配線と、前記第１〜第ｎの回路ブ
ロックそれぞれの内部信号入出力部と前記内部配線との
間に設けられ、外部より得られる制御信号に基づきオン
・オフする第１〜第ｎのスイッチング手段と、前記第１
〜第ｎの回路ブロックそれぞれの内部信号入出力部に接
続された第１〜第ｎの内部信号用電極とを備えて構成さ
れている。
【００１１】また、この発明にかかる請求項２記載の半
導体集積回路のテスト方法は、請求項１記載の半導体集
積回路のテストする方法であって、前記１〜第ｎのスイ
ッチング手段のうち、第ｋ（１≦ｋ≦ｎ）のスイッチン
グ手段をオフ状態にする制御信号を付与するステップ
と、第ｋの回路ブロックの信号入力用の内部信号用電極
及び外部信号用電極に所定のテスト信号を付与し、前記
第ｋの回路ブロックの信号出力用の内部信号用電極及び
外部信号用電極より得られる出力信号を導出するステッ
プとを備えて構成されている。
導体集積回路のテスト方法は、請求項１記載の半導体集
積回路のテストする方法であって、前記１〜第ｎのスイ
ッチング手段のうち、第ｋ（１≦ｋ≦ｎ）のスイッチン
グ手段をオフ状態にする制御信号を付与するステップ
と、第ｋの回路ブロックの信号入力用の内部信号用電極
及び外部信号用電極に所定のテスト信号を付与し、前記
第ｋの回路ブロックの信号出力用の内部信号用電極及び
外部信号用電極より得られる出力信号を導出するステッ
プとを備えて構成されている。
【００１２】
【作用】この発明における請求項１記載の半導体集積回
路によれば、第１〜第ｎの回路ブロックそれぞれの内部
信号入出力部と内部配線との間に、外部より得られる制
御信号に基づきオン・オフする第１〜第ｎのスイッチン
グ手段を設けたため、第ｋ（１≦ｋ≦ｎ）のスイッチン
グ手段をオフ状態にすることにより、第ｋの回路ブロッ
クを他の回路ブロックから完全に独立した状態にするこ
とができる。
路によれば、第１〜第ｎの回路ブロックそれぞれの内部
信号入出力部と内部配線との間に、外部より得られる制
御信号に基づきオン・オフする第１〜第ｎのスイッチン
グ手段を設けたため、第ｋ（１≦ｋ≦ｎ）のスイッチン
グ手段をオフ状態にすることにより、第ｋの回路ブロッ
クを他の回路ブロックから完全に独立した状態にするこ
とができる。
【００１３】そして、請求項２記載の半導体集積回路の
テスト方法を実行することにより、第ｋの回路ブロック
に対する独立した動作テストを行うことができる。
テスト方法を実行することにより、第ｋの回路ブロック
に対する独立した動作テストを行うことができる。
【００１４】
【実施例】図１はこの発明の一実施例である半導体集積
回路の構成を示す平面図である。同図に示すように、半
導体基板１上に半導体集積回路２０が形成される。半導
体集積回路２０の外周領域に電極パッド部４０が形成さ
れ、その内周に電子回路部３０が形成される。
回路の構成を示す平面図である。同図に示すように、半
導体基板１上に半導体集積回路２０が形成される。半導
体集積回路２０の外周領域に電極パッド部４０が形成さ
れ、その内周に電子回路部３０が形成される。
【００１５】電子回路部３０は回路ブロック６１〜６４
に４分割され、各回路ブロック６１〜６４間の信号の授
受はスイッチ領域８を介して行われる。電極パッド部４
０に、通常の外部端子としての電極パッド４１〜４４
と、テスト専用の外部端子としてのテスト用電極パッド
５１〜５４がそれぞれ複数個設けられ、さらに、後述す
る制御信号入力用の制御電極パッド７０が設けられる。
電極パッド４１〜４４及びテスト用電極パッド５１〜５
４はそれぞれ対応の回路ブロック６１〜６４の外部信号
入出力部及び内部信号入出力部に接続される。
に４分割され、各回路ブロック６１〜６４間の信号の授
受はスイッチ領域８を介して行われる。電極パッド部４
０に、通常の外部端子としての電極パッド４１〜４４
と、テスト専用の外部端子としてのテスト用電極パッド
５１〜５４がそれぞれ複数個設けられ、さらに、後述す
る制御信号入力用の制御電極パッド７０が設けられる。
電極パッド４１〜４４及びテスト用電極パッド５１〜５
４はそれぞれ対応の回路ブロック６１〜６４の外部信号
入出力部及び内部信号入出力部に接続される。
【００１６】図２は、回路ブロック６１〜６４の電気的
接続関係を示す回路図である。同図に示すように、回路
ブロック６１の外部信号ＥＸはそれぞれ電極パッド４１
に接続され、内部信号ＩＮはそれぞれノーマリーＯＦＦ
型のＮＭＯＳトランジスタ８１を介して内部配線８０に
接続されるとともに、テスト用電極パッド５１に接続さ
れる。回路ブロック６２の外部信号ＥＸはそれぞれ電極
パッド４２に接続され、内部信号ＩＮはそれぞれＮＭＯ
Ｓトランジスタ８２を介して内部配線８０に接続される
とともに、テスト用電極パッド５２に接続される。回路
ブロック６３の外部信号ＥＸはそれぞれ電極パッド４３
に接続され、内部信号ＩＮはそれぞれＮＭＯＳトランジ
スタ８３を介して内部配線８０に接続されるとともに、
テスト用電極パッド５３に接続される。回路ブロック６
４の外部信号ＥＸはそれぞれ電極パッド４４に接続さ
れ、内部信号ＩＮはそれぞれＮＭＯＳトランジスタ８４
を介して内部配線８０に接続されるとともに、テスト用
電極パッド５４に接続される。上記内部配線８０及びＮ
ＭＯＳトランジスタ８１〜８４は、スイッチ領域８（図
１参照）に形成される。
接続関係を示す回路図である。同図に示すように、回路
ブロック６１の外部信号ＥＸはそれぞれ電極パッド４１
に接続され、内部信号ＩＮはそれぞれノーマリーＯＦＦ
型のＮＭＯＳトランジスタ８１を介して内部配線８０に
接続されるとともに、テスト用電極パッド５１に接続さ
れる。回路ブロック６２の外部信号ＥＸはそれぞれ電極
パッド４２に接続され、内部信号ＩＮはそれぞれＮＭＯ
Ｓトランジスタ８２を介して内部配線８０に接続される
とともに、テスト用電極パッド５２に接続される。回路
ブロック６３の外部信号ＥＸはそれぞれ電極パッド４３
に接続され、内部信号ＩＮはそれぞれＮＭＯＳトランジ
スタ８３を介して内部配線８０に接続されるとともに、
テスト用電極パッド５３に接続される。回路ブロック６
４の外部信号ＥＸはそれぞれ電極パッド４４に接続さ
れ、内部信号ＩＮはそれぞれＮＭＯＳトランジスタ８４
を介して内部配線８０に接続されるとともに、テスト用
電極パッド５４に接続される。上記内部配線８０及びＮ
ＭＯＳトランジスタ８１〜８４は、スイッチ領域８（図
１参照）に形成される。
【００１７】そして、ＮＭＯＳトランジスタ８１〜８４
のゲートは制御信号線９０を介して共通に制御用電極パ
ッド７０に接続されるとともに、プルダウン抵抗１１を
介して電源Ｖccに接続される。
のゲートは制御信号線９０を介して共通に制御用電極パ
ッド７０に接続されるとともに、プルダウン抵抗１１を
介して電源Ｖccに接続される。
【００１８】このような構成において、半導体基板１上
に形成された半導体集積回路２０内の電子回路部３０が
正常に動作するか否かを判断するテストは以下のように
して行われる。
に形成された半導体集積回路２０内の電子回路部３０が
正常に動作するか否かを判断するテストは以下のように
して行われる。
【００１９】まず、制御用電極パッド７０にＬレベルの
制御信号を付与し、ＮＭＯＳトランジスタ８１〜８４を
オフさせることにより、内部配線８０を介した各回路ブ
ロック６１〜６４間の内部信号ＩＮの授受を遮断する。
つまり、各回路ブロック６１〜６４それぞれが他の回路
ブロックの入出力信号の影響を全く受けない独立状態に
する。
制御信号を付与し、ＮＭＯＳトランジスタ８１〜８４を
オフさせることにより、内部配線８０を介した各回路ブ
ロック６１〜６４間の内部信号ＩＮの授受を遮断する。
つまり、各回路ブロック６１〜６４それぞれが他の回路
ブロックの入出力信号の影響を全く受けない独立状態に
する。
【００２０】そして、電極パッド４１及びテスト用電極
５１に所定のテスト信号を付与し、その出力信号を電極
パッド４１及びテスト用電極パッド５１より得られる出
力信号が期待される信号値であるか否かを判定すること
により、回路ブロック６１に対する単独テストを行う。
同様にして、回路ブロック６２〜６４それぞれの電極パ
ッド４２〜４４及びテスト用電極パッド５２〜５４にそ
れぞれ所定のテスト信号を付与し、電極パッド４２〜４
４及びテスト用電極パッド５２〜５４から得られるそれ
ぞれの出力信号が期待される信号値であるか否かを判定
することにより、回路ブロック６２〜６４それぞれに対
する単独テストを行う。
５１に所定のテスト信号を付与し、その出力信号を電極
パッド４１及びテスト用電極パッド５１より得られる出
力信号が期待される信号値であるか否かを判定すること
により、回路ブロック６１に対する単独テストを行う。
同様にして、回路ブロック６２〜６４それぞれの電極パ
ッド４２〜４４及びテスト用電極パッド５２〜５４にそ
れぞれ所定のテスト信号を付与し、電極パッド４２〜４
４及びテスト用電極パッド５２〜５４から得られるそれ
ぞれの出力信号が期待される信号値であるか否かを判定
することにより、回路ブロック６２〜６４それぞれに対
する単独テストを行う。
【００２１】そして、各回路ブロック６１〜６４それぞ
れに対する単独テストの総合評価から電子回路部２０の
テスト結果を判定する。
れに対する単独テストの総合評価から電子回路部２０の
テスト結果を判定する。
【００２２】このように、分割されることにより単純化
された回路ブロック６１〜６４単位でそれぞれ独立して
テストを行い、その総合評価により電子回路部３０の動
作テスト結果を判定することにより、電子回路部３０全
体を一括してテストする場合に比べ、容易にテストを行
うことができる。
された回路ブロック６１〜６４単位でそれぞれ独立して
テストを行い、その総合評価により電子回路部３０の動
作テスト結果を判定することにより、電子回路部３０全
体を一括してテストする場合に比べ、容易にテストを行
うことができる。
【００２３】そして、回路ブロック６１〜６４単位の小
規模な動作テストを行う分、測定外部端子数等を減らす
ことができ、テスト装置の構成も簡略化できる。また、
テスト容易化の手法としては、半導体集積回路を適当に
回路ブロックに分割する処理を用いているにすぎず、ア
ドホック法等の従来のテスト容易化手法を用いる場合に
比べ簡単である。さらに、半導体集積回路２０内にテス
ト容易化のためのテスト用回路を内部に設ける必要がな
いため、集積度を損なうこともない。
規模な動作テストを行う分、測定外部端子数等を減らす
ことができ、テスト装置の構成も簡略化できる。また、
テスト容易化の手法としては、半導体集積回路を適当に
回路ブロックに分割する処理を用いているにすぎず、ア
ドホック法等の従来のテスト容易化手法を用いる場合に
比べ簡単である。さらに、半導体集積回路２０内にテス
ト容易化のためのテスト用回路を内部に設ける必要がな
いため、集積度を損なうこともない。
【００２４】また、各回路ブロック６１〜６４に対する
テストは独立して行えるため、回路ブロック６１〜６４
の単独テストを同時に行うことにより、電子回路部３０
のテスト時間の短縮化を図ることもできる。
テストは独立して行えるため、回路ブロック６１〜６４
の単独テストを同時に行うことにより、電子回路部３０
のテスト時間の短縮化を図ることもできる。
【００２５】次に、本実施例の半導体集積回路が複数あ
り、これら複数の半導体集積回路に対し複数のテスト装
置を準備し、複数の半導体集積回路を同時にあるいは順
番にテストするマルチテストを行う場合を考える。
り、これら複数の半導体集積回路に対し複数のテスト装
置を準備し、複数の半導体集積回路を同時にあるいは順
番にテストするマルチテストを行う場合を考える。
【００２６】この場合、各回路ブロック６１〜６４の単
独テスト専用のテスト装置をそれぞれ設け、各単独テス
ト専用のテスト装置は対応回路ブロックの単独テストの
み行うようにすることにより、複数の半導体集積回路に
おいて、それぞれ異なる回路ブロックを同時にテストす
ることによるマルチテストが可能となる。つまり、１つ
の半導体集積回路は、各回路ブロックの単独テストごと
に異なる複数のテスト装置によりテストされることにな
る。
独テスト専用のテスト装置をそれぞれ設け、各単独テス
ト専用のテスト装置は対応回路ブロックの単独テストの
み行うようにすることにより、複数の半導体集積回路に
おいて、それぞれ異なる回路ブロックを同時にテストす
ることによるマルチテストが可能となる。つまり、１つ
の半導体集積回路は、各回路ブロックの単独テストごと
に異なる複数のテスト装置によりテストされることにな
る。
【００２７】このようにマルチテストを行うことによ
り、準備するテスト装置としてはそれぞれ回路ブロック
対応の単独テスト専用のテスト装置で済ますことができ
るため、複数の半導体集積回路に対するマルチテストを
実行する場合においても、テスト装置の構成を簡略化す
ることができる。
り、準備するテスト装置としてはそれぞれ回路ブロック
対応の単独テスト専用のテスト装置で済ますことができ
るため、複数の半導体集積回路に対するマルチテストを
実行する場合においても、テスト装置の構成を簡略化す
ることができる。
【００２８】なお、制御用電極パッド７０に付与する制
御信号をＨレベルにするか、制御用電極パッド７０をフ
ローティング状態にすることにより、ＮＭＯＳトランジ
スタ８１〜８４はオンするため、内部配線８０を介して
回路ブロック６１〜６４間の信号の授受が可能となり、
電子回路部３０の通常動作が可能となる。
御信号をＨレベルにするか、制御用電極パッド７０をフ
ローティング状態にすることにより、ＮＭＯＳトランジ
スタ８１〜８４はオンするため、内部配線８０を介して
回路ブロック６１〜６４間の信号の授受が可能となり、
電子回路部３０の通常動作が可能となる。
【００２９】図３は、回路ブロックの他の電気的接続関
係を示す回路図である。同図に示すように、ＮＭＯＳト
ランジスタ８１〜８４のゲートはそれぞれ制御信号線９
１〜９４を介して制御用電極パッド７１〜７４に接続さ
れるとともに、プルダウン抵抗１１ａ〜１１ｄを介して
電源Ｖccに接続される。なお、他の構成は図２で示した
接続関係と同様であるため、説明は省略する。
係を示す回路図である。同図に示すように、ＮＭＯＳト
ランジスタ８１〜８４のゲートはそれぞれ制御信号線９
１〜９４を介して制御用電極パッド７１〜７４に接続さ
れるとともに、プルダウン抵抗１１ａ〜１１ｄを介して
電源Ｖccに接続される。なお、他の構成は図２で示した
接続関係と同様であるため、説明は省略する。
【００３０】このように構成することにより、制御用電
極パッド７１〜７４に対し選択的にＬレベルの信号を付
与することにより、選択的に回路ブロック６１〜６４を
独立状態にすることができる。
極パッド７１〜７４に対し選択的にＬレベルの信号を付
与することにより、選択的に回路ブロック６１〜６４を
独立状態にすることができる。
【００３１】また、図２，図３で示したプルダウン抵抗
１１（１１ａ〜１１ｄ）を介した電源Ｖccの接続は、制
御用電極パッド７０（７１〜７４）がフローティング状
態でも、ノーマリーＯＦＦ型のＮＭＯＳトランジスタが
オン状態になるために行ったものであり、他のスイッチ
ング素子を採用する場合は必要ない場合もある。
１１（１１ａ〜１１ｄ）を介した電源Ｖccの接続は、制
御用電極パッド７０（７１〜７４）がフローティング状
態でも、ノーマリーＯＦＦ型のＮＭＯＳトランジスタが
オン状態になるために行ったものであり、他のスイッチ
ング素子を採用する場合は必要ない場合もある。
【００３２】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体集積回路によれば、第１〜第ｎの
回路ブロックそれぞれの内部信号入出力部と内部配線と
の間に、外部より得られる制御信号に基づきオン・オフ
する第１〜第ｎのスイッチング手段を設けたため、第ｋ
（１≦ｋ≦ｎ）のスイッチング手段をオフ状態にするこ
とにより、第ｋの回路ブロックを他の回路ブロックから
完全に独立した状態にすることができる。したがって、
請求項２記載の半導体集積回路のテスト方法を実行する
ことにより、第ｋの回路ブロックに対する独立した動作
テストを行うことができる。
請求項１記載の半導体集積回路によれば、第１〜第ｎの
回路ブロックそれぞれの内部信号入出力部と内部配線と
の間に、外部より得られる制御信号に基づきオン・オフ
する第１〜第ｎのスイッチング手段を設けたため、第ｋ
（１≦ｋ≦ｎ）のスイッチング手段をオフ状態にするこ
とにより、第ｋの回路ブロックを他の回路ブロックから
完全に独立した状態にすることができる。したがって、
請求項２記載の半導体集積回路のテスト方法を実行する
ことにより、第ｋの回路ブロックに対する独立した動作
テストを行うことができる。
【００３３】その結果、分割され単純化された各回路ブ
ロック単位に独立して行う動作テストの総合評価で請求
項１記載の半導体集積回路のテストを行うことができる
ため、比較的容易にテストを行うことができる。
ロック単位に独立して行う動作テストの総合評価で請求
項１記載の半導体集積回路のテストを行うことができる
ため、比較的容易にテストを行うことができる。
【００３４】この際、テスト装置として、回路ブロック
単位に独立して行う動作テスト用の装置を構成すればよ
いため、テスト装置の構成を簡略化することができる。
また、テスト容易化手法としては、回路ブロックへの分
割処理を行うにすぎず比較的容易である。さらに、テス
ト容易化のための回路を内部に設ける必要がないため、
集積度を損ねることもない。
単位に独立して行う動作テスト用の装置を構成すればよ
いため、テスト装置の構成を簡略化することができる。
また、テスト容易化手法としては、回路ブロックへの分
割処理を行うにすぎず比較的容易である。さらに、テス
ト容易化のための回路を内部に設ける必要がないため、
集積度を損ねることもない。
【００３５】また、半導体集積回路の各回路ブロック単
位で独立して動作テストを行うことができるため、すべ
ての回路ブロックに対する独立したテストを同時実行す
ることにより、テスト時間の簡略化を図ることができ
る。
位で独立して動作テストを行うことができるため、すべ
ての回路ブロックに対する独立したテストを同時実行す
ることにより、テスト時間の簡略化を図ることができ
る。
【００３６】さらには、請求項１記載の半導体集積回路
をｎ個同時にあるいは順番にテストするマルチテストを
行う場合に、ｎ個の半導体集積回路それぞれにおいて、
第１〜第ｎの回路ブロックのうち、互いの半導体集積回
路間で重複することなく選択された１つの回路ブロック
に対し、請求項２記載の半導体集積回路のテスト方法を
用いれば、ｎ個の半導体集積回路のテスト用に設けられ
るｎ個のテスト装置は、それぞれが１つの回路ブロック
のテスト専用に構成すれば十分となるため、マルチテス
ト実行時においても、その装置構成が簡略化される効果
を奏する。
をｎ個同時にあるいは順番にテストするマルチテストを
行う場合に、ｎ個の半導体集積回路それぞれにおいて、
第１〜第ｎの回路ブロックのうち、互いの半導体集積回
路間で重複することなく選択された１つの回路ブロック
に対し、請求項２記載の半導体集積回路のテスト方法を
用いれば、ｎ個の半導体集積回路のテスト用に設けられ
るｎ個のテスト装置は、それぞれが１つの回路ブロック
のテスト専用に構成すれば十分となるため、マルチテス
ト実行時においても、その装置構成が簡略化される効果
を奏する。
【図１】この発明の一実施例である半導体集積回路の構
成を示す平面図である。
成を示す平面図である。
【図２】図１で示した半導体集積回路の電気的接続関係
を示す回路図である。
を示す回路図である。
【図３】図１で示した半導体集積回路の電気的接続関係
を他の例を示す回路図である。
を他の例を示す回路図である。
【図４】従来のテスト容易化処理が施された半導体集積
回路の構成を示す平面図である。
回路の構成を示す平面図である。
２０ 半導体集積回路 ３０ 電子回路部 ４１〜４４ 電極パッド ５１〜５４ テスト用電極パッド ６１〜６４ 回路ブロック ８０ 内部配線 ７０，７１〜７４ 制御用電極パッド
Claims (2)
- 【請求項１】 第１〜第ｎ（ｎ≧２）の回路ブロックか
ら構成される半導体集積回路であって、 前記第１〜第ｎの回路ブロックそれぞれの外部信号入出
力部に接続された第１〜第ｎの外部信号用電極と、 前記第１〜第ｎの回路ブロック間の内部信号の授受用に
設けられた内部配線と、 前記第１〜第ｎの回路ブロックそれぞれの内部信号入出
力部と前記内部配線との間に設けられ、外部より得られ
る制御信号に基づきオン・オフする第１〜第ｎのスイッ
チング手段と、 前記第１〜第ｎの回路ブロックそれぞれの内部信号入出
力部に接続された第１〜第ｎの内部信号用電極とを備え
た半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路のテスト
方法であって、 前記第１〜第ｎのスイッチング手段のうち、第ｋ（１≦
ｋ≦ｎ）のスイッチング手段をオフ状態にする制御信号
を付与するステップと、 第ｋの回路ブロックの信号入力用の内部信号用電極及び
外部信号用電極に所定のテスト信号を付与し、前記第ｋ
の回路ブロックの信号出力用の内部信号用電極及び外部
信号用電極より得られる出力信号を導出するステップと
を備えた半導体集積回路のテスト方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009860A JPH05198637A (ja) | 1992-01-23 | 1992-01-23 | 半導体集積回路及びそのテスト方法 |
| US07/997,920 US5367263A (en) | 1992-01-23 | 1992-12-29 | Semiconductor integrated circuit device and test method therefor |
| ITTO930036A IT1260860B (it) | 1992-01-23 | 1993-01-22 | Circuito integrato a semiconduttore e relativo procedimento di collaudo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009860A JPH05198637A (ja) | 1992-01-23 | 1992-01-23 | 半導体集積回路及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198637A true JPH05198637A (ja) | 1993-08-06 |
Family
ID=11731893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4009860A Pending JPH05198637A (ja) | 1992-01-23 | 1992-01-23 | 半導体集積回路及びそのテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5367263A (ja) |
| JP (1) | JPH05198637A (ja) |
| IT (1) | IT1260860B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006106132A (ja) * | 2004-09-30 | 2006-04-20 | Sharp Corp | 表示駆動回路および表示装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| SG85066A1 (en) * | 1996-05-14 | 2001-12-19 | Texas Instr Singapore Pte Ltd | Test board and process of testing wide word memoryparts |
| SG89232A1 (en) * | 1996-05-14 | 2002-06-18 | Texas Instr Singapore Pte Ltd | A process of testing memory parts and equipment for conducting the testing |
| US5727001A (en) * | 1996-08-14 | 1998-03-10 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| US5754559A (en) * | 1996-08-26 | 1998-05-19 | Micron Technology, Inc. | Method and apparatus for testing integrated circuits |
| TW442945B (en) * | 1998-11-20 | 2001-06-23 | Sony Computer Entertainment Inc | Integrated circuit chip, integrated circuit device, printed circuit board and electronic machine |
| US20040051550A1 (en) * | 2002-09-12 | 2004-03-18 | Ma David Suitwai | Semiconductor die isolation system |
| WO2005052615A1 (en) * | 2003-11-19 | 2005-06-09 | Honeywell International Inc. | Pseudo random verification of a device under test in the presence of byzantine faults |
| US7475318B2 (en) * | 2005-01-28 | 2009-01-06 | Honeywell International Inc. | Method for testing the sensitive input range of Byzantine filters |
| FR3035750B1 (fr) * | 2015-04-30 | 2018-06-15 | Schneider Electric Industries Sas | Dispositif de protection d'un reseau electrique |
| KR102388044B1 (ko) * | 2015-10-19 | 2022-04-19 | 삼성전자주식회사 | 테스트 장치 및 이를 포함하는 테스트 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038648A (en) * | 1974-06-03 | 1977-07-26 | Chesley Gilman D | Self-configurable circuit structure for achieving wafer scale integration |
| US4479088A (en) * | 1981-01-16 | 1984-10-23 | Burroughs Corporation | Wafer including test lead connected to ground for testing networks thereon |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US4956602A (en) * | 1989-02-14 | 1990-09-11 | Amber Engineering, Inc. | Wafer scale testing of redundant integrated circuit dies |
| US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
-
1992
- 1992-01-23 JP JP4009860A patent/JPH05198637A/ja active Pending
- 1992-12-29 US US07/997,920 patent/US5367263A/en not_active Expired - Fee Related
-
1993
- 1993-01-22 IT ITTO930036A patent/IT1260860B/it active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006106132A (ja) * | 2004-09-30 | 2006-04-20 | Sharp Corp | 表示駆動回路および表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1260860B (it) | 1996-04-29 |
| US5367263A (en) | 1994-11-22 |
| ITTO930036A1 (it) | 1994-07-22 |
| ITTO930036A0 (it) | 1993-01-22 |
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