KR100484584B1

KR100484584B1 - 스캔테스팅을구현하는집적회로메모리및리던던시를갖는집적회로메모리

Info

Publication number: KR100484584B1
Application number: KR1019970015851A
Authority: KR
Inventors: 에이. 휠러스 리차드; 디. 헤이벌코스 토드; 더불유. 존스 케니쓰
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 1996-04-29
Filing date: 1997-04-28
Publication date: 2005-08-10
Also published as: EP0805451A2; US5677917A; JP3968148B2; JPH1055698A; KR970071844A; EP0805451A3; TW328595B

Abstract

집적 회로 메모리(140)는 스캔 가능한 플립-플롭들(25)에 결합된 프로그램 가능한 퓨즈들(20)을 포함한다. 프로그램 가능한 퓨즈들(20) 및 스캔 가능한 플립-플롭들(25)은 스캔 체인 내에 구현되고, 예컨대, 수리(리던던시) 정보[repair(redundancy) information], 웨이퍼 로트 번호(wafer lot number) 및 웨이퍼 번호(wafer number), 웨이퍼 상의 다이 위치, 또는 패키지 테스팅 동안 또는 패키지 테스팅 후에 유용할 수 있는 임의의 다른 정보와 같은, 집적 회로 메모리(140)에 대한 특정 정보를 프로그래밍하기 위해 사용된다.

Description

스캔 테스팅을 구현하는 집적 회로 메모리 및 리던던시를 갖는 집적 회로 메모리{Integrated circuit memory using fusible links in a scan chain}

발명의 분야

본 발명은 일반적으로 메모리들에 관한 것으로서, 보다 상세하게는 스캔 체인 내에서 가용성 링크들(fusible links)을 사용하는 집적 회로 메모리에 관한 것이다.

발명의 배경

집적 회로 메모리들의 메모리 저장 용량이 증가함에 따라, 로우들(rows) 및 컬럼들(columns)에서 제조상의 결함들을 가질 가능성은 증가한다. 그 결과들로서, 생산 수율(production yields)은 감소한다. 큰 집적 회로 메모리들의 생산 수율을 증가시키는 한가지 방법은 로우 및 컬럼 리던던시(redundancy)를 이용하는 것이다. 리던던시를 갖는 집적 회로 메모리에 있어서, 특정 로우 내에 제조상의 결함은 결함이 있는 로우 대신에 리던던트 로우(redundant row)를 사용하여 치유될 수 있다. 마찬가지로, 특정 컬럼 내의 결함은 결함이 있는 컬럼 대신에 리던던트 컬럼(redundant column)을 사용하여 치유될 수 있다. 로우 및 컬럼 리던던시를 구현하기 위해서는, 리던던트 제어 논리 및 리던던트 판독/기입 데이터 경로들이 또한 요구된다.

결함이 있는 로우 또는 컬럼을 수리하기 위하여, 결함이 있는 로우 또는 컬럼이 해제되고, 그 위치에 리던던트 로우 또는 컬럼이 가용성 링크들을 블로우잉(blowing)함으로써 할당된다. 가용성 링크들은 고에너지 레이저를 사용하여 블로우잉될 수 있거나, 또는 웨이퍼 레벨 테스트로 전기적으로 블로우잉될 수 있다. 소수의 결함이 있는 로우들 또는 컬럼들만을 갖는 메모리를 수리할 수 있는 능력은 결과적으로 생산 수율을 실질적으로 증가시킬 수 있다.

리던던시를 갖는 메모리 어레이를 포함하는 집적 회로들 상에서는, 집적 회로를 조립한 이후에, 리던던시가 메모리 어레이를 수리하는데 이용되었는지의 여부를 검출할 필요가 있을 수 있다. 다른 것들 중에서도, 수리 정보는 테스트 수율(test yield)을 분석하고, 고장 모드들을 디버깅(debugging)하고, 일정한 고객 회귀(certain customer returns)를 분석하는데 중요하다. 그러나, 리던던시가 이용되었는지를 결정하는 것은 그 리던던시를 구현하는데 이용된 퓨즈들의 시각 점검(visual inspection)을 위해 집적 회로를 디프로세싱(deprocessing)을 전형적으로 요구한다. 디프로세싱은 시간이 소비되고, 집적 회로 메모리를 파괴한다.

메모리 어레이를 수리하기 위해 리던던트 소자들이 이용되었는지의 여부를 결정하는 다른 방법은 메모리 어레이가 수리되었을 때를 표시하도록 블로우잉되는 설계로 여분의 퓨즈를 부가하는 것이다. 퓨즈는 입력 핀과 접지 사이에 결합되어있고, 전원 투입시에 전류 서지(current surge) 또는 스파이크를 발생시킨다. 일단 전원 투입이 제거되거나, 전원 OK 신호가 수신되면, 전류 스파이크는 멈춘다. 그러나, 부가적인 퓨즈는 단지 리던던시가 이용되었음을 표시할 뿐, 예를 들어 메모리 어레이의 어드레스들이 수리되어야 한다는 것과 같은 어떤 다른 상세를 제공하지 못한다.

양호한 실시예의 설명

일반적으로, 본 발명은 스캔 가능한 플립-플롭들 또는 래치 회로들에 결합된 프로그램 가능한 퓨즈들과 함께, 메모리 어레이를 갖는 집적 회로를 제공한다. 프로그램 가능한 퓨즈들 및 스캔 가능한 플립-플립들은, 예를 들어 수리(리던던시)정보, 웨이퍼 로트 번호 및 웨이퍼 번호, 웨이퍼 상의 다이 위치, 또는 패키지 테스팅 중에 또는 패키지 테스팅 이후에 유용될 임의의 다른 정보들과 같은, 집적 회로에 관한 미리 결정된 정보를 프로그램하기 위해 이용된다.

특히, 집적 회로 메모리에 대한 한 실시예에 있어서, 스캔 가능한 래치들 또는 플립-플롭들은 결함이 있는 로우들 또는 컬럼들을 리던던트 로우들 또는 컬럼들로 대체하기 위해 웨이퍼 프로브에서 레이저로 통상적으로 블로우잉되는 리던던시 퓨즈들에 결합된다. 그후, 수리된 어드레스들은 정확하게 어떤 로우 또는 컬럼이 수리되었는지를 나타내는 패키지 테스팅 동안에 스캔될 수 있다. 다른 실시예에 있어서, 부가적인 퓨즈들은 스캔 가능한 래치들에 결합되고 웨이퍼 프로브에서 블로우잉된다. 부가적인 퓨즈들은, 리던던시, 웨이퍼 로트 정보, 웨이퍼 상의 다이 위치, 웨이퍼 파라미터들 등을 포함하는, 집적 회로 메모리에 관한 임의의 정보를 엔코딩하기 위해 블로우잉될 수 있다. 이때, 상기 정보는 수율 및 고장 모드들을 분석하는데 사용될 수 있다. 논리 회로들 및 메모리 어레이 둘 다를 갖는 집적 회로들 상에, 스캔 가능한 플립-플롭들은 논리 회로들을 테스팅하는데 사용되는 기존의 스캔 체인 내에 포함될 수 있다. 예를 들면, 기존의 스캔 체인은 JTAG(Joint Test Action Group)으로서 일반적으로 알려진 IEEE 1149.1과 그의 개정에 따른 경계 스캔 테스팅을 포함할 수도 있다. 또한, 스캔 가능한 플립-플롭들은 단독 스캔 체인으로서 포함될 수 있다.

본 발명은 도1 내지 도6을 참조해서 보다 완전히 설명될 수 있다. 도 1은 본 발명의 한 실시예에 따른 스캔 체인(10)을 블록 선도로 예시한다. 스캔 체인(10)은 다수의 퓨즈 회로들(20)과 다수의 스캔 가능한 플립-플롭들(25)을 포함한다. 다수의 퓨즈 회로들(20)은 퓨즈 회로들(21 내지 24)을 포함한다. 퓨즈 회로(21)는 도2에 보다 상세하게 설명되어 있다. 다수의 스캔 가능한 플립-플롭들은 스캔 가능한 플립-플롭들(26 내지 29)을 포함한다. 스캔 가능한 플립-플롭들(25)의 각각은 "D"라고 표기된 제 1 입력 단자, "TEST MODE"라고 표기된 외부적으로 발생된 테스트 모드 신호를 수신하기 위한 "TM"이라고 표기된 테스트 모드 단자, "SI"라고 표기된 스캔-인 단자, "SO"라고 표기된 스캔-아웃 단자, "CLOCK"라고 표기된 클럭 신호를 수신하기 위한 클럭 단자, 및 "Q"라고 표기된 출력 단자를 포함한다. 스캔 가능한 플립-플롭(26)은 도3에 보다 상세하게 설명되어있다.

퓨즈 회로(21)는 스캔 가능한 플립-플롭(26)의 "D" 단자에 접속된 출력 단자를 갖는다. 스캔 가능한 플립-플롭(26)의 스캔-아웃 단자는 스캔 가능한 플립-플롭(27)의 스캔-인 단자에 접속된다. 스캔 가능한 플립-플롭(26)의 스캔-인 단자는 외부에서 발생된 "TDI"로 표기된 시프트-인 테스트 데이터를 수신한다. 퓨즈 회로(22)는 스캔 가능한 플립-플롭(27)의 "D" 단자에 접속된 출력 단자를 갖는다. 스캔 가능한 플립-플롭(27)의 스캔-아웃 단자는 스캔 가능한 플립-플롭(28)의 스캔-인 단자에 접속된다. 퓨즈 회로(23)는 스캔 가능한 플립-플롭(28)의 "D" 단자에 접속된 출력 단자를 갖는다. 스캔 가능한 플립-플롭(28)의 스캔-아웃 단자는 다수의 스캔 가능한 플립-플롭들(25) 내의 다음의 스캔 가능한 플립-플롭의 스캔-인 단자에 접속된다. 퓨즈 회로(24)는 스캔 가능한 플립-플롭(29)의 "D" 단자에 접속된 출력 단자를 갖는다. 스캔 가능한 플립-플롭(29)의 스캔-아웃 단자는 집적 회로의 출력 단자 또는 핀에 "TDO"로 표기된 테스트 데이터 출력 신호를 제공한다. 다수의 스캔 가능한 플립-플롭들(25) 내의 선행하는 스캔 가능한 플립-플롭의 스캔-아웃 단자는 각각 후속하는 스캔 가능한 플립-플롭의 스캔-인 단자에 접속된다. 다수의 스캔 가능한 플립-플롭들(25)내의 스캔 가능한 플립-플롭들의 수와, 퓨즈들의 대응하는 수는 앰퍼샌드들(ampersands)로 나타낸 바와 같이, 임의의 수로 할 수 있으며, 얼마만큼 많은 데이터의 비트들이 퓨즈 회로들에 의해 저장되는 지에 따라 결정한다.

작동 시, 다수의 퓨즈 회로들(20)의 각각은 1비트의 정보를 저장할 것이다. 논리 하이(logic high)인 테스트 모드 신호 TEST MODE에 응답하여, 퓨즈 회로들(21, 22, 23, 24)은 각각 대응하는 스캔 가능한 플립-플롭들(26-29)의 D 입력 단자에 가용성 링크(도2에 예시됨)의 상태를 나타내는 미리 결정된 논리 상태를 제공한다. 클럭 신호 CLOCK에 응답하여, 스캔 가능한 플립-플롭들(26-29)은 일련의 스캔 가능한 플립-플롭들을 통해 정보의 비트들을 시프팅시키고, TDO로 표기된 정보는 스캔 아웃 단자 SO에서 최종 스캔 가능한 플립-플롭(29)을 통해 스캔 아웃된다.

스캔 포트들 또는 JTAG(조인트 테스트 액션 그룹)를 갖는 메모리 상에 스캔 체인(10)이 포함된다면, JTAG 경계 스캔 체인은 퓨즈들에 프로그램된 어떤 소망의 형태의 정보를 표시하기 위해 다수의 퓨즈 회로들(20)에 포함된 퓨즈 정보를 스캔 아웃하는데 이용될 수 있다. 상기 정보는 예를 들어, 리던던시가 이용되는지의 여부와 로우들 및/또는 컬럼들의 어드레스들이 수리되었는지의 여부를 포함할 수 있다. 부가적으로, 웨이퍼 로트, 웨이퍼 상의 다이 위치, 웨이퍼 파라미터들 등과 같은 다른 정보는 수율을 분석하고, 집적 회로 메모리를 파괴함이 없이 고장 모드 분석들을 수행하는데 이용하기 위해 퓨즈들에 저장될 수 있다.

도2는 도1의 스캔 체인(10)의 퓨즈 회로(21)를 부분 개략 선도 및 부분 논리선도로 예시하고 있다. 퓨즈 회로(21)는 가용성 링크(89), N-채널 트랜지스터들(91 및 93), 및 인버터들(95 및 97)을 포함한다. 설명된 실시예에서, 가용성 링크(89)는 레이저 분리할 수 있는 폴리실리콘 퓨즈이다. 다른 실시예에서, 가용성 링크(89)는 임의의 형의 도전 재료이다. 일반적으로, 가용성 링크(89)가 분리되거나, 용단될 때, 퓨즈 회로(21)는 스캔 가능한 플립-플롭(26)의 "D"에 "D" 단자로 표기된 논리 로우 출력 신호(logic low output signal)를 제공하고, 가용성 링크(89)가 용단되지 않으면, 퓨즈 회로(21)는 스캔 가능한 플립-플롭(26)의 "D" 단자에 "D"로 표기된 논리 하이 출력 신호를 제공한다. 도1에 설명된 다른 퓨즈 회로들의 각각은 퓨즈 회로(21)와 유사하다. 다른 실시예에서, 퓨즈 회로(21)는 전기적으로 용단된 퓨즈들을 포함할 수도 있다.

가용성 링크(89)는 "V_DD"로 표기된 전력 공급 전압 단자에 접속된 제 1 단자와 제 2 단자를 갖는다. N-채널 트랜지스터(91)는 가용성 링크(89)의 제 2 단자에 접속된 제 1 전류 전극(드레인)과, V_DD에 접속된 제어 전극(게이트), 및 "V_ss"로 표기된 제 2 전력 공급 전압 단자에 접속된 제 2 전류 전극(소스)을 갖는다. N-채널 트랜지스터(93)는 N-채널 트랜지스터(91)에 접속된 드레인, 게이트 및 V_ss에 접속된 소스를 갖는다. 인버터(95)는 N-채널 트랜지스터들(91 및 93)의 드레인들에 접속된 입력 단자와, N-채널 트랜지스터(93)의 게이트에 접속된 출력 단자를 갖는다. 인버터(97)는 인버터(95)의 출력 단자에 접속된 입력 단자와 출력 신호 D를 제공하기 위한 출력 단자를 갖는다.

작동에서, 가용성 링크(89)가 분리되지 않을 때(프로그램된 논리 하이), V_DD는 인버터(95)의 입력 단자에 제공되어, 인버터가 논리 로우를 출력하게 한다. N-채널 트랜지스터(93)는 실질적으로 비도전성이고, 인버터(97)는 논리 하이 출력 신호 D를 제공한다. 가용성 링크(89)가 레이저 용단되거나, 분리될 때(프로그램된 논리 로우), N-채널 트랜지스터(91)는 인버터(95)의 입력 단자의 전압을 논리 로우로 감소시킨다. N-채널 트랜지스터(91)가 온 바이어스 되며, 비교적 약한 풀-다운 트랜지스터로서 작용한다. 인버터(95)는 N-채널 트랜지스터(93)의 게이트와 인버터(97)의 입력 단자에 논리 하이 출력을 제공한다. N-채널 트랜지스터(93)는 도전성이고, 입력 단자가 논리 로우 전압을 유지하도록 한다. 인버터(97)는 논리 로우 출력 신호 D를 제공한다.

도3은 도1의 스캔 체인(10)의 스캔 가능한 플립-플롭(26)을 부분 개략 선도와 부분 논리 회로 선도로 예시하고 있다. 스캔 가능한 플립-플롭(26)은 플립-플롭(31)과 타이밍 발생기(33)를 포함한다. 플립-플롭(31)은 NAND 논리 게이트들(35 및 73)과, 인버터들(71, 73, 45, 47, 53, 57, 59, 75 및 77), 및 전송 게이트들(39, 49, 51, 55 및 61)을 포함한다. 타이밍 발생기(33)는 인버터들(79, 81, 85 및 87), 및 NOR 논리 게이트(83)를 포함한다.

플립-플롭 회로(31)에서, NAND 논리 게이트(35)는 "ICLK"로 표기한 클럭 신호를 수신하는 제 1 입력 단자, 테스트 모드 신호 TM의 제 2 입력 단자, 및 출력 단자를 갖는다. 인버터(37)는 출력 단자에 접속된 입력 단자와 출력 단자를 갖는다. 인버터(41)는 스캔-인 신호 SI를 수신하기 위한 입력 단자와, 출력 단자를 갖는다. (신호 이름 뒤의 별표( * )는, 신호가 동일한 이름을 갖지만 별표가 없는 신호의 논리적인 수리라는 것을 가리킴을 주목한다). 인버터(43)는 인버터(41)의 출력 단자에 접속된 입력 단자와 출력 단자를 갖는다. 전송 게이트(39)는 인버터(43)의 출력 단자에 접속된 입력 단자와 인버터(37)의 출력 단자에 접속된 제 1 제어 단자와, NAND 논리 게이트(35)의 출력 단자에 접속된 제 2 제어 단자, 및 출력 단자를 갖는다. 인버터(45)는 전송 게이트(39)의 출력 단자에 접속된 입력 단자와, 출력 단자를 갖는다. 인버터(47)는 퓨즈 회로(21)로부터 출력 신호 D를 수신하기 위한 입력 단자와, 출력 단자를 갖는다. 전송 게이트(49)는 인버터(47)의 출력 단자에 접속된 제 1 입력 단자와, "GCLK"로 표기된 클럭 신호를 수신하기 위한 제 1 제어 단자와, "GCLK*"로 표기된 클럭 신호를 수신하기 위한 제 2 제어 단자, 및 출력 단자를 갖는다. 전송 게이트(51)는 전송 게이트(49)의 출력 단자에 접속되고, 인버터(45)의 입력 단자에 접속된 출력 단자와, 클럭 신호 ICLK*를 수신하기 위한 제 1 제어 단자, "ICLK"로 표기된 클럭 신호를 수신하기 위한 제 2 제어 단자, 및 입력 단자를 갖는다. 인버터(53)는 인버터(45)의 출력 단자에 접속된 입력 단자와, 전송 게이트(51)의 입력 단자에 접속된 출력 단자를 갖는다.

전송 게이트(55)는 인버터(45)의 출력 단자에 접속된 입력 단자와, "ICLK"로 표기된 클럭 신호를 수신하기 위한 제 1 제어 단자와, "ICLK*"로 표기된 클럭 신호를 수신하기 위한 제 2 제어 단자, 및 출력 단자를 갖는다. 인버터(57)는 전송 게이트(55)의 출력 단자에 접속된 입력 단자 및 출력 단자를 갖는다. 인버터(71)는 "TM* "으로 표기된 테스트 모드 신호를 수신하기 위한 입력 단자 및 출력 단자를 갖는다. NAND 논리 게이트(73)는 인버터(71)의 출력 단자에 접속된 제 1 입력 단자, 인버터(57)의 출력 단자에 접속된 제 2 입력 단자, 및 출력 단자를 갖는다. 인버터(75)는 NAND 논리 게이트(73)의 출력 단자에 접속된 입력 단자를 갖는다. 인버터(77)는 인버터(57)의 출력 단자에 접속된 입력 단자, 및 출력 신호 Q를 제공하기 위한 출력 단자를 갖는다. 인버터(59)는 인버터(57)의 출력 단자에 접속된 제 1 입력 단자 및 출력 단자를 갖는다. 전송 게이트(61)는 인버터(59)의 출력 단자에 접속된 입력 단자와, "ICLK"로 표기된 클럭 신호를 수신하기 위한 제 1 제어 단자와, "ICLK*"로 표기된 클럭 신호를 수신하기 위한 제 2 제어 단자, 및 인버터(57)의 입력 단자에 접속된 출력 단자를 갖는다.

타이밍 발생기(33)에서, 인버터(79)는 "TM"으로 표기된 테스트 모드 신호를 수신하는 입력 단자 및 "TM*"로 표기된 테스트 모드 신호를 제공하기 위한 출력 단자를 갖는다. NOR 논리 게이트(83)는 테스트 모드 신호(TM)를 수신하기 위한 제 1 입력 단자, 클럭 신호(CLOCK)를 수신하기 위한 제 2 입력 단자, 및 클럭 신호(GCLK*)를 제공하기 위한 출력 단자를 갖는다. 인버터(85)는 NOR 논리 게이트(83)의 출력 단자에 접속된 입력 단자, 및 클럭 신호(GCLK)를 제공하기 위한 출력 단자를 갖는다. 인버터(81)는 NOR 논리 게이트(83)의 입력 단자에 접속된 입력 단자, 및 클럭 신호(ICLK*)를 제공하기 위한 출력 단자를 갖는다. 인버터(87)는 인버터(81)의 출력 단자에 접속된 입력 단자, 및 클럭 신호(ICLK)를 제공하기 위한 출력 단자를 갖는다.

작동에서, 스캔 가능한 플립-플롭 회로(26)는 JTAG와 같은 통상의 스캔 체인의 일부로서 사용될 수 있고, 출력 스캔 데이터로서 다수의 퓨즈 회로들(20)로부터 프로그램된 정보를 제공한다.

타이밍 발생기(33)는 클럭 신호(CLOCK) 및 테스트 모드 신호(TM)를 수신한다. 테스트 모드 신호(TM)가 논리 로우일 때, 이 때 클럭 신호들(GCLK 및 ICLK)은 클럭 신호(CLOCK)와 동일한 논리 상태를 가질 것이다. 테스트 모드 신호(TM)가 논리 하이일 때, 클럭 신호들(GCLK 및 ICLK)은 클럭 신호(CLOCK)와 동일한 논리 상태를 갖고, 클럭 신호(GCLK)는 논리 하이일 것이다. 도3에 설명한 바와 같이, 타이밍 발생기(33)는 전송 게이트들(39, 49, 51, 55 및 61)을 제어하기 위해서 사용된다.

테스트 모드 신호(TM)가 논리 하이이고, 클럭 신호(ICLK)가 논리 로우 일때, 스캔-인 데이터(SI)는 교차-결합된 인버터들(45 및 53)에 제공된다. 스캔-인 데이터(SI)는 인버터(41 및 43)에 의해 수신되고 버퍼링된다. 클럭 신호(ICLK*)는 논리 하이이기 때문에, 전송 게이트(39)는 도전성이고, 전송 게이트(51)는 실질적으로 비도전성이고, 따라서, 스캔-인 데이터(SI)는 인버터(45)의 입력 단자에 제공되고, 클럭 신호(ICLK)가 논리 하이로 천이할 때 래칭된다. 클럭 신호(ICLK)는 논리 하이이기 때문에, 전송 게이트(49)는 실질적으로 비도전성이다. 클럭 신호(ICLK*)는 논리 로우로 되어, 전송 게이트(51)가 도전성이 되도록 한다. 스캔-인 단자(SI)를 통해 제공된 논리값은 교차-결합된 인버터들(45 및 53)에 래칭된다. 전송 게이트(55)는 도전성이므로 스캔-인 데이터가 인버터(57)의 입력 단자에 제공되도록 한다. 전송 게이트(61)는 실질적으로 비도전성이므로, 필요하다면 인버터(57)가 논리 상태를 변경시킬 수 있도록 한다. 인버터(57)의 출력은 NAND 논리 게이트(73) 내의 제 2 입력 단자에 제공되고, 인버터(59)의 제 1 입력 단자에 제공된다. 테스트 모드 신호(TM*)는 논리 로우이기 때문에, NAND 논리 게이트(73)는 인버터로서 작용하여, NAND 논리 게이트(73)의 출력 단자가 NAND 논리 게이트(73)의 제 2 입력 단자에서 논리 상태를 매번 변경시킬 수 있도록 한다. 스캔 아웃 데이터(SO)의 논리 상태는 하나의 클럭 주기가 이미 얻어진 스캔 인 데이터(SI)의 논리 상태에 대응한다. 클럭 신호(ICLK)가 논리 로우로 천이할 때, 교차-결합된 인버터들(57 및 59)의 현재의 논리 상태는 래칭된다.

테스트 모드 신호(TM)가 논리 로우일 때, 전송 게이트(39)는 실질적으로 비도전성이므로 인버터들(45 및 53)을 갖는 교차-결합된 래치에 스캔 인 데이터(SI)가 제공되지 못하도록 한다. 클럭 신호(GCLK)는 논리 로우이고, 클럭 신호(GCLK*)는 논리 하이이다. 전송 게이트(49)는 도전성이고, 퓨즈 회로들(21, 22, 23 및 24)로부터 미리 결정된 퓨즈 정보는, 도1에서 설명한 바와 같이, 교차-결합된 래치[인버터(45 및 53)]에 제공될 수 있다. 클럭 신호(ICLK)가 논리 하이일 때, 클럭 신호(ICLK*)는 논리 로우가 된다. 전송 게이트(51)는 도전성이므로, 동일한 시간 전송 게이트(55)로 입력 단자(D)에 제공된 퓨즈 정보를 래칭시키고, 입력 단자(D)의 정보에 해당하는 데이터가 인버터들(57 및 59)을 포함하는 래치에 제공되도록 한다. 전송 게이트(61)는 실질적으로 비도전성이고, 인버터(57)는 인버터(59)의 입력 단자의 입력 데이터에 대응하는 데이터를 제공하기 위해서 필요하면 논리 상태들을 변경시킨다. 테스트 모드 신호(TM*)가 논리 하이일 때, NAND 논리 게이트(73)는 항상 인버터들(57 및 59)을 갖는 교차-결합된 래치 내에 저장된 논리 상태에 무관하게 논리 하이를 제공할 것이다. 스캔 가능한 플립-플롭(26)은 시프트 레지스터를 사용해서 플립-플롭을 포함하는 이점을 가짐으로써, 플립-플롭과 시프트 레지스터가 따로 구현될 경우보다 표면적이 더 작은 집적 회로를 사용하여 구현될 수 있도록 한다. 또 다른 실시예들에서, 인버터들(41 및 75)은 회로로부터 제거될 수도 있다는 것을 주목한다.

도4는 본 발명의 또 다른 실시예에 따른 스캔 체인(99)을 블록 선도로 예시하고 있다. 스캔 체인(99)은 시프트 레지스터(100), 디코더 회로(101), 퓨즈 회로 어레이(103), 시프트 레지스터(111) 및 멀티플렉서(113)를 포함한다.

시프트 레지스터(100)는 종래의 시리얼-인, 패러럴-아웃, 시프트 레지스터이다. 시프트 레지스터(100)는 "TDI"로 표기된 테스트 데이터 입력 신호를 수신하기 위한 입력 단자와 다수의 출력 단자를 갖는다. 디코더(101)는 시프트 레지스터(100)의 다수의 출력 단자들에 접속된 다수의 입력 단자들, 및 "INQ1"-"INQN"으로 표기된 디코딩된 어드레스 신호들을 제공하기 위한 다수의 출력 단자들을 갖는다. 퓨즈 회로 어레이(103)는 컬럼 퓨즈들(105), 로우 퓨즈들(107), 및 스태틱 랜덤 메모리(SRAM)에서 리던던시를 구현하기 위해 사용될 수 있는 I/O 퓨즈들(109)을 포함한다. 예시된 실시예에서, 퓨즈 회로 어레이(103)는 집적 회로 메모리(140)의 주변에 분포되어 있다(도6에서 예시됨). 퓨즈 회로 어레이(103)는 디코딩된 어드레스 신호들(INQ1-INQN)을 수신하기 위한 다수의 입력 단자들, 및 "FUSE LINE 1"-"FUSE LINE N"으로 표기된 다수의 출력 단자들, 및 메모리 내에 리던던시를 구현하기 위한 종래의 리던던시 비교 논리에 퓨즈 정보를 제공하기 위한 다수의 제 2 출력 단자들을 포함한다. FUSE LINE 1-FUSE LINE N은 병렬 입력들을 갖는 시프트 레지스터(111)에 제공되고, 테스트 데이터 입력 신호(TDI)를 수신하기 위한 제 2 입력 단자를 포함한다. 시프트 레지스터(111)는 종래의 시프트 레지스터이거나, 스캔 가능한 플립-플롭(26)과 유사한 소자를 갖는 시프트 레지스터일 수도 있다는 것을 주목한다(도3에 예시됨).

멀티플렉서(113)는 "CONTROL"로 표기된 제어 신호를 수신하기 위한 제 1 입력 단자, 시프트 레지스터(100)의 출력 단자에 결합된 제 2 입력 신호, 및 시프트 레지스터(111)의 직렬 출력 단자에 접속된 출력 단자, 및 테스트 데이터 아웃(TDO)을 제공하기 위한 출력 단자를 포함한다. 작동 시에, 테스트 데이터 입력 신호(TDI)와 테스트 데이터 아웃 신호(TDO)는 집적 회로에서 종래의 JTAG 구현에 일반적으로 사용된 신호들이다. 퓨즈 회로 어레이(103)의 어느 로우가 시프트 레지스터(111)에 저장된 정보를 제공하도록 해야 하는지를 지정하기 위해 어드레스 신호가 시프트 레지스터(100)에 순차적으로 제공된다. 퓨즈 회로 어레이(103)는 메모리 내의 리던던시를 통상적으로 구현하기 위해 제공되는 어드레스 가능한 퓨즈 회로들을 포함한다. 퓨즈 회로 어레이(103)의 퓨즈 회로는 도5에 보다 상세하게 예시되어있다. 어드레스 신호를 수신하는 것에 응답하여, 어드레스에 대응하는 미리 결정된 로우는 퓨즈 어레이(103)의 미리 결정된 위치로부터 퓨즈 라인들을 걸쳐서 시프트 레지스터(111)에 퓨즈 정보를 제공한다. 그 정보는 다음에 스캔되거나, 테스트 데이터 아웃(TDO)처럼 멀티플렉서(113)를 통해 시프트 레지스터(111)로부터 시프트 아웃된다. 테스트 데이터 아웃(TDO)은 또한 버퍼링되고, 외부 핀에 제공되고, 집적 회로 메모리에 리던던시가 사용되었는지에 따라서 집적 회로 메모리의 로우들 또는 컬럼들이 수리된 것에 대한 정보를 포함한다.

제어 신호(CONTROL)는 TAP 제어기(도시되지 않음)에 의해서 외부적으로 제공되고, 레지스터(111)로부터 시프트 아웃된 정보가 테스트 데이터 아웃 신호(TDO)로서 제공되는지 여부를 결정한다. 설명되지는 않았지만, 스캔 체인(99) 내에 포함된 것은 제조자 확인 레지스터, 바이패스 레지스터, 명령 레지스터 등과 같은 종래의 JTAG의 구현에 필요한 부가 회로들이다. JTAG를 따르는 경계 스캔을 갖는 집적 회로 메모리에서, 리던던시에 관한 부가 정보 또는 임의의 다른 엔코딩된 정보는 집적 회로 메모리에 부가된 논리의 최소치로 스캔 아웃될 수 있다. 또한, 리던던시를 구현하는데 필요한 퓨즈들이 JTAG 경계 스캔 체인에 집적되기 때문에 부가 퓨즈들이 필요하지 않다.

도5는 도4의 스캔 체인(99)의 퓨즈된 회로(115)를 부분 개략 선도 및 부분논리 선도로 예시하고 있다. 퓨즈 회로(115)는 퓨즈 회로부(116)와 3-상 구동기(127)를 포함한다. 퓨즈 회로부(116)는 가용성 링크(117)와, N 채널 트랜지스터들(119 및 121) 및 인버터들(123 및 125)을 포함한다. 가용성 링크(117)는 V_DD에 결합된 제 1 단자, 및 제2 단자를 갖는다. N-채널 트랜지스터(119)는 가용성 링크(117)의 제2 단자에 결합된 제 1 전류전극을 갖는다. 바이어스 전압을 수신하기 위한 제어전극은 "N_BIAS"로 표기되고, V_ss에 접속된 제2 전류 전극을 갖는다. N-채널 트랜지스터(121)는 가용성 링크(117)의 제 2 단자에 결합된 제 1 전류 전극과, 인버터(123)의 출력 단자에 접속된 제어 전극, 및 V_ss에 결합된 제 2 전류전극을 포함한다. 인버터(123)는 제2 단자 가용성 링크(117)에 접속된 입력 단자 및 출력 단자를 갖는다. 인버터(125)는 (123)의 출력 단자에 접속된 입력 단자 및 출력 단자를 갖는다. P-채널 트랜지스터(129)는 V_DD에 접속된 제 1 전류 전극, 인버터(125)의 출력 단자에 접속된 제어 전극, 및 제 2 전류 전극을 포함한다. P-채널 트랜지스터(131)는 P-채널 트랜지스터(129)의 제 2 전류전극에 접속된 제 1 전류 전극, 어드레스 신호(INQ1*)를 수신하기 위한 전류 전극, 및 "FUSE LINE 1"로 표기된 출력 신호를 제공하기 위한 제 2 전류 전극을 포함한다. N-채널 트랜지스터(133)는 P-채널 트랜지스터(131)의 제 2 전류 전극에 접속된 제 1 전류 전극, 어드레스 신호(INQ1)를 수신하기 위한 제어전극, 및 제 2 전류 전극을 포함한다. N-채널 트랜지스터(135)는 N-채널 트랜지스터(133)의 제 2 전류 전극에 접속된 제 1 전류 전극, 인버터(125)의 출력 단자에 접속된 제어 전극, 및 V_ss에 접속된 제 2 전류 전극을 포함한다.

작동 시에, 퓨즈 회로부(116)는 실질적으로 도2에 도시된 퓨즈 회로와 같이 작동한다. 3-상 구동기(127)는 인버터(125)에 의해 버퍼링된 퓨즈 회로부(116)로부터 퓨즈 정보를 수신한다. 디코딩된 어드레스 신호들(INQ1 및 INQ1*)의 수신에 응답하여, 퓨즈 정보에 대응하는 FUSE LINE 1로 표시된 출력 신호는 도4에 도시된 시프트 레지스터(111)의 대응하는 입력 단자에 제공된다.

인버터(125)의 출력이 논리 하이일 때, P-채널 트랜지스터(129)는 실질적으로 비도전성이고, N-채널 트랜지스터(135)는 도전성이다. 어드레스 신호(INQ1)가 논리 하이이면, N-채널 트랜지스터(133)는 FUSE LINE 1을 논리 로우로 감소시킨다. 반대로, 인버터(125)의 출력이 논리 로우이면, N-채널 트랜지스터(135)는 실질적으로 비도전성이고, P-채널 트랜지스터(129)는 도전성이다. 어드레스 신호(INQ1)가 논리 하이이면, P-채널 트랜지스터(131)는 도전성이고, N-채널 트랜지스터(133)는 도전성이므로, FUSE LINE 1이 대략 V_DD와 동일하게 논리 하이로 증가될 수 있도록 한다. 예시된 실시예에서, V_DD는 약 3.3 볼트와 같고, V_ss는 접지에 접속된다. 어드레스 신호(INQ1*)가 논리 하이이면, P-채널 트랜지스터(131)는 실질적으로 비도전성이고, 어드레스 신호(INQ 1)는 논리 로우이고, N-채널 트랜지스터(133)는 실질적으로 비도전성이므로, FUSE LINE 1에 높은 임피던스를 제공한다.

도6은 도4의 스캔 체인(99)이 포함된 집적 회로 메모리(140)를 블록 선도로 예시하고 있다. 집적 회로 메모리(140)는 메모리 어레이들(143-146), 컬럼 논리(148-151), 로우 디코딩(153-156), 리던던트 컬럼들(163-166), 리던던트 로우들(150-161), 및 JTAG 경계 스캔 테스트 영역(168)을 포함한다. 집적 회로 메모리(140)는 리던던시를 갖는 종래의 SRAM으로서 동작한다. 메모리 어레이들(143-146)의 각각은 로우들과 컬럼들로 구성된 다수의 메모리 셀들을 포함한다. 로우 어드레스와 컬럼 어드레스의 수신에 응답하여, 메모리 어레이들(143-146)은 메모리 어레이들(143-146)의 선택된 부분들에 대응하는 출력 데이터를 제공한다. 생산 수율을 증가시키기 위해서, 다수의 리던던트 로우들 및/또는 리던던트 컬럼들은 집적 회로 메모리(140)에 제공된다. 리던던트 로우들 및 컬럼들은 그들의 대응하는 메모리 어레이에서 결함이 있는 로우들 또는 컬럼들을 교체하기 위해서 사용된다. 리던던시는 도4에 예시되어 있는 컬럼 퓨즈들(105), 로우 퓨즈들(107), 및 I/O 퓨즈들(109)과 같은 가용성 링크들을 사용하여 구현된다.

도 6에 예시된 바와 같이, 퓨즈 회로 어레이(103)는 집적 회로 메모리(140)의 주변에 분포된다. 도4에 예시된 바와 같이, 시프트 레지스터(111)는 퓨즈 회로 어레이(103) 내에 위치한 퓨즈들의 각각으로부터의 신호들을 수신한다. 시프트 레지스터(111)도 또한 집적 회로 메모리(140)의 주변에 분포되어, 시프트 레지스터(111)의 각각의 부분을 컬럼 퓨즈들(105), 로우 퓨즈들(107), 또는 I/O 퓨즈들(109)의 각각에 대응하여 위치시킨다. 도4에 예시된 다른 회로들은 JTAG 영역(168) 내에 또는 근처에 위치되어있다.

시프트 레지스터(111)를 분배하고, 그것을 대응하는 퓨즈들과 동일한 위치에 배치함으로써, 집적 회로 메모리(140)를 횡단하도록 루트를 정하는데 필요한 금속선들의 수를 감소시킨다.

퓨즈 회로 어레이(103)는 도4에 도시된 바와 같이, N-로우들 x M-컬럼들(M×N)로 구성되어있으며, 여기서, N 및 M은 정수들이다. 퓨즈 회로들을 어레이로서 구성하고, M 컬럼들에 출력 데이터를 제공하기 위해 퓨즈들을 선택적으로 디코딩함으로써, 시프트 레지스터(111)에 필요한 시프트 레지스터의 수는 M으로 감소된다. 이것은 퓨즈 정보를 스캔 아웃시키기 위한 시프트 레지스터들을 구현하는데 필요한 영역을 감소시켜, 이에 의해 집적 회로 메모리의 크기를 감소시킨다.

본 발명은 바람직한 실시예의 내용으로 설명하였지만, 본 발명은 위에 상술한 것 외에도 많은 실시예가 가능하며, 다양한 방법으로 변경될 수도 있다는 것은 당 업계의 숙련자들에게 명백할 것이다. 예를 들면, 예시된 실시예는 JTAG 이외의 다른 스캔 메커니즘과 통합될 수도 있고, 단독 스캔 체인으로서 사용될 수도 있다. 따라서, 첨부된 특허청구의 범위에는 본 발명의 정신 및 범주에 해당하는 발명의 모든 변형들을 포괄하는 것이 의도되어 있다.

도1은 본 발명의 한 실시예에 따른 스캔 체인(scan chain)을 블록 선도로 예시하는 도면.

도2는 도1의 스캔 체인의 퓨즈 회로를 부분 개략 선도 및 부분 논리 선도로 예시하는 도면.

도3은 도1의 스캔 체인의 스캔 가능한 플립-플롭을 부분 개략 선도 및 부분 논리 선도로 예시하는 도면.

도4는 본 발명의 다른 실시예에 따른 스캔 체인을 블록 선도로 예시하는 도면.

도5는 도4의 스캔 체인의 퓨즈 회로를 부분 개략 선도 및 부분 논리 선도로 예시하는 도면.

도6은 도4의 스캔 체인을 포함하는 메모리를 블록 선도로 예시하는 도면.

※ 도면의 주요부분에 대한 부호의 설명 ※

20: 프로그램 가능한 퓨즈 21,22,23,24: 퓨즈 회로

25,26,27,28,29: 스캔 가능한 플립-플롭(flip-flop)

100: 시프트 레지스터 101: 디코더 회로

103: 어드레스 가능한 퓨즈 회로

Claims

리던던시(redundancy)를 갖는 집적 회로 메모리에 있어서,

입력 신호를 수신하기 위한 입력 단자, 다수의 직렬로 접속된 레지스터들, 및 어드레스 신호를 제공하기 위한 출력 단자를 갖는 시프트 레지스터와,

상기 시프트 레지스터에 결합되어, 상기 어드레스 신호를 수신하고, 그에 응답하여 디코딩된 어드레스 신호를 제공하기 위한 디코더 회로와,

상기 디코딩된 어드레스 신호에 응답하여 저장된 퓨즈 정보를 제공하기 위한 다수의 어드레스 가능한 퓨즈 회로들로서, 상기 저장된 퓨즈 정보는 상기 집적 회로 메모리에 관한 미리 결정된 정보를 포함하는, 상기 어드레스 가능한 퓨즈 회로들과,

스캔 체인을 형성하는 다수의 직렬로 접속된 래치 회로들로서, 각각의 래치 회로는 상기 어드레스 가능한 퓨즈 회로들 중 하나에 대응적으로 결합되고, 테스트 모드에 있는 상기 집적 회로 메모리에 응답하여 상기 저장된 퓨즈 정보를 제공하기 위한 상기 다수의 직렬로 접속된 래치 회로들을 포함하는 집적 회로 메모리.
리던던시를 갖고, 조인트 테스트 액션 그룹(JTAG)(Joint Test Action Group)경계-스캔 표준에 따라 경계-스캔 테스트를 구현하는 집적 회로 메모리에 있어서,

로우들 및 컬럼들로 구성된 다수의 메모리 셀들과,

상기 다수의 메모리 셀들의 결함이 있는 컬럼을 대체하기 위한 메모리 셀들의 리던던트 컬럼과,

리던던시 정보를 저장하기 위한 다수의 퓨즈 회로들로서, 상기 리던던시 정보는 메모리 셀들의 상기 리던던트 컬럼이 상기 다수의 메모리 셀들의 상기 결함이 있는 컬럼을 대체할 때 메모리 셀들의 상기 리던던트 컬럼을 어드레싱하는, 상기 다수의 퓨즈 회로들과,

스캔 체인을 형성하는 다수의 직렬로 접속된 래치 회로들로서, 각각의 래치 회로는 상기 퓨즈 회로들의 대응하는 하나에 결합되고, 상기 집적 회로 메모리가 테스트 모드에 있을 때 상기 리던던시 정보를 선택적으로 제공하기 위한 상기 다수의 직렬로 접속된 래치 회로들을 포함하는 집적 회로 메모리.