JP3968148B2 - スキャン・チェーン中に可溶性リンクを用いる集積回路メモリ - Google Patents
スキャン・チェーン中に可溶性リンクを用いる集積回路メモリ Download PDFInfo
- Publication number
- JP3968148B2 JP3968148B2 JP11344597A JP11344597A JP3968148B2 JP 3968148 B2 JP3968148 B2 JP 3968148B2 JP 11344597 A JP11344597 A JP 11344597A JP 11344597 A JP11344597 A JP 11344597A JP 3968148 B2 JP3968148 B2 JP 3968148B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- integrated circuit
- memory
- circuits
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般的にはメモリに関し、特にスキャン・チェ−ン中に可溶性リンクを用いる集積回路メモリに関する。
【０００２】
【従来の技術】
集積回路メモリのメモリ記憶容量の増大に伴って行および列の製造上の欠陥の可能性も高くなる。そして、これが生産歩留りの低下につながる。大規模集積回路メモリの生産歩留りを増大させる方法の１つが列および行の冗長性を用いる方法である。冗長性を有する集積回路メモリにおいては、特定の行の製造上の欠陥は欠陥のある行の代わりに冗長行を用いることによって修理することができる。同様に、特定の列の欠陥もまた冗長列を用いて欠陥のある列に置き換えることによって修理することができる。列および行の冗長性を得るためには冗長制御論理および冗長読み出し／書き込みパスもまた必要になる。
【０００３】
欠陥のある行または列を修理するためには、欠陥のある行または列が選択解除され、可溶性リンクを溶断することによって冗長行または列がその代わりに割り当てられる。可溶性リンクは高エネルギ・レーザを用いて溶断するかあるいはウエハ・レベル・テストで電気的に溶断することができる。欠陥のある行または列がごく少数しかないメモリを修理することができれば生産歩留りは大幅に増大する。
【０００４】
【発明が解決しようとする課題】
冗長性を有するメモリ・アレーを含む集積回路上では、その集積回路の組立後にメモリ・アレーの修理のために冗長性が利用されたかどうかを検出しなければならないことがある。特に、修理情報はテスト歩留りの分析，故障モードのデバッギング，さらにある種の顧客返品の分析を行う上で重要である。しかし、冗長性が利用されたかどうかの判定を行うには、通常集積回路を分解して冗長性を持たせるために使用されるヒューズの目視検査を行う必要がある。分解には時間がかかり、また集積回路メモリが破壊される。
【０００５】
メモリ・アレーの修理に冗長要素が用いられたか否かを判定する他の方法は、レイアウト中にメモリ・アレーが修理された時溶断されてこれを示す余分なヒューズを追加するというものであった。このヒューズは入力ピンとグラウンドの間に結合され、電源投入時に電流サージすなわちスパイクを発生させる。電源投入クリアすなわち電源投入ＯＫ信号を受け取ると、電流スパイクは終わる。しかし、この追加のヒューズは冗長性が利用されたことを示すだけでたとえばメモリ・アレ−のどのアドレスが修理を要したかといった他の詳細についてはなにも示さない。
【０００６】
【課題を解決するための手段】
一般的には、本発明はスキャン可能なフリップ・フロップすなわちラッチ回路に結合されたプログラム可能なヒューズを有するメモリ・アレーを有する集積回路を提供する。プログラム可能なヒューズおよびスキャン可能なフリップ・フロップを用いて、たとえば修理（冗長性）情報，ウエハ・ロット番号およびウエハ番号，ウエハ上のダイの位置あるいはパッケージ・テスト中あるいはテスト後に有益な他の任意の情報といった集積回路に関する所定の情報がプログラムされる。
【０００７】
【発明の実施の形態】
すなわち、一実施例において、集積回路メモリ上で、スキャン可能なラッチすなわちフリップ・フロップが通常ウエハ・プローブのレーザで溶断されて欠陥のある行または列を冗長な行または列に置き換える冗長ヒューズに結合される。修理されたアドレスをパッケージ・テスト中にスキャンしてどの行または列が修理されたのかを正確に示すことができる。他の実施例では、追加のヒューズがスキャン可能なラッチに結合され、これらはウエハ・プローブで溶断される。かかる追加のヒューズを溶断して冗長性，ウエハ・ロットの情報，ウエハ上のダイの位置，ウエハのパラメータ等その集積回路メモリに関するあらゆる情報を符号化することができる。そして、この情報を用いて歩留りおよび故障モードの分析を行うことができる。論理回路とメモリアレーの両方を有する集積回路上では、スキャン可能なフリップ・フロップを論理回路のテストに用いられるスキャン・チェ−ンに組み込むことができる。たとえば、既存のスキャン・チェーンには一般にJTAG(Joint Test Action Group)として知られるIEEE 1149.1とその改定に適合するバウンダリ・スキャン・テストが含まれる。また、スキャン可能なフリップ・フロップを単独のスキャン・チェーンとして組み込むことも可能である。
【０００８】
図１−図６を参照することによって本発明をより十分に説明することができる。図１には本発明の一実施例によるスキャン・チェーン１０をブロック図で示す。スキャン・チェーン１０は複数のヒューズ回路２０と複数のスキャン可能なフリップ・フロップ２５とを含む。複数のヒューズ回路２０はヒューズ回路２１−２４を含む。ヒュ−ズ回路２１は、図２でさらに詳しく示される。複数のスキャン可能なフリップ・フロップはスキャン可能なフリップフロップ２６−２９を含む。スキャン可能なフリップ・フロップ２５は“Ｄ”で示す第１の入力端子，“ＴＥＳＴ ＭＯＤＥ”で示す外部で生成されたテスト・モード信号を受信する“ＴＭ”で示すテスト・モード端子，“ＳＩ”で示すスキャン・イン端子、“ＳＯ”で示すスキャン・アウト端子，“ＣＬＯＣＫ”で示すクロック信号を受信するクロック端子，および“Ｑ”で示す出力端子を含む。スキャン可能なフリップ・フロップ２６を図３により詳細に示す。
【０００９】
ヒューズ回路２１はスキャン可能なフリップ・フロップ２６の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２６のスキャン・アウト端子はスキャン可能なフリップ・フロップ２７のスキャン・イン端子に接続されている。スキャン可能なフリップ・フロップ２６のスキャン・イン端子は“ＴＤＩ”で示す外部で生成されたシフト・イン・テスト・データを受け取る。ヒューズ回路２２はスキャン可能なフリップ・フロップ２７の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２７のスキャン・アウト端子はスキャン可能なフリップ・フロップ２８のスキャン・インに接続されている。ヒューズ回路２３はスキャン可能なフリップ・フロップ２８の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２８のスキャン・アウト端子は複数のスキャン可能なフリップ・フロップ２５のうちの次のスキャン可能なフリップ・フロップのスキャン・イン端子に接続されている。ヒューズ回路２４はスキャン可能なフリップ・フロップ２９の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２９のスキャン・アウト端子は、この集積回路の出力端子すなわちピンに“ＴＤＯ”で示すテスト・データ・アウト信号を供給する。複数のスキャン可能なフリップ・フロップ２５のうちの前方のスキャン可能なフリップ・フロップのスキャン・アウト端子はそれに続くそれぞれのスキャン可能なフリップ・フロップのスキャン・イン端子に接続されている。複数のスキャン可能なフリップ・フロップ２５のスキャン可能なフリップ・フロップの数およびそれに対応するヒューズの数はアンペサンドで示すように任意の数とすることができ、ヒューズ回路に記憶すべきデータのビット数によって決まる。
【００１０】
動作時には、複数のヒューズ回路２０のそれぞれが１ビットの情報を記憶する。テストモード信号ＴＥＳＴ ＭＯＤＥが論理ハイである時には、これに応答してヒューズ回路２１，２２，２３，２４が可溶性リンク（図２に示す）の状態を表す所定の論理状態をそれぞれの対応するスキャン可能なフリップ・フロップ２６−２９のＤ入力端子に供給する。クロック信号ＣＬＯＣＫに応答して、スキャン可能なフリップ・フロップ２６−２９はこの情報ビットを一連のスキャン可能なフリップ・フロップを通してシフトし、ＴＤＯで示すこの情報が最後のスキャン可能なフリップ・フロップ２９のスキャン・アウト端子ＳＯからスキャン・アウトされる。
【００１１】
スキャン・チェーン１０がスキャン・ポートすなわちJTAG(joint test actiongroup)を有するメモリ内に設けられている場合、JTAGバウンダリ・スキャン・チェーンを用いて複数のヒューズ回路２０に含まれるヒューズ情報をスキャン・アウトして、かかるヒューズにプログラムされた所望の種類の情報を表示することができる。この情報にはたとえば冗長性が利用されたかどうか，また修理された行および／または列のアドレス等が含まれる。さらに、ウエハロット，ウエハ上のダイの位置，ウエハのパラメータ等の他の情報をヒューズに記憶して、歩留りの分析を行ったり、集積回路メモリを破壊することなく故障モードの分析を実行するのに用いることができる。
【００１２】
図２には図１のスキャン・チェーン１０のヒューズ回路２１を部分回路図および部分論理図の形態で示す。ヒューズ回路２１は可溶性リンク８９，Ｎ−チャネル・トランジスタ９１，９３およびインバータ９５，９７を含む。図示する実施例では、可溶性リンク８９はレーザでシビア(severe)することのできるポリシリコン・ヒューズである。他の実施例では、可溶性リンク８９は任意の種類の導電性材料とすることができる。一般的に、可溶性リンク８９がシビア(severe)すなわち溶断されると、ヒューズ２１がスキャン可能なフリップ・フロップ２６の“Ｄ”端子に“Ｄ”で示す論理ロー出力信号を供給し、可溶性リンク８９が溶断されないときには、ヒューズ回路２１はスキャン可能なフリップ・フロップ２６の“Ｄ”端子に論理ハイ出力信号Ｄを供給する。図１に示す他のヒューズ回路はそれぞれヒューズ回路２１と同様である。他の実施例では、ヒューズ回路２１を電気的に溶断されるヒューズとすることもできる。
【００１３】
可溶性リンク８９は“ＶDD”で示す電源電圧端子と第２の端子とに接続されている。Ｎ−チャネル・トランジスタ９１は可溶性リンク８９の第２の端子に接続された第１の電流電極（ドレイン），ＶDDに接続された制御電極（ゲート）および“ＶSS”で示す第２の電源電圧端子に接続された第２の電流電極（ソース）を有する。Ｎ−チャネル・トランジスタ９３はＮ−チャネル・トランジスタ９１のドレインに接続されたドレイン，ゲートおよびＶSSに接続されたソースを有する。インバータ９５はＮ−チャネル・トランジスタ９１，９３のドレインに接続された入力端子とＮ−チャネル・トランジスタ９３のゲートに接続された出力端子とを有する。インバータ９７はインバータ９５の出力端子に接続された入力端子と出力信号Ｄを供給する出力端子とを有する。
【００１４】
動作中、可溶性リンク８９が溶断されない（論理ハイにプログラムされている）時、インバータ９５の入力端子にＶDDが供給され、インバータ９５の出力は論理ローとなる。Ｎ−チャネル・トランジスタ９３はほぼ非導通状態であり、インバータ９７は論理ハイ出力信号Ｄを供給する。可溶性リンク８９がレーザ溶断すなわちシビア(severe)される（論理ローにプログラムされる）と、Ｎ−チャネル・トランジスタ９１はインバータ９５の入力端子の電圧を論理ローに低下させる。Ｎ−チャネル・トランジスタ９１はオンにバイアスされ、比較的弱いプル・ダウン・トランジスタとして機能する。インバータ９５はＮ−チャネル・トランジスタ９３のゲートとインバータ９７の入力端子に論理ハイ出力を供給する。Ｎ−チャネル・トランジスタ９３は導通状態であり、入力端子を論理ロー電圧に保持する。インバータ９７は論理ロー出力信号Ｄを供給する。
【００１５】
図３は図１のスキャン・チェーン１０のスキャン可能なフリップ・フロップ２６を部分回路図および部分論理図の形態で示す。スキャン可能なフリップ・フロップ２６はフリップ・フロップ回路３１とタイミング発生器３３を含む。フリップ・フロップ回路３１はＮＡＮＤ論理ゲート３５，７３，インバータ４１，４３，４５，４７，５３，５７，５９，７５，７７および伝送ゲート３９，４９，５１，５５，６１を含む。タイミング発生器３３はインバータ７９，８１，８５，８７，ＮＯＲ論理ゲート８３を含む。
【００１６】
フリップ・フロップ回路３１において、ＮＡＮＤ論理ゲート３５は“ＩＣＬＫ＊”で示すクロック信号を受信するための第１の入力端子，テストモード信号ＴＭを受信するための第２の入力端子，および出力端子を有する。インバータ３７はこの出力端子に接続された入力端子と出力端子とを有する。インバータ４１はスキャン・イン信号ＳＩを受信するための入力端子と出力端子とを有する。（信号の名称に続くアステリスク（＊）はその信号が同じ名称であるがアステリスクの付いていない信号の論理的補数であることを示す。）インバータ４３はインバータ４１の出力端子に接続された入力端子と出力端子とを有する。伝送ゲート３９はインバータ４３の出力端子に接続された入力端子，インバータ３７の出力端子に接続された第１の制御端子，ＮＡＮＤ論理ゲート３５の出力端子に接続された第２の制御端子および出力端子を有する。インバータ４５は伝送ゲート３９の出力端子に接続された入力端子と出力端子とを有する。インバータ４７はヒューズ回路２１からの出力信号Ｄを受信するための入力端子と出力端子とを有する。伝送ゲート４９はインバータ４７の出力端子に接続された入力端子，“ＧＣＬＫ”で示すクロック信号を受信するための第１の制御端子，“ＧＣＬＫ＊”で示すクロック信号を受信するための第２の制御端子および出力端子を有する。伝送ゲート５１は伝送ゲート４９の出力端子とインバータ４５の入力端子に接続された出力端子，クロック信号ＩＣＬＫ＊を受信するための第１の制御端子，“ＩＣＬＫ”で示すクロック信号を受信するための第２の制御端子および入力端子を有する。インバータ５３はインバータ４５の出力端子に接続された入力端子および伝送ゲート５１の入力端子に接続された出力端子を有する。
【００１７】
伝送ゲート５５はインバータ４５の出力端子に接続された入力端子，クロック信号ＩＣＬＫを受信するための第１の制御端子，クロック信号ＩＣＬＫ＊を受信するための第２の制御端子，および出力端子を有する。インバータ５７は送信ゲート５５の出力端子に接続された入力端子と出力端子とを有する。インバータ７１は“ＴＭ”で示すテスト・モード信号を受信するための入力端子と出力端子とを有する。ＮＡＮＤ論理ゲート７３はインバータ７１の出力端子に接続された第１の入力端子、インバータ５７の出力端子に接続された第２の入力端子，および出力端子を有する。インバータ７５はＮＡＮＤ論理ゲート７３の出力端子に接続された入力端子を有する。インバータ７７はインバータ５７の出力端子に接続された入力端子と出力信号Ｑを供給する出力端子とを有する。インバータ５９はインバータ５７の出力端子に接続された入力端子と出力端子とを有する。伝送ゲート６１はインバータ５９の出力端子に接続された入力端子，クロック信号ＩＣＬＫを受信するための第１の制御端子，クロック信号ＩＣＬＫ＊受信するための第２の端子およびインバータ５７の入力端子に接続された出力端子を有する。
【００１８】
タイミング発生器３３において、インバータ７９はテスト・モード信号ＴＭを受信するための入力端子とテスト・モード信号ＴＭ＊を供給するための出力端子とを有する。ＮＯＲ論理ゲート８３はテスト・モード信号ＴＭを受信するための第１の入力端子，クロック信号ＣＬＯＣＫを受信するための第２の入力端子およびクロック信号ＧＣＬＫ＊を供給するための出力端子を有する。インバータ８５はＮＯＲ論理ゲート８３の出力端子に接続された入力端子およびクロック信号ＧＣＬＫを供給するための出力端子を有する。インバータ８１はＮＯＲ論理ゲート８３の入力端子に接続された入力端子およびクロック信号ＩＣＬＫ＊を供給するための出力端子を有する。インバータ８７はインバータ８１の出力端子に接続された入力端子およびクロック信号ＩＣＬＫを供給するための出力端子を有する。動作時には、スキャン可能なフリップ・フロップ２６はJTAG等の通常のスキャン・チェーンの一部として用いることができ、複数のヒューズ回路２０からのプログラムされた情報を出力スキャン・データとして供給する。
【００１９】
タイミング発生器３３はクロック信号ＣＬＯＣＫおよびテスト・モード信号ＴＭを受信する。テスト・モード信号ＴＭが論理ローである時、クロック信号ＧＣＬＫ、ＩＣＬＫの論理状態はクロック信号ＣＬＯＣＫと同じである。テスト・モード信号ＴＭが論理ハイである時、クロック信号ＩＣＬＫの論理状態はクロック信号ＣＬＯＣＫと同じであり、クロック信号ＧＣＬＫは論理ハイである。図３に示すように、タイミング発生器３３は送信ゲート３９，４９，５１，５５，６１の制御に用いられる。
【００２０】
テスト・モード信号ＴＭが論理ハイであり、クロック信号ＩＣＬＫが論理ローである時、交差結合されたインバータ４５，５３にスキャン・イン・データＳＩが供給される。スキャン・イン・データＳＩはインバータ４１、４３に受け取られ、バッファされる。クロック信号ＩＣＬＫ＊は論理ハイであるから、伝送ゲート３９は導通状態であり、伝送ゲート５１はほぼ非導通状態であり、したがってスキャン・イン・データＳＩはインバータ４５の入力端子に供給され、クロック信号ＩＣＬＫが論理ハイになる時ラッチされる。クロック信号ＧＣＬＫは論理ハイであるから、伝送ゲート４９はほぼ非導通状態である。クロック信号ＩＣＬＫ＊が論理ローになり、伝送ゲート５１を導通状態にする。スキャン・イン端子ＳＩを介して供給される論理値は交差結合されたインバータ４５、５３にラッチされる。伝送ゲート５５が導通状態になり、スキャン・イン・データをインバータ５７の入力端子に供給する。伝送ゲート６１はほぼ非導通状態であり、必要な場合インバータ５７の論理状態の変化を可能とする。インバータ５７の出力はＮＡＮＤ論理ゲート７３の第２の入力端子に供給され、またインバータ５９の第１の入力端子にも供給される。テスト・モード信号ＴＭ＊は論理ローであるから、ＮＡＮＤ論理ゲート７３はインバータとして機能し、ＮＡＮＤ論理ゲート７３の出力端子はＮＡＮＤ論理ゲート７３の第２の入力端子における論理状態が変化するたびにトグルすることができる。スキャン・アウト・データＳＯの論理状態は１クロック・サイクル前に獲得されたスキャン・イン・データＳＩの論理状態に対応する。クロック信号ＩＣＬＫが論理ローに変化するとき、交差結合されたインバータ５７，５９の現在の論理状態がラッチされる。
【００２１】
テスト・モード信号ＴＭが論理ローである時、伝送ゲート３９はほぼ非導通状態であり、インバータ４５，５３を有する交差結合されたラッチへのスキャン・イン・データＳＩの供給が阻止される。クロック信号ＧＣＬＫは論理ローであり、クロック信号ＧＣＬＫ＊は論理ハイである。伝送ゲート４９は導通状態であり、図１に示すヒューズ回路２１，２２，２３，２４からの所定のヒューズ情報を交差結合されたラッチ（インバータ４５，５３）に供給することができる。クロック信号ＩＣＬＫが論理ハイになると、クロック信号ＩＣＬＫ＊が論理ローになる。伝送ゲート５１が導通状態になり、伝送ゲート５５が導通状態になるのと同時に入力端子Ｄに供給されるヒューズ情報をラッチして、入力端子Ｄの情報に対応するデータをインバータ５７，５９からなるラッチに供給する。伝送ゲート６１はほぼ非導通状態であり、インバータ５７は必要であれば論理状態を変えてインバータ５９の入力端子の入力データに対応するデータを供給する。テスト・モード信号ＴＭ＊が論理ハイである時、ＮＡＮＤ論理ゲート７３はインバータ５７，５９を有する交差結合されたラッチに記憶された論理状態にかかわりなく常に論理ハイを供給する。スキャン可能なフリップ・フロップ２６にはフリップ・フロップがシフト・レジスタと一体化されて、フリップ・フロップとシフト・レジスタを別々に構成した場合に比べ集積回路上で少ない表面積を用いて構成し得るという利点がある。他の実施例では、この回路からインバータ４１，７５削除することができる。
【００２２】
図４には本発明の他の実施例のスキャン・チェーン９９をブロック図の形態で示す。スキャン・チェーン９９はシフト・レジスタ１００，デコーダ回路１０１，ヒューズ回路アレー１０３，シフト・レジスタ１１１およびマルチプレクサ１１３を含む。
【００２３】
シフト・レジスタ１００は従来のシリアル・イン，パラレル・アウト，シフト・レジスタである・シフト・レジスタ１００は“ＴＤＩ”で示すテスト・データ入力信号を受信するための入力端子と複数の出力端子とを有する。デコーダ１０１はシフト・レジスタ１００の複数の出力端子に接続された複数の入力端子と“ＩＮＱ１”−“ＩＮＱＮ”で示す復号されたアドレス信号を供給するための複数の出力端子とを有する。ヒューズ回路アレー１０３はたとえばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に冗長性を持たせるのに用いることのできる列ヒューズ１０５，行ヒューズ１０７，およびＩ／０ヒューズ１０９を含む。図示する実施例では、ヒューズ回路アレー１０３は集積回路メモリ１４０（図６に示す）の周囲に分散されている。ヒューズ回路アレー１０３は復号されたアドレス信号ＩＮＱ１−ＩＮＱＮを受信するための複数の入力端子，“ＦＵＳＥＬＩＮＥ１”−“ＦＵＳＥ ＬＩＮＥ Ｎ”で示す複数の出力端子，およびメモリに冗長性を持たせるための従来の冗長性比較論理にヒューズ情報を供給するための第２の複数の出力端子を有する。ＦＵＳＥ ＬＩＮＥ １−ＦＵＳＥ ＬＩＮＥ Ｎはパラレル入力とシリアル出力を有し、テスト・データ入力信号ＴＤＩを受信するための第２の入力端子を含むシフト・レジスタ１１１に供給される。シフト・レジスタ１１１は従来のシフト・レジスタまたはスキャン可能なフリップ・フロップ２６（図３に示す）と同様な構成要素を有するシフト・レジスタとすることができることを指摘しておく。
【００２４】
マルチプレクサ１１３は“ＣＯＮＴＲＯＬ”で示す制御信号を受信するための第１の入力端子，シフト・レジスタ１００の出力端子に結合された第２の入力信号，シフト・レジスタ１１１のシリアル出力端子に接続された出力端子，およびテスト・データ・アウトＴＤＯを供給するための出力端子を有する。動作時にはテスト・データ入力信号ＴＤＩとテスト・データ・アウト信号ＴＤＯは集積回路内で従来のJTAGの実施において一般的に用いられる信号である。シフト・レジスタ１００にアドレス信号がシリアルに供給されて記憶された情報をヒューズ回路アレー１０３のどの行からシフト・レジスタ１１１に供給するかを指定する。ヒューズ回路アレー１０３はメモリ内に通常の冗長性を実現するために設けられるアドレス指定可能なヒューズ回路を含む。ヒューズ回路アレー１０３のヒューズ回路を図５により詳細に示す。アドレス信号の受信に応答して、そのアドレスに対応する所定の行がヒューズ・アレー１０３の所定の位置からヒューズ線を介してシフト・レジスタ１１１にヒューズ情報を供給する。次に、この情報がマルチプレクサ１１３を介してテスト・データ・アウトＴＤＯとしてスキャン・アウトすなわちシフト・アウトされる。テスト・データ・アウトＴＤＯはさらにバッファされ、外部ピンに供給され、また集積回路メモリのどの列または行が修理されたかおよび／またはその集積回路メモリにおいて冗長性が利用されたかに関する情報を含む。
【００２５】
制御信号ＣＯＮＴＲＯＬはＴＡＰコントローラ（図示せず）によって外部から供給され、レジスタ１１１からシフト・アウトされた情報がテスト・データ・アウトＴＤＯとして供給されるかどうかを決定する。また、スキャン・チェーン９９にはメーカＩＤレジスタ，バイパス・レジスタ，命令レジスタその他のJTAGの従来の実施に必要な他の回路が含まれるが、これらは図示しない。JTAGに適合したバウンダリ・スキャンを有する集積回路メモリにおいて、冗長性に関する情報および他の任意の符号化された情報をこの集積回路メモリに最小限の論理を追加することによってスキャン・アウトすることができる。また、冗長性を実現するのに要するヒューズはJTAGバウンダリ・スキャン・チェーンに一体化されているから、ヒューズを追加する必要はない。
【００２６】
図５には図４のスキャン・チェーン９９のヒューズ回路１１５を部分回路図および部分論理図の形態で示す。ヒューズ回路１１５はヒューズ回路部１１６とトライ・ステート・ドライバ１２７とを含む。ヒューズ回路部１１６は可溶性リンク１１７，Ｎ−チャネル・トランジスタ１１９，１２１およびインバータ１２３，１２５を含む。可溶性リンク１１７はＶDDに結合された第１の端子と第２の端子とを有する。Ｎ−チャネル・トランジスタ１１９は可溶性リンク１１７の第２の端子に結合された第１の電流電極，“ＮBIAS”で示すバイアス電圧を受けるための制御電極，およびＶSSに結合された第２の電流電極を有する。Ｎ−チャネル・トランジスタ１２１は可溶性リンク１１７の第２の端子に結合された第１の電流電極，インバータ１２３の出力端子に接続された制御電極およびＶSSに結合された第２の電流電極を有する。インバータ１２３は可溶性リンク１１７の第２の端子に接続された入力端子と出力端子とを有する。インバータ１２５は１２３の出力端子に接続された入力端子と出力端子とを有する。Ｐ−チャネル・トランジスタ１２９はＶDDに接続された第１の電流電極，インバータ１２５の出力端子に接続された制御電極，および第２の電流電極を有する。Ｐ−チャネル・トランジスタ１３１はＰ−チャネル・トランジスタ１２９の第２の電流電極に接続された第１の電流電極，アドレス信号ＩＮＱ１＊を受信するための電流電極および“ＦＵＳＥ ＬＩＮＥ １”で示す出力信号を供給するための第２の電流電極を有する。Ｎ−チャネル・トランジスタ１３３はＰ−チャネル・トランジスタ１３１の第２の電流電極に接続された第１の電流電極，アドレス信号ＩＮＱ１を受信するための制御電極および第２の電流電極を有する。Ｎ−チャネル・トランジスタ１３５はＮ−チャネル・トランジスタ１３３の第２の電流電極に接続された第１の電流電極，インバータ１２５の出力端子に接続された制御電極およびＶSSに接続された第２の電流電極を有する。
【００２７】
動作時には、ヒューズ回路部１１６は図２に示すヒューズ回路とほぼ同様に動作する。トライ・ステート・ドライバ１２７はインバータ１２５にバッファされたヒューズ回路部１１６からの情報を受け取る。復号されたアドレス信号ＩＮＱ１およびＩＮＱ１＊の受信に応答して、このヒューズ情報に対応するＦＵＳＥＬＩＮＥ １で示す出力信号が図４に示すシフト・レジスタ１１１の対応する入力端子に供給される。
【００２８】
インバータ１２５の出力が論理ハイである時、Ｐ−チャネル・トランジスタ１２９はほぼ非導通状態であり、Ｎ−チャネル・トランジスタ１３５は導通状態である。アドレス信号ＩＮＱ１が論理ハイである場合、Ｎ−チャネル・トランジスタ１３３が導通状態であり、ＦＵＳＥ ＬＩＮＥ １を論理ローにする。逆に、インバータ１２５の出力が論理ローである場合、Ｎ−チャネル・トランジスタ１３５はほぼ非導通状態であり、Ｐ−チャネル・トランジスタ１２９は導通状態である。アドレス信号ＩＮＱ１が論理ハイであるとき、Ｐ−チャネル・トランジスタ１３１が導通状態であり、Ｎ−チャネル・トランジスタ１３３が導通状態であり、ＦＵＳＥ ＬＩＮＥ １をＶDDにほぼ等しい論理ハイに増大させることができる。図示する実施例では、ＶDDは約３．３ボルトに等しく、ＶSSはグラウンドに接続されている。アドレス信号ＩＮＱ１＊が論理ハイであるとき、Ｐ−チャネル・トランジスタ１３１はほぼ非導通状態である。アドレス信号ＩＮＱ１は論理ローであり、Ｎ−チャネル・トランジスタ１３３はほぼ非導通状態であり、ＦＵＳＥ ＬＩＮＥ１に高いインピーダンスを供給する。
【００２９】
図６は図４のスキャン・チェーン９９を内蔵する集積回路メモリ１４０をブロック図の形態で示す。集積回路メモリ１４０はメモリ・アレー１４３−１４６，列論理１４８−１５１，行復号１５３−１５６，冗長列１６３−１６６，冗長行１５０−１６１およびJTAGバウンダリ・スキャン・テスト領域１６８を含む。集積回路メモリ１４０は冗長性を有する従来のＳＲＡＭとして動作する。メモリ・アレー１４３−１４６はそれぞれ行と列に構成された複数のメモリ・セルを含む。行アドレスおよび列アドレスの受信に応答して、メモリ・アレー１４３−１４６はメモリ・アレー１４３−１４６の選択された部分に対応する出力データを供給する。生産歩留りを増大させるために、集積回路メモリ１４０に複数の冗長列および／または冗長行が供給される。冗長行および列は、それらに対応するメモリ・アレー内の欠陥のある行または列を置き換えるのに用いられる。冗長性は図４に示す列ヒューズ１０５，行ヒューズ１０７およびＩ／Ｏヒューズ１０９等の可溶性リンクを用いて実現される。
【００３０】
図６に示すように、ヒューズ回路アレー１０３は集積回路メモリ１４０の外周部に分散されている。図４に示すように、シフト・レジスタ１１１がヒューズ回路アレー１０３内に配置された各ヒューズから信号を受け取る。シフト・レジスタ１１１もまた集積回路メモリ１４０の外周部に分散され、シフト・レジスタ１１１の各部分を列ヒューズ１０５，行ヒューズ１０７またはＩ／Ｏヒューズ１０９のそれぞれに対応して位置させている。図４に示す他の回路はJTAG領域１６８内またはその近傍に配置されている。
【００３１】
シフト・レジスタ１１１を分散し、それを対応するヒューズと同じ位置に配置することによって、集積回路メモリ１４０上で引き回すべき金属線の数が低減される。
【００３２】
ヒューズ回路アレー１０３は図４に示すようにＮ行×Ｍ列（Ｎ×Ｍ）に構成される（ＮおよびＭは整数）。ヒューズ回路をアレーとして構成し、ヒューズを選択的に復号してＭ列の出力データを供給することによって、シフト・レジスタ１１１内に必要なシフト・レジスタの数はＭに低減される。その結果、ヒューズ情報をスキャン・アウトするためのシフト・レジスタを構成するのに要する領域が小さくなり、これによって集積回路メモリのサイズが小さくなる。
【００３３】
本発明を好適な実施例を用いて説明したが、当業者には本発明はさまざまに変更可能であり、上に具体的に開示および説明したもの以外の多くの実施態様を取り得ることは明らかであろう。たとえば、図示した実施例にはJTAG以外の他のスキャン機構を組み込むことができ、あるいは単独のスキャン・チェーンとして使用することができる。したがって、特許請求の範囲には本発明の精神および範囲に該当する本発明のあらゆる変更態様が含まれることを意図するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるスキャン・チェーンをブロック図の形態で示す。
【図２】図１のスキャン・チェーンのヒューズ回路を部分回路図および部分論理図の形態で示す。
【図３】図１のスキャン・チェーンのスキャン可能なフリップ・フロップを部分回路図および部分論理図の形態で示す。
【図４】本発明の他の実施例によるスキャン・チェーンをブロック図の形態で示す。
【図５】図４のスキャン・チェーンのヒューズ回路を部分回路図および部分論理図の形態で示す。
【図６】図４のスキャン・チェーンを内蔵するメモリをブロック図の形態で示す。
【符号の説明】
１０ スキャン・チェーン
２０ ヒューズ回路
２１−２４ ヒューズ回路
２５ スキャン可能なフリップ・フロップ
２６−２９ スキャン可能なフリップ・フロップ
３１ フリップ・フロップ回路
３３ タイミング発生器
３５，７３ ＮＡＮＤ論理ゲート
３７，４１，４３，４５，４７，５３，５７，５９，７１，７５，７７，７９，８１，８５，８７ インバータ
３９，４９，５１，５５，６１ 伝送ゲート
８３ ＮＯＲ論理ゲート
８９ 可溶性リンク
９１，９３，１２３，１２５ Ｎ−チャネル・トランジスタ
９５，９７ インバータ
９９ スキャン・チェーン
１００ シフト・レジスタ
１０１ デコーダ回路
１０３ ヒューズ回路アレー
１０５ 列ヒューズ
１０７ 行ヒューズ
１０９ Ｉ／Ｏヒューズ
１１１ シフト・レジスタ
１１３ マルチプレクサ
１１５ ヒューズ回路
１１６ ヒューズ回路部
１１７ 可溶性リンク
１１９，１２１，１３３，１３５ Ｎ−チャネル・トランジスタ
１２７ トライ・ステート・ドライバ
１２９，１３１ Ｐ−チャネル・トランジスタ
１４０ 集積回路メモリ
１４３−１４６ メモリ・アレー
１４８−１５１ 列論理
１５０−１６１ 冗長行
１５３−１５６ 行復号
１６３−１６６ 冗長列
１６８ JTAGバウンダリ・スキャン・テスト領域
【発明の属する技術分野】
本発明は一般的にはメモリに関し、特にスキャン・チェ−ン中に可溶性リンクを用いる集積回路メモリに関する。
【０００２】
【従来の技術】
集積回路メモリのメモリ記憶容量の増大に伴って行および列の製造上の欠陥の可能性も高くなる。そして、これが生産歩留りの低下につながる。大規模集積回路メモリの生産歩留りを増大させる方法の１つが列および行の冗長性を用いる方法である。冗長性を有する集積回路メモリにおいては、特定の行の製造上の欠陥は欠陥のある行の代わりに冗長行を用いることによって修理することができる。同様に、特定の列の欠陥もまた冗長列を用いて欠陥のある列に置き換えることによって修理することができる。列および行の冗長性を得るためには冗長制御論理および冗長読み出し／書き込みパスもまた必要になる。
【０００３】
欠陥のある行または列を修理するためには、欠陥のある行または列が選択解除され、可溶性リンクを溶断することによって冗長行または列がその代わりに割り当てられる。可溶性リンクは高エネルギ・レーザを用いて溶断するかあるいはウエハ・レベル・テストで電気的に溶断することができる。欠陥のある行または列がごく少数しかないメモリを修理することができれば生産歩留りは大幅に増大する。
【０００４】
【発明が解決しようとする課題】
冗長性を有するメモリ・アレーを含む集積回路上では、その集積回路の組立後にメモリ・アレーの修理のために冗長性が利用されたかどうかを検出しなければならないことがある。特に、修理情報はテスト歩留りの分析，故障モードのデバッギング，さらにある種の顧客返品の分析を行う上で重要である。しかし、冗長性が利用されたかどうかの判定を行うには、通常集積回路を分解して冗長性を持たせるために使用されるヒューズの目視検査を行う必要がある。分解には時間がかかり、また集積回路メモリが破壊される。
【０００５】
メモリ・アレーの修理に冗長要素が用いられたか否かを判定する他の方法は、レイアウト中にメモリ・アレーが修理された時溶断されてこれを示す余分なヒューズを追加するというものであった。このヒューズは入力ピンとグラウンドの間に結合され、電源投入時に電流サージすなわちスパイクを発生させる。電源投入クリアすなわち電源投入ＯＫ信号を受け取ると、電流スパイクは終わる。しかし、この追加のヒューズは冗長性が利用されたことを示すだけでたとえばメモリ・アレ−のどのアドレスが修理を要したかといった他の詳細についてはなにも示さない。
【０００６】
【課題を解決するための手段】
一般的には、本発明はスキャン可能なフリップ・フロップすなわちラッチ回路に結合されたプログラム可能なヒューズを有するメモリ・アレーを有する集積回路を提供する。プログラム可能なヒューズおよびスキャン可能なフリップ・フロップを用いて、たとえば修理（冗長性）情報，ウエハ・ロット番号およびウエハ番号，ウエハ上のダイの位置あるいはパッケージ・テスト中あるいはテスト後に有益な他の任意の情報といった集積回路に関する所定の情報がプログラムされる。
【０００７】
【発明の実施の形態】
すなわち、一実施例において、集積回路メモリ上で、スキャン可能なラッチすなわちフリップ・フロップが通常ウエハ・プローブのレーザで溶断されて欠陥のある行または列を冗長な行または列に置き換える冗長ヒューズに結合される。修理されたアドレスをパッケージ・テスト中にスキャンしてどの行または列が修理されたのかを正確に示すことができる。他の実施例では、追加のヒューズがスキャン可能なラッチに結合され、これらはウエハ・プローブで溶断される。かかる追加のヒューズを溶断して冗長性，ウエハ・ロットの情報，ウエハ上のダイの位置，ウエハのパラメータ等その集積回路メモリに関するあらゆる情報を符号化することができる。そして、この情報を用いて歩留りおよび故障モードの分析を行うことができる。論理回路とメモリアレーの両方を有する集積回路上では、スキャン可能なフリップ・フロップを論理回路のテストに用いられるスキャン・チェ−ンに組み込むことができる。たとえば、既存のスキャン・チェーンには一般にJTAG(Joint Test Action Group)として知られるIEEE 1149.1とその改定に適合するバウンダリ・スキャン・テストが含まれる。また、スキャン可能なフリップ・フロップを単独のスキャン・チェーンとして組み込むことも可能である。
【０００８】
図１−図６を参照することによって本発明をより十分に説明することができる。図１には本発明の一実施例によるスキャン・チェーン１０をブロック図で示す。スキャン・チェーン１０は複数のヒューズ回路２０と複数のスキャン可能なフリップ・フロップ２５とを含む。複数のヒューズ回路２０はヒューズ回路２１−２４を含む。ヒュ−ズ回路２１は、図２でさらに詳しく示される。複数のスキャン可能なフリップ・フロップはスキャン可能なフリップフロップ２６−２９を含む。スキャン可能なフリップ・フロップ２５は“Ｄ”で示す第１の入力端子，“ＴＥＳＴ ＭＯＤＥ”で示す外部で生成されたテスト・モード信号を受信する“ＴＭ”で示すテスト・モード端子，“ＳＩ”で示すスキャン・イン端子、“ＳＯ”で示すスキャン・アウト端子，“ＣＬＯＣＫ”で示すクロック信号を受信するクロック端子，および“Ｑ”で示す出力端子を含む。スキャン可能なフリップ・フロップ２６を図３により詳細に示す。
【０００９】
ヒューズ回路２１はスキャン可能なフリップ・フロップ２６の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２６のスキャン・アウト端子はスキャン可能なフリップ・フロップ２７のスキャン・イン端子に接続されている。スキャン可能なフリップ・フロップ２６のスキャン・イン端子は“ＴＤＩ”で示す外部で生成されたシフト・イン・テスト・データを受け取る。ヒューズ回路２２はスキャン可能なフリップ・フロップ２７の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２７のスキャン・アウト端子はスキャン可能なフリップ・フロップ２８のスキャン・インに接続されている。ヒューズ回路２３はスキャン可能なフリップ・フロップ２８の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２８のスキャン・アウト端子は複数のスキャン可能なフリップ・フロップ２５のうちの次のスキャン可能なフリップ・フロップのスキャン・イン端子に接続されている。ヒューズ回路２４はスキャン可能なフリップ・フロップ２９の“Ｄ”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ２９のスキャン・アウト端子は、この集積回路の出力端子すなわちピンに“ＴＤＯ”で示すテスト・データ・アウト信号を供給する。複数のスキャン可能なフリップ・フロップ２５のうちの前方のスキャン可能なフリップ・フロップのスキャン・アウト端子はそれに続くそれぞれのスキャン可能なフリップ・フロップのスキャン・イン端子に接続されている。複数のスキャン可能なフリップ・フロップ２５のスキャン可能なフリップ・フロップの数およびそれに対応するヒューズの数はアンペサンドで示すように任意の数とすることができ、ヒューズ回路に記憶すべきデータのビット数によって決まる。
【００１０】
動作時には、複数のヒューズ回路２０のそれぞれが１ビットの情報を記憶する。テストモード信号ＴＥＳＴ ＭＯＤＥが論理ハイである時には、これに応答してヒューズ回路２１，２２，２３，２４が可溶性リンク（図２に示す）の状態を表す所定の論理状態をそれぞれの対応するスキャン可能なフリップ・フロップ２６−２９のＤ入力端子に供給する。クロック信号ＣＬＯＣＫに応答して、スキャン可能なフリップ・フロップ２６−２９はこの情報ビットを一連のスキャン可能なフリップ・フロップを通してシフトし、ＴＤＯで示すこの情報が最後のスキャン可能なフリップ・フロップ２９のスキャン・アウト端子ＳＯからスキャン・アウトされる。
【００１１】
スキャン・チェーン１０がスキャン・ポートすなわちJTAG(joint test actiongroup)を有するメモリ内に設けられている場合、JTAGバウンダリ・スキャン・チェーンを用いて複数のヒューズ回路２０に含まれるヒューズ情報をスキャン・アウトして、かかるヒューズにプログラムされた所望の種類の情報を表示することができる。この情報にはたとえば冗長性が利用されたかどうか，また修理された行および／または列のアドレス等が含まれる。さらに、ウエハロット，ウエハ上のダイの位置，ウエハのパラメータ等の他の情報をヒューズに記憶して、歩留りの分析を行ったり、集積回路メモリを破壊することなく故障モードの分析を実行するのに用いることができる。
【００１２】
図２には図１のスキャン・チェーン１０のヒューズ回路２１を部分回路図および部分論理図の形態で示す。ヒューズ回路２１は可溶性リンク８９，Ｎ−チャネル・トランジスタ９１，９３およびインバータ９５，９７を含む。図示する実施例では、可溶性リンク８９はレーザでシビア(severe)することのできるポリシリコン・ヒューズである。他の実施例では、可溶性リンク８９は任意の種類の導電性材料とすることができる。一般的に、可溶性リンク８９がシビア(severe)すなわち溶断されると、ヒューズ２１がスキャン可能なフリップ・フロップ２６の“Ｄ”端子に“Ｄ”で示す論理ロー出力信号を供給し、可溶性リンク８９が溶断されないときには、ヒューズ回路２１はスキャン可能なフリップ・フロップ２６の“Ｄ”端子に論理ハイ出力信号Ｄを供給する。図１に示す他のヒューズ回路はそれぞれヒューズ回路２１と同様である。他の実施例では、ヒューズ回路２１を電気的に溶断されるヒューズとすることもできる。
【００１３】
可溶性リンク８９は“ＶDD”で示す電源電圧端子と第２の端子とに接続されている。Ｎ−チャネル・トランジスタ９１は可溶性リンク８９の第２の端子に接続された第１の電流電極（ドレイン），ＶDDに接続された制御電極（ゲート）および“ＶSS”で示す第２の電源電圧端子に接続された第２の電流電極（ソース）を有する。Ｎ−チャネル・トランジスタ９３はＮ−チャネル・トランジスタ９１のドレインに接続されたドレイン，ゲートおよびＶSSに接続されたソースを有する。インバータ９５はＮ−チャネル・トランジスタ９１，９３のドレインに接続された入力端子とＮ−チャネル・トランジスタ９３のゲートに接続された出力端子とを有する。インバータ９７はインバータ９５の出力端子に接続された入力端子と出力信号Ｄを供給する出力端子とを有する。
【００１４】
動作中、可溶性リンク８９が溶断されない（論理ハイにプログラムされている）時、インバータ９５の入力端子にＶDDが供給され、インバータ９５の出力は論理ローとなる。Ｎ−チャネル・トランジスタ９３はほぼ非導通状態であり、インバータ９７は論理ハイ出力信号Ｄを供給する。可溶性リンク８９がレーザ溶断すなわちシビア(severe)される（論理ローにプログラムされる）と、Ｎ−チャネル・トランジスタ９１はインバータ９５の入力端子の電圧を論理ローに低下させる。Ｎ−チャネル・トランジスタ９１はオンにバイアスされ、比較的弱いプル・ダウン・トランジスタとして機能する。インバータ９５はＮ−チャネル・トランジスタ９３のゲートとインバータ９７の入力端子に論理ハイ出力を供給する。Ｎ−チャネル・トランジスタ９３は導通状態であり、入力端子を論理ロー電圧に保持する。インバータ９７は論理ロー出力信号Ｄを供給する。
【００１５】
図３は図１のスキャン・チェーン１０のスキャン可能なフリップ・フロップ２６を部分回路図および部分論理図の形態で示す。スキャン可能なフリップ・フロップ２６はフリップ・フロップ回路３１とタイミング発生器３３を含む。フリップ・フロップ回路３１はＮＡＮＤ論理ゲート３５，７３，インバータ４１，４３，４５，４７，５３，５７，５９，７５，７７および伝送ゲート３９，４９，５１，５５，６１を含む。タイミング発生器３３はインバータ７９，８１，８５，８７，ＮＯＲ論理ゲート８３を含む。
【００１６】
フリップ・フロップ回路３１において、ＮＡＮＤ論理ゲート３５は“ＩＣＬＫ＊”で示すクロック信号を受信するための第１の入力端子，テストモード信号ＴＭを受信するための第２の入力端子，および出力端子を有する。インバータ３７はこの出力端子に接続された入力端子と出力端子とを有する。インバータ４１はスキャン・イン信号ＳＩを受信するための入力端子と出力端子とを有する。（信号の名称に続くアステリスク（＊）はその信号が同じ名称であるがアステリスクの付いていない信号の論理的補数であることを示す。）インバータ４３はインバータ４１の出力端子に接続された入力端子と出力端子とを有する。伝送ゲート３９はインバータ４３の出力端子に接続された入力端子，インバータ３７の出力端子に接続された第１の制御端子，ＮＡＮＤ論理ゲート３５の出力端子に接続された第２の制御端子および出力端子を有する。インバータ４５は伝送ゲート３９の出力端子に接続された入力端子と出力端子とを有する。インバータ４７はヒューズ回路２１からの出力信号Ｄを受信するための入力端子と出力端子とを有する。伝送ゲート４９はインバータ４７の出力端子に接続された入力端子，“ＧＣＬＫ”で示すクロック信号を受信するための第１の制御端子，“ＧＣＬＫ＊”で示すクロック信号を受信するための第２の制御端子および出力端子を有する。伝送ゲート５１は伝送ゲート４９の出力端子とインバータ４５の入力端子に接続された出力端子，クロック信号ＩＣＬＫ＊を受信するための第１の制御端子，“ＩＣＬＫ”で示すクロック信号を受信するための第２の制御端子および入力端子を有する。インバータ５３はインバータ４５の出力端子に接続された入力端子および伝送ゲート５１の入力端子に接続された出力端子を有する。
【００１７】
伝送ゲート５５はインバータ４５の出力端子に接続された入力端子，クロック信号ＩＣＬＫを受信するための第１の制御端子，クロック信号ＩＣＬＫ＊を受信するための第２の制御端子，および出力端子を有する。インバータ５７は送信ゲート５５の出力端子に接続された入力端子と出力端子とを有する。インバータ７１は“ＴＭ”で示すテスト・モード信号を受信するための入力端子と出力端子とを有する。ＮＡＮＤ論理ゲート７３はインバータ７１の出力端子に接続された第１の入力端子、インバータ５７の出力端子に接続された第２の入力端子，および出力端子を有する。インバータ７５はＮＡＮＤ論理ゲート７３の出力端子に接続された入力端子を有する。インバータ７７はインバータ５７の出力端子に接続された入力端子と出力信号Ｑを供給する出力端子とを有する。インバータ５９はインバータ５７の出力端子に接続された入力端子と出力端子とを有する。伝送ゲート６１はインバータ５９の出力端子に接続された入力端子，クロック信号ＩＣＬＫを受信するための第１の制御端子，クロック信号ＩＣＬＫ＊受信するための第２の端子およびインバータ５７の入力端子に接続された出力端子を有する。
【００１８】
タイミング発生器３３において、インバータ７９はテスト・モード信号ＴＭを受信するための入力端子とテスト・モード信号ＴＭ＊を供給するための出力端子とを有する。ＮＯＲ論理ゲート８３はテスト・モード信号ＴＭを受信するための第１の入力端子，クロック信号ＣＬＯＣＫを受信するための第２の入力端子およびクロック信号ＧＣＬＫ＊を供給するための出力端子を有する。インバータ８５はＮＯＲ論理ゲート８３の出力端子に接続された入力端子およびクロック信号ＧＣＬＫを供給するための出力端子を有する。インバータ８１はＮＯＲ論理ゲート８３の入力端子に接続された入力端子およびクロック信号ＩＣＬＫ＊を供給するための出力端子を有する。インバータ８７はインバータ８１の出力端子に接続された入力端子およびクロック信号ＩＣＬＫを供給するための出力端子を有する。動作時には、スキャン可能なフリップ・フロップ２６はJTAG等の通常のスキャン・チェーンの一部として用いることができ、複数のヒューズ回路２０からのプログラムされた情報を出力スキャン・データとして供給する。
【００１９】
タイミング発生器３３はクロック信号ＣＬＯＣＫおよびテスト・モード信号ＴＭを受信する。テスト・モード信号ＴＭが論理ローである時、クロック信号ＧＣＬＫ、ＩＣＬＫの論理状態はクロック信号ＣＬＯＣＫと同じである。テスト・モード信号ＴＭが論理ハイである時、クロック信号ＩＣＬＫの論理状態はクロック信号ＣＬＯＣＫと同じであり、クロック信号ＧＣＬＫは論理ハイである。図３に示すように、タイミング発生器３３は送信ゲート３９，４９，５１，５５，６１の制御に用いられる。
【００２０】
テスト・モード信号ＴＭが論理ハイであり、クロック信号ＩＣＬＫが論理ローである時、交差結合されたインバータ４５，５３にスキャン・イン・データＳＩが供給される。スキャン・イン・データＳＩはインバータ４１、４３に受け取られ、バッファされる。クロック信号ＩＣＬＫ＊は論理ハイであるから、伝送ゲート３９は導通状態であり、伝送ゲート５１はほぼ非導通状態であり、したがってスキャン・イン・データＳＩはインバータ４５の入力端子に供給され、クロック信号ＩＣＬＫが論理ハイになる時ラッチされる。クロック信号ＧＣＬＫは論理ハイであるから、伝送ゲート４９はほぼ非導通状態である。クロック信号ＩＣＬＫ＊が論理ローになり、伝送ゲート５１を導通状態にする。スキャン・イン端子ＳＩを介して供給される論理値は交差結合されたインバータ４５、５３にラッチされる。伝送ゲート５５が導通状態になり、スキャン・イン・データをインバータ５７の入力端子に供給する。伝送ゲート６１はほぼ非導通状態であり、必要な場合インバータ５７の論理状態の変化を可能とする。インバータ５７の出力はＮＡＮＤ論理ゲート７３の第２の入力端子に供給され、またインバータ５９の第１の入力端子にも供給される。テスト・モード信号ＴＭ＊は論理ローであるから、ＮＡＮＤ論理ゲート７３はインバータとして機能し、ＮＡＮＤ論理ゲート７３の出力端子はＮＡＮＤ論理ゲート７３の第２の入力端子における論理状態が変化するたびにトグルすることができる。スキャン・アウト・データＳＯの論理状態は１クロック・サイクル前に獲得されたスキャン・イン・データＳＩの論理状態に対応する。クロック信号ＩＣＬＫが論理ローに変化するとき、交差結合されたインバータ５７，５９の現在の論理状態がラッチされる。
【００２１】
テスト・モード信号ＴＭが論理ローである時、伝送ゲート３９はほぼ非導通状態であり、インバータ４５，５３を有する交差結合されたラッチへのスキャン・イン・データＳＩの供給が阻止される。クロック信号ＧＣＬＫは論理ローであり、クロック信号ＧＣＬＫ＊は論理ハイである。伝送ゲート４９は導通状態であり、図１に示すヒューズ回路２１，２２，２３，２４からの所定のヒューズ情報を交差結合されたラッチ（インバータ４５，５３）に供給することができる。クロック信号ＩＣＬＫが論理ハイになると、クロック信号ＩＣＬＫ＊が論理ローになる。伝送ゲート５１が導通状態になり、伝送ゲート５５が導通状態になるのと同時に入力端子Ｄに供給されるヒューズ情報をラッチして、入力端子Ｄの情報に対応するデータをインバータ５７，５９からなるラッチに供給する。伝送ゲート６１はほぼ非導通状態であり、インバータ５７は必要であれば論理状態を変えてインバータ５９の入力端子の入力データに対応するデータを供給する。テスト・モード信号ＴＭ＊が論理ハイである時、ＮＡＮＤ論理ゲート７３はインバータ５７，５９を有する交差結合されたラッチに記憶された論理状態にかかわりなく常に論理ハイを供給する。スキャン可能なフリップ・フロップ２６にはフリップ・フロップがシフト・レジスタと一体化されて、フリップ・フロップとシフト・レジスタを別々に構成した場合に比べ集積回路上で少ない表面積を用いて構成し得るという利点がある。他の実施例では、この回路からインバータ４１，７５削除することができる。
【００２２】
図４には本発明の他の実施例のスキャン・チェーン９９をブロック図の形態で示す。スキャン・チェーン９９はシフト・レジスタ１００，デコーダ回路１０１，ヒューズ回路アレー１０３，シフト・レジスタ１１１およびマルチプレクサ１１３を含む。
【００２３】
シフト・レジスタ１００は従来のシリアル・イン，パラレル・アウト，シフト・レジスタである・シフト・レジスタ１００は“ＴＤＩ”で示すテスト・データ入力信号を受信するための入力端子と複数の出力端子とを有する。デコーダ１０１はシフト・レジスタ１００の複数の出力端子に接続された複数の入力端子と“ＩＮＱ１”−“ＩＮＱＮ”で示す復号されたアドレス信号を供給するための複数の出力端子とを有する。ヒューズ回路アレー１０３はたとえばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に冗長性を持たせるのに用いることのできる列ヒューズ１０５，行ヒューズ１０７，およびＩ／０ヒューズ１０９を含む。図示する実施例では、ヒューズ回路アレー１０３は集積回路メモリ１４０（図６に示す）の周囲に分散されている。ヒューズ回路アレー１０３は復号されたアドレス信号ＩＮＱ１−ＩＮＱＮを受信するための複数の入力端子，“ＦＵＳＥＬＩＮＥ１”−“ＦＵＳＥ ＬＩＮＥ Ｎ”で示す複数の出力端子，およびメモリに冗長性を持たせるための従来の冗長性比較論理にヒューズ情報を供給するための第２の複数の出力端子を有する。ＦＵＳＥ ＬＩＮＥ １−ＦＵＳＥ ＬＩＮＥ Ｎはパラレル入力とシリアル出力を有し、テスト・データ入力信号ＴＤＩを受信するための第２の入力端子を含むシフト・レジスタ１１１に供給される。シフト・レジスタ１１１は従来のシフト・レジスタまたはスキャン可能なフリップ・フロップ２６（図３に示す）と同様な構成要素を有するシフト・レジスタとすることができることを指摘しておく。
【００２４】
マルチプレクサ１１３は“ＣＯＮＴＲＯＬ”で示す制御信号を受信するための第１の入力端子，シフト・レジスタ１００の出力端子に結合された第２の入力信号，シフト・レジスタ１１１のシリアル出力端子に接続された出力端子，およびテスト・データ・アウトＴＤＯを供給するための出力端子を有する。動作時にはテスト・データ入力信号ＴＤＩとテスト・データ・アウト信号ＴＤＯは集積回路内で従来のJTAGの実施において一般的に用いられる信号である。シフト・レジスタ１００にアドレス信号がシリアルに供給されて記憶された情報をヒューズ回路アレー１０３のどの行からシフト・レジスタ１１１に供給するかを指定する。ヒューズ回路アレー１０３はメモリ内に通常の冗長性を実現するために設けられるアドレス指定可能なヒューズ回路を含む。ヒューズ回路アレー１０３のヒューズ回路を図５により詳細に示す。アドレス信号の受信に応答して、そのアドレスに対応する所定の行がヒューズ・アレー１０３の所定の位置からヒューズ線を介してシフト・レジスタ１１１にヒューズ情報を供給する。次に、この情報がマルチプレクサ１１３を介してテスト・データ・アウトＴＤＯとしてスキャン・アウトすなわちシフト・アウトされる。テスト・データ・アウトＴＤＯはさらにバッファされ、外部ピンに供給され、また集積回路メモリのどの列または行が修理されたかおよび／またはその集積回路メモリにおいて冗長性が利用されたかに関する情報を含む。
【００２５】
制御信号ＣＯＮＴＲＯＬはＴＡＰコントローラ（図示せず）によって外部から供給され、レジスタ１１１からシフト・アウトされた情報がテスト・データ・アウトＴＤＯとして供給されるかどうかを決定する。また、スキャン・チェーン９９にはメーカＩＤレジスタ，バイパス・レジスタ，命令レジスタその他のJTAGの従来の実施に必要な他の回路が含まれるが、これらは図示しない。JTAGに適合したバウンダリ・スキャンを有する集積回路メモリにおいて、冗長性に関する情報および他の任意の符号化された情報をこの集積回路メモリに最小限の論理を追加することによってスキャン・アウトすることができる。また、冗長性を実現するのに要するヒューズはJTAGバウンダリ・スキャン・チェーンに一体化されているから、ヒューズを追加する必要はない。
【００２６】
図５には図４のスキャン・チェーン９９のヒューズ回路１１５を部分回路図および部分論理図の形態で示す。ヒューズ回路１１５はヒューズ回路部１１６とトライ・ステート・ドライバ１２７とを含む。ヒューズ回路部１１６は可溶性リンク１１７，Ｎ−チャネル・トランジスタ１１９，１２１およびインバータ１２３，１２５を含む。可溶性リンク１１７はＶDDに結合された第１の端子と第２の端子とを有する。Ｎ−チャネル・トランジスタ１１９は可溶性リンク１１７の第２の端子に結合された第１の電流電極，“ＮBIAS”で示すバイアス電圧を受けるための制御電極，およびＶSSに結合された第２の電流電極を有する。Ｎ−チャネル・トランジスタ１２１は可溶性リンク１１７の第２の端子に結合された第１の電流電極，インバータ１２３の出力端子に接続された制御電極およびＶSSに結合された第２の電流電極を有する。インバータ１２３は可溶性リンク１１７の第２の端子に接続された入力端子と出力端子とを有する。インバータ１２５は１２３の出力端子に接続された入力端子と出力端子とを有する。Ｐ−チャネル・トランジスタ１２９はＶDDに接続された第１の電流電極，インバータ１２５の出力端子に接続された制御電極，および第２の電流電極を有する。Ｐ−チャネル・トランジスタ１３１はＰ−チャネル・トランジスタ１２９の第２の電流電極に接続された第１の電流電極，アドレス信号ＩＮＱ１＊を受信するための電流電極および“ＦＵＳＥ ＬＩＮＥ １”で示す出力信号を供給するための第２の電流電極を有する。Ｎ−チャネル・トランジスタ１３３はＰ−チャネル・トランジスタ１３１の第２の電流電極に接続された第１の電流電極，アドレス信号ＩＮＱ１を受信するための制御電極および第２の電流電極を有する。Ｎ−チャネル・トランジスタ１３５はＮ−チャネル・トランジスタ１３３の第２の電流電極に接続された第１の電流電極，インバータ１２５の出力端子に接続された制御電極およびＶSSに接続された第２の電流電極を有する。
【００２７】
動作時には、ヒューズ回路部１１６は図２に示すヒューズ回路とほぼ同様に動作する。トライ・ステート・ドライバ１２７はインバータ１２５にバッファされたヒューズ回路部１１６からの情報を受け取る。復号されたアドレス信号ＩＮＱ１およびＩＮＱ１＊の受信に応答して、このヒューズ情報に対応するＦＵＳＥＬＩＮＥ １で示す出力信号が図４に示すシフト・レジスタ１１１の対応する入力端子に供給される。
【００２８】
インバータ１２５の出力が論理ハイである時、Ｐ−チャネル・トランジスタ１２９はほぼ非導通状態であり、Ｎ−チャネル・トランジスタ１３５は導通状態である。アドレス信号ＩＮＱ１が論理ハイである場合、Ｎ−チャネル・トランジスタ１３３が導通状態であり、ＦＵＳＥ ＬＩＮＥ １を論理ローにする。逆に、インバータ１２５の出力が論理ローである場合、Ｎ−チャネル・トランジスタ１３５はほぼ非導通状態であり、Ｐ−チャネル・トランジスタ１２９は導通状態である。アドレス信号ＩＮＱ１が論理ハイであるとき、Ｐ−チャネル・トランジスタ１３１が導通状態であり、Ｎ−チャネル・トランジスタ１３３が導通状態であり、ＦＵＳＥ ＬＩＮＥ １をＶDDにほぼ等しい論理ハイに増大させることができる。図示する実施例では、ＶDDは約３．３ボルトに等しく、ＶSSはグラウンドに接続されている。アドレス信号ＩＮＱ１＊が論理ハイであるとき、Ｐ−チャネル・トランジスタ１３１はほぼ非導通状態である。アドレス信号ＩＮＱ１は論理ローであり、Ｎ−チャネル・トランジスタ１３３はほぼ非導通状態であり、ＦＵＳＥ ＬＩＮＥ１に高いインピーダンスを供給する。
【００２９】
図６は図４のスキャン・チェーン９９を内蔵する集積回路メモリ１４０をブロック図の形態で示す。集積回路メモリ１４０はメモリ・アレー１４３−１４６，列論理１４８−１５１，行復号１５３−１５６，冗長列１６３−１６６，冗長行１５０−１６１およびJTAGバウンダリ・スキャン・テスト領域１６８を含む。集積回路メモリ１４０は冗長性を有する従来のＳＲＡＭとして動作する。メモリ・アレー１４３−１４６はそれぞれ行と列に構成された複数のメモリ・セルを含む。行アドレスおよび列アドレスの受信に応答して、メモリ・アレー１４３−１４６はメモリ・アレー１４３−１４６の選択された部分に対応する出力データを供給する。生産歩留りを増大させるために、集積回路メモリ１４０に複数の冗長列および／または冗長行が供給される。冗長行および列は、それらに対応するメモリ・アレー内の欠陥のある行または列を置き換えるのに用いられる。冗長性は図４に示す列ヒューズ１０５，行ヒューズ１０７およびＩ／Ｏヒューズ１０９等の可溶性リンクを用いて実現される。
【００３０】
図６に示すように、ヒューズ回路アレー１０３は集積回路メモリ１４０の外周部に分散されている。図４に示すように、シフト・レジスタ１１１がヒューズ回路アレー１０３内に配置された各ヒューズから信号を受け取る。シフト・レジスタ１１１もまた集積回路メモリ１４０の外周部に分散され、シフト・レジスタ１１１の各部分を列ヒューズ１０５，行ヒューズ１０７またはＩ／Ｏヒューズ１０９のそれぞれに対応して位置させている。図４に示す他の回路はJTAG領域１６８内またはその近傍に配置されている。
【００３１】
シフト・レジスタ１１１を分散し、それを対応するヒューズと同じ位置に配置することによって、集積回路メモリ１４０上で引き回すべき金属線の数が低減される。
【００３２】
ヒューズ回路アレー１０３は図４に示すようにＮ行×Ｍ列（Ｎ×Ｍ）に構成される（ＮおよびＭは整数）。ヒューズ回路をアレーとして構成し、ヒューズを選択的に復号してＭ列の出力データを供給することによって、シフト・レジスタ１１１内に必要なシフト・レジスタの数はＭに低減される。その結果、ヒューズ情報をスキャン・アウトするためのシフト・レジスタを構成するのに要する領域が小さくなり、これによって集積回路メモリのサイズが小さくなる。
【００３３】
本発明を好適な実施例を用いて説明したが、当業者には本発明はさまざまに変更可能であり、上に具体的に開示および説明したもの以外の多くの実施態様を取り得ることは明らかであろう。たとえば、図示した実施例にはJTAG以外の他のスキャン機構を組み込むことができ、あるいは単独のスキャン・チェーンとして使用することができる。したがって、特許請求の範囲には本発明の精神および範囲に該当する本発明のあらゆる変更態様が含まれることを意図するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるスキャン・チェーンをブロック図の形態で示す。
【図２】図１のスキャン・チェーンのヒューズ回路を部分回路図および部分論理図の形態で示す。
【図３】図１のスキャン・チェーンのスキャン可能なフリップ・フロップを部分回路図および部分論理図の形態で示す。
【図４】本発明の他の実施例によるスキャン・チェーンをブロック図の形態で示す。
【図５】図４のスキャン・チェーンのヒューズ回路を部分回路図および部分論理図の形態で示す。
【図６】図４のスキャン・チェーンを内蔵するメモリをブロック図の形態で示す。
【符号の説明】
１０ スキャン・チェーン
２０ ヒューズ回路
２１−２４ ヒューズ回路
２５ スキャン可能なフリップ・フロップ
２６−２９ スキャン可能なフリップ・フロップ
３１ フリップ・フロップ回路
３３ タイミング発生器
３５，７３ ＮＡＮＤ論理ゲート
３７，４１，４３，４５，４７，５３，５７，５９，７１，７５，７７，７９，８１，８５，８７ インバータ
３９，４９，５１，５５，６１ 伝送ゲート
８３ ＮＯＲ論理ゲート
８９ 可溶性リンク
９１，９３，１２３，１２５ Ｎ−チャネル・トランジスタ
９５，９７ インバータ
９９ スキャン・チェーン
１００ シフト・レジスタ
１０１ デコーダ回路
１０３ ヒューズ回路アレー
１０５ 列ヒューズ
１０７ 行ヒューズ
１０９ Ｉ／Ｏヒューズ
１１１ シフト・レジスタ
１１３ マルチプレクサ
１１５ ヒューズ回路
１１６ ヒューズ回路部
１１７ 可溶性リンク
１１９，１２１，１３３，１３５ Ｎ−チャネル・トランジスタ
１２７ トライ・ステート・ドライバ
１２９，１３１ Ｐ−チャネル・トランジスタ
１４０ 集積回路メモリ
１４３−１４６ メモリ・アレー
１４８−１５１ 列論理
１５０−１６１ 冗長行
１５３−１５６ 行復号
１６３−１６６ 冗長列
１６８ JTAGバウンダリ・スキャン・テスト領域
Claims (2)
- 冗長性を有する集積回路メモリ（１４０）であって：
入力信号を受信するための入力端子、複数のシリアルに接続されたレジスタおよびアドレス信号を供給するための出力端子を有するシフト・レジスタ（１００）；
前記シフト・レジスタ（１００）に結合され、前記アドレス信号を受信し、それに応答して復号されたアドレス信号を供給するためのデコーダ回路（１０１）；
前記復号されたアドレス信号に応答して、前記集積回路メモリ（１４０）に関する所定の情報を含む記憶されたヒューズ情報を提供するための複数のアドレス指定可能なヒューズ回路（１０３）；および
スキャン・チェーンを形成する複数のシリアルに接続されたラッチ回路であって、各々のラッチ回路は前記アドレス指定可能なヒューズ回路の１つに対応して結合され、前記集積回路メモリ（１４０）がテスト・モードであるときこれに応答して前記記憶されたヒューズ情報を提供する複数のシリアルに接続されたラッチ回路；
を具備することを特徴とする集積回路メモリ（１４０）。 - 冗長性を有する集積回路メモリ（１４０）であって、前記集積回路メモリ（１４０）はジョイント・テスト・アクション・グループ（JTAG : Joint Test Action Group）バウンダリ・スキャン規格にしたがったバウンダリ・スキャン・テストを実施し、前記集積回路メモリ（１４０）は：
行および列に構成された複数のメモリ・セル（１４３）；
前記複数のメモリ・セル（１４３）の欠陥のある列に置き換えるためのメモリ・セル（１６３）の冗長列；
冗長性情報を記憶するための複数のヒューズ回路（１０５）であって、前記冗長性情報は前記複数のメモリ・セル（１４３）の欠陥のある列を前記メモリセル（１６３）の冗長列に置き換えるとき前記メモリ・セル（１６３）の冗長列をアドレス指定するための情報である複数のヒューズ回路（１０５）；および
スキャン・チェーンを形成する複数のシリアルに接続されたラッチ回路であって、各々のラッチ回路はテスト・モード信号が第１の論理状態である場合に前記ヒューズ回路の対応する１つから前記冗長性情報を受けるよう結合され、かつ前記複数のシリアルに接続されたラッチ回路の内の第１のラッチ回路は前記テスト・モード信号が第２の論理状態である場合にテスト・データ入力信号を受けるよう結合されている、複数のシリアルに接続されたラッチ回路（１１１）；
を具備することを特徴とする集積回路メモリ（１４０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/641,151 US5677917A (en) | 1996-04-29 | 1996-04-29 | Integrated circuit memory using fusible links in a scan chain |
| US641151 | 1996-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055698A JPH1055698A (ja) | 1998-02-24 |
| JP3968148B2 true JP3968148B2 (ja) | 2007-08-29 |
Family
ID=24571152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11344597A Expired - Fee Related JP3968148B2 (ja) | 1996-04-29 | 1997-04-15 | スキャン・チェーン中に可溶性リンクを用いる集積回路メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5677917A (ja) |
| EP (1) | EP0805451A3 (ja) |
| JP (1) | JP3968148B2 (ja) |
| KR (1) | KR100484584B1 (ja) |
| TW (1) | TW328595B (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668818A (en) * | 1996-08-06 | 1997-09-16 | Hewlett-Packard Co. | System and method for scan control of a programmable fuse circuit in an integrated circuit |
| TW389908B (en) * | 1998-01-16 | 2000-05-11 | Winbond Electronics Corp | Patching method capable of reducing the additional leakage current caused by manufacturing defects |
| US6268228B1 (en) | 1999-01-27 | 2001-07-31 | International Business Machines Corporation | Electrical mask identification of memory modules |
| JP2000311496A (ja) * | 1999-04-28 | 2000-11-07 | Nec Corp | 冗長アドレス設定回路及びこれを内蔵した半導体記憶装置 |
| DE19921868C2 (de) * | 1999-05-11 | 2001-03-15 | Siemens Ag | Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung |
| KR100376265B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 |
| US7173867B2 (en) * | 2001-02-02 | 2007-02-06 | Broadcom Corporation | Memory redundancy circuit techniques |
| US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
| US6433405B1 (en) * | 2000-03-02 | 2002-08-13 | Hewlett-Packard Company | Integrated circuit having provisions for remote storage of chip specific operating parameters |
| DE10018013A1 (de) * | 2000-04-11 | 2001-10-18 | Infineon Technologies Ag | Integrierte Halbleiterschaltung, insbesondere Halbleiter-speicheranordnung und Verfahren zum Betrieb derselben |
| US6671834B1 (en) * | 2000-07-18 | 2003-12-30 | Micron Technology, Inc. | Memory redundancy with programmable non-volatile control |
| US6829737B1 (en) | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
| KR100389040B1 (ko) * | 2000-10-18 | 2003-06-25 | 삼성전자주식회사 | 반도체 집적 회로의 퓨즈 회로 |
| DE10063688A1 (de) | 2000-12-20 | 2002-07-18 | Infineon Technologies Ag | Schaltungsanordnung zur Ansteuerung einer programmierbaren Verbindung |
| KR100384061B1 (ko) * | 2001-02-12 | 2003-05-14 | 삼성전자주식회사 | 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진인에이블 조절 장치 및 방법 |
| US6981175B2 (en) * | 2001-09-28 | 2005-12-27 | Infineon Technologies Ag | Memory and method for employing a checksum for addresses of replaced storage elements |
| KR100405595B1 (ko) * | 2001-10-31 | 2003-11-14 | 엘지전자 주식회사 | 소자 퓨징 장치 |
| KR100443508B1 (ko) * | 2001-12-21 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 모듈 |
| US6603690B1 (en) * | 2002-03-06 | 2003-08-05 | International Business Machines Corporation | Low-power static column redundancy scheme for semiconductor memories |
| US6943560B1 (en) * | 2002-06-27 | 2005-09-13 | Cypress Semiconductor Corp. | Method to facilitate testing of laser fuses |
| US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
| DE60222891T2 (de) * | 2002-08-13 | 2008-07-24 | Stmicroelectronics S.R.L., Agrate Brianza | Nichtflüchtige Speichervorrichtung und Selbstreparatur-Verfahren |
| JP4048884B2 (ja) * | 2002-09-10 | 2008-02-20 | セイコーエプソン株式会社 | ヒューズ回路及び表示駆動回路 |
| US6882583B2 (en) * | 2003-04-30 | 2005-04-19 | International Business Machines Corporation | Method and apparatus for implementing DRAM redundancy fuse latches using SRAM |
| US7145370B2 (en) * | 2003-09-05 | 2006-12-05 | Impinj, Inc. | High-voltage switches in single-well CMOS processes |
| JP3843974B2 (ja) * | 2003-09-29 | 2006-11-08 | セイコーエプソン株式会社 | 表示駆動回路 |
| US7162673B2 (en) * | 2003-11-14 | 2007-01-09 | Integrated Device Technology, Inc. | Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing |
| US7242614B2 (en) * | 2004-03-30 | 2007-07-10 | Impinj, Inc. | Rewriteable electronic fuses |
| US7177182B2 (en) * | 2004-03-30 | 2007-02-13 | Impinj, Inc. | Rewriteable electronic fuses |
| US7388420B2 (en) * | 2004-03-30 | 2008-06-17 | Impinj, Inc. | Rewriteable electronic fuses |
| US7283390B2 (en) | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| KR100618696B1 (ko) | 2004-04-28 | 2006-09-08 | 주식회사 하이닉스반도체 | 인식 정보를 갖는 메모리 장치 |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US7257033B2 (en) * | 2005-03-17 | 2007-08-14 | Impinj, Inc. | Inverter non-volatile memory cell and array system |
| US7679957B2 (en) * | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
| JP2006331571A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7395470B2 (en) * | 2005-06-09 | 2008-07-01 | International Business Machines Corporation | Method, apparatus, and computer program product for diagnosing a scan chain failure employing fuses coupled to the scan chain |
| JP4899557B2 (ja) * | 2006-03-17 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| KR100800383B1 (ko) * | 2006-08-18 | 2008-02-01 | 삼성전자주식회사 | 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법 |
| JP5102473B2 (ja) * | 2006-10-02 | 2012-12-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 多目的ｅヒューズ・マクロのシステムおよび方法 |
| KR20080035208A (ko) * | 2006-10-18 | 2008-04-23 | 삼성전자주식회사 | 퓨즈 커팅 정보들을 순차적으로 출력하는 반도체 장치 및테스트 시스템 |
| US7707466B2 (en) * | 2007-02-23 | 2010-04-27 | Freescale Semiconductor, Inc. | Shared latch for memory test/repair and functional operations |
| US7719896B1 (en) | 2007-04-24 | 2010-05-18 | Virage Logic Corporation | Configurable single bit/dual bits memory |
| US8041210B2 (en) * | 2007-04-30 | 2011-10-18 | Finisar Corporation | Parallel high-speed communication links with redundant channel architectures |
| US7560965B2 (en) * | 2007-04-30 | 2009-07-14 | Freescale Semiconductor, Inc. | Scannable flip-flop with non-volatile storage element and method |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
| JP5422259B2 (ja) * | 2009-05-18 | 2014-02-19 | 新日本無線株式会社 | トリミング回路 |
| KR101718458B1 (ko) * | 2010-11-15 | 2017-03-22 | 삼성전자 주식회사 | 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법 |
| US10044371B2 (en) * | 2015-08-28 | 2018-08-07 | Qualcomm Incorporated | Systems and methods for repair rate control for large erasure coded data storage |
| CN109147857B (zh) * | 2017-06-15 | 2020-11-13 | 华邦电子股份有限公司 | 熔丝阵列和存储器装置 |
| US20190250208A1 (en) * | 2018-02-09 | 2019-08-15 | Qualcomm Incorporated | Apparatus and method for detecting damage to an integrated circuit |
| CN113436660B (zh) | 2020-03-23 | 2022-05-24 | 长鑫存储技术有限公司 | 锁存电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346459A (en) * | 1980-06-30 | 1982-08-24 | Inmos Corporation | Redundancy scheme for an MOS memory |
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| US4853946A (en) * | 1986-11-14 | 1989-08-01 | Picker International, Inc. | Diagonostic service system for CT scanners |
| JPH07105159B2 (ja) * | 1989-11-16 | 1995-11-13 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| KR940007241B1 (ko) * | 1992-03-09 | 1994-08-10 | 삼성전자 주식회사 | 반도체 메모리 장치의 로우 리던던시장치 |
| US5365310A (en) * | 1993-07-30 | 1994-11-15 | Xerox Corporation | Remote diagnosis of copy quality defects |
| JP3530574B2 (ja) * | 1994-05-20 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5668818A (en) * | 1996-08-06 | 1997-09-16 | Hewlett-Packard Co. | System and method for scan control of a programmable fuse circuit in an integrated circuit |
-
1996
- 1996-04-29 US US08/641,151 patent/US5677917A/en not_active Expired - Lifetime
-
1997
- 1997-02-18 TW TW086101910A patent/TW328595B/zh not_active IP Right Cessation
- 1997-04-15 JP JP11344597A patent/JP3968148B2/ja not_active Expired - Fee Related
- 1997-04-16 EP EP97106233A patent/EP0805451A3/en not_active Withdrawn
- 1997-04-28 KR KR1019970015851A patent/KR100484584B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0805451A3 (en) | 1999-03-10 |
| EP0805451A2 (en) | 1997-11-05 |
| KR100484584B1 (ko) | 2005-08-10 |
| US5677917A (en) | 1997-10-14 |
| JPH1055698A (ja) | 1998-02-24 |
| KR970071844A (ko) | 1997-11-07 |
| TW328595B (en) | 1998-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3968148B2 (ja) | スキャン・チェーン中に可溶性リンクを用いる集積回路メモリ | |
| US5313424A (en) | Module level electronic redundancy | |
| KR960016807B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| US6577156B2 (en) | Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox | |
| US7706202B2 (en) | Semiconductor device having electrical fuses with less power consumption and interconnection arrangement | |
| EP0034070B1 (en) | Fault tolerant memory system | |
| US6940765B2 (en) | Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test | |
| US20020133770A1 (en) | Circuit and method for test and repair | |
| US20080010571A1 (en) | Partial good integrated circuit and method of testing same | |
| JPH0658936B2 (ja) | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 | |
| US5659509A (en) | Method for programming redundancy registers in a row redundancy integrated circuitry for a semiconductor memory device, and row redundancy integrated circuitry | |
| JPH1092291A (ja) | プログラマブル・ヒューズ回路 | |
| KR100433022B1 (ko) | 반도체 집적 회로 장치 | |
| US5982683A (en) | Enhanced method of testing semiconductor devices having nonvolatile elements | |
| US20090059682A1 (en) | Semiconductor memory device having antifuse circuitry | |
| JP4782937B2 (ja) | 半導体記憶装置 | |
| US6201750B1 (en) | Scannable fuse latches | |
| US4567580A (en) | Redundancy roll call technique | |
| US6101623A (en) | Current reduction circuit for testing purpose | |
| US5835431A (en) | Method and apparatus for wafer test of redundant circuitry | |
| EP1192475A2 (en) | Method and apparatus for testing a video display chip | |
| JP4375668B2 (ja) | 半導体集積回路装置 | |
| KR0172412B1 (ko) | 반도체 메모리 장치의 테스트 방법 | |
| JPH0462160B2 (ja) | ||
| US20030182608A1 (en) | Method and apparatus for achieving higher product yields by using fractional portions of imbedded memory arrays |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040409 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040409 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050711 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060925 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070110 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070405 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070604 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |