JP3968148B2 - スキャン・チェーン中に可溶性リンクを用いる集積回路メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は一般的にはメモリに関し、特にスキャン・チェ−ン中に可溶性リンクを用いる集積回路メモリに関する。
【0002】
【従来の技術】
集積回路メモリのメモリ記憶容量の増大に伴って行および列の製造上の欠陥の可能性も高くなる。そして、これが生産歩留りの低下につながる。大規模集積回路メモリの生産歩留りを増大させる方法の1つが列および行の冗長性を用いる方法である。冗長性を有する集積回路メモリにおいては、特定の行の製造上の欠陥は欠陥のある行の代わりに冗長行を用いることによって修理することができる。同様に、特定の列の欠陥もまた冗長列を用いて欠陥のある列に置き換えることによって修理することができる。列および行の冗長性を得るためには冗長制御論理および冗長読み出し/書き込みパスもまた必要になる。
【0003】
欠陥のある行または列を修理するためには、欠陥のある行または列が選択解除され、可溶性リンクを溶断することによって冗長行または列がその代わりに割り当てられる。可溶性リンクは高エネルギ・レーザを用いて溶断するかあるいはウエハ・レベル・テストで電気的に溶断することができる。欠陥のある行または列がごく少数しかないメモリを修理することができれば生産歩留りは大幅に増大する。
【0004】
【発明が解決しようとする課題】
冗長性を有するメモリ・アレーを含む集積回路上では、その集積回路の組立後にメモリ・アレーの修理のために冗長性が利用されたかどうかを検出しなければならないことがある。特に、修理情報はテスト歩留りの分析,故障モードのデバッギング,さらにある種の顧客返品の分析を行う上で重要である。しかし、冗長性が利用されたかどうかの判定を行うには、通常集積回路を分解して冗長性を持たせるために使用されるヒューズの目視検査を行う必要がある。分解には時間がかかり、また集積回路メモリが破壊される。
【0005】
メモリ・アレーの修理に冗長要素が用いられたか否かを判定する他の方法は、レイアウト中にメモリ・アレーが修理された時溶断されてこれを示す余分なヒューズを追加するというものであった。このヒューズは入力ピンとグラウンドの間に結合され、電源投入時に電流サージすなわちスパイクを発生させる。電源投入クリアすなわち電源投入OK信号を受け取ると、電流スパイクは終わる。しかし、この追加のヒューズは冗長性が利用されたことを示すだけでたとえばメモリ・アレ−のどのアドレスが修理を要したかといった他の詳細についてはなにも示さない。
【0006】
【課題を解決するための手段】
一般的には、本発明はスキャン可能なフリップ・フロップすなわちラッチ回路に結合されたプログラム可能なヒューズを有するメモリ・アレーを有する集積回路を提供する。プログラム可能なヒューズおよびスキャン可能なフリップ・フロップを用いて、たとえば修理(冗長性)情報,ウエハ・ロット番号およびウエハ番号,ウエハ上のダイの位置あるいはパッケージ・テスト中あるいはテスト後に有益な他の任意の情報といった集積回路に関する所定の情報がプログラムされる。
【0007】
【発明の実施の形態】
すなわち、一実施例において、集積回路メモリ上で、スキャン可能なラッチすなわちフリップ・フロップが通常ウエハ・プローブのレーザで溶断されて欠陥のある行または列を冗長な行または列に置き換える冗長ヒューズに結合される。修理されたアドレスをパッケージ・テスト中にスキャンしてどの行または列が修理されたのかを正確に示すことができる。他の実施例では、追加のヒューズがスキャン可能なラッチに結合され、これらはウエハ・プローブで溶断される。かかる追加のヒューズを溶断して冗長性,ウエハ・ロットの情報,ウエハ上のダイの位置,ウエハのパラメータ等その集積回路メモリに関するあらゆる情報を符号化することができる。そして、この情報を用いて歩留りおよび故障モードの分析を行うことができる。論理回路とメモリアレーの両方を有する集積回路上では、スキャン可能なフリップ・フロップを論理回路のテストに用いられるスキャン・チェ−ンに組み込むことができる。たとえば、既存のスキャン・チェーンには一般にJTAG(Joint Test Action Group)として知られるIEEE 1149.1とその改定に適合するバウンダリ・スキャン・テストが含まれる。また、スキャン可能なフリップ・フロップを単独のスキャン・チェーンとして組み込むことも可能である。
【0008】
図1−図6を参照することによって本発明をより十分に説明することができる。図1には本発明の一実施例によるスキャン・チェーン10をブロック図で示す。スキャン・チェーン10は複数のヒューズ回路20と複数のスキャン可能なフリップ・フロップ25とを含む。複数のヒューズ回路20はヒューズ回路21−24を含む。ヒュ−ズ回路21は、図2でさらに詳しく示される。複数のスキャン可能なフリップ・フロップはスキャン可能なフリップフロップ26−29を含む。スキャン可能なフリップ・フロップ25は“D”で示す第1の入力端子,“TEST MODE”で示す外部で生成されたテスト・モード信号を受信する“TM”で示すテスト・モード端子,“SI”で示すスキャン・イン端子、“SO”で示すスキャン・アウト端子,“CLOCK”で示すクロック信号を受信するクロック端子,および“Q”で示す出力端子を含む。スキャン可能なフリップ・フロップ26を図3により詳細に示す。
【0009】
ヒューズ回路21はスキャン可能なフリップ・フロップ26の“D”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ26のスキャン・アウト端子はスキャン可能なフリップ・フロップ27のスキャン・イン端子に接続されている。スキャン可能なフリップ・フロップ26のスキャン・イン端子は“TDI”で示す外部で生成されたシフト・イン・テスト・データを受け取る。ヒューズ回路22はスキャン可能なフリップ・フロップ27の“D”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ27のスキャン・アウト端子はスキャン可能なフリップ・フロップ28のスキャン・インに接続されている。ヒューズ回路23はスキャン可能なフリップ・フロップ28の“D”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ28のスキャン・アウト端子は複数のスキャン可能なフリップ・フロップ25のうちの次のスキャン可能なフリップ・フロップのスキャン・イン端子に接続されている。ヒューズ回路24はスキャン可能なフリップ・フロップ29の“D”端子に接続された出力端子を有する。スキャン可能なフリップ・フロップ29のスキャン・アウト端子は、この集積回路の出力端子すなわちピンに“TDO”で示すテスト・データ・アウト信号を供給する。複数のスキャン可能なフリップ・フロップ25のうちの前方のスキャン可能なフリップ・フロップのスキャン・アウト端子はそれに続くそれぞれのスキャン可能なフリップ・フロップのスキャン・イン端子に接続されている。複数のスキャン可能なフリップ・フロップ25のスキャン可能なフリップ・フロップの数およびそれに対応するヒューズの数はアンペサンドで示すように任意の数とすることができ、ヒューズ回路に記憶すべきデータのビット数によって決まる。
【0010】
動作時には、複数のヒューズ回路20のそれぞれが1ビットの情報を記憶する。テストモード信号TEST MODEが論理ハイである時には、これに応答してヒューズ回路21,22,23,24が可溶性リンク(図2に示す)の状態を表す所定の論理状態をそれぞれの対応するスキャン可能なフリップ・フロップ26−29のD入力端子に供給する。クロック信号CLOCKに応答して、スキャン可能なフリップ・フロップ26−29はこの情報ビットを一連のスキャン可能なフリップ・フロップを通してシフトし、TDOで示すこの情報が最後のスキャン可能なフリップ・フロップ29のスキャン・アウト端子SOからスキャン・アウトされる。
【0011】
スキャン・チェーン10がスキャン・ポートすなわちJTAG(joint test actiongroup)を有するメモリ内に設けられている場合、JTAGバウンダリ・スキャン・チェーンを用いて複数のヒューズ回路20に含まれるヒューズ情報をスキャン・アウトして、かかるヒューズにプログラムされた所望の種類の情報を表示することができる。この情報にはたとえば冗長性が利用されたかどうか,また修理された行および/または列のアドレス等が含まれる。さらに、ウエハロット,ウエハ上のダイの位置,ウエハのパラメータ等の他の情報をヒューズに記憶して、歩留りの分析を行ったり、集積回路メモリを破壊することなく故障モードの分析を実行するのに用いることができる。
【0012】
図2には図1のスキャン・チェーン10のヒューズ回路21を部分回路図および部分論理図の形態で示す。ヒューズ回路21は可溶性リンク89,N−チャネル・トランジスタ91,93およびインバータ95,97を含む。図示する実施例では、可溶性リンク89はレーザでシビア(severe)することのできるポリシリコン・ヒューズである。他の実施例では、可溶性リンク89は任意の種類の導電性材料とすることができる。一般的に、可溶性リンク89がシビア(severe)すなわち溶断されると、ヒューズ21がスキャン可能なフリップ・フロップ26の“D”端子に“D”で示す論理ロー出力信号を供給し、可溶性リンク89が溶断されないときには、ヒューズ回路21はスキャン可能なフリップ・フロップ26の“D”端子に論理ハイ出力信号Dを供給する。図1に示す他のヒューズ回路はそれぞれヒューズ回路21と同様である。他の実施例では、ヒューズ回路21を電気的に溶断されるヒューズとすることもできる。
【0013】
可溶性リンク89は“VDD”で示す電源電圧端子と第2の端子とに接続されている。N−チャネル・トランジスタ91は可溶性リンク89の第2の端子に接続された第1の電流電極(ドレイン),VDDに接続された制御電極(ゲート)および“VSS”で示す第2の電源電圧端子に接続された第2の電流電極(ソース)を有する。N−チャネル・トランジスタ93はN−チャネル・トランジスタ91のドレインに接続されたドレイン,ゲートおよびVSSに接続されたソースを有する。インバータ95はN−チャネル・トランジスタ91,93のドレインに接続された入力端子とN−チャネル・トランジスタ93のゲートに接続された出力端子とを有する。インバータ97はインバータ95の出力端子に接続された入力端子と出力信号Dを供給する出力端子とを有する。
【0014】
動作中、可溶性リンク89が溶断されない(論理ハイにプログラムされている)時、インバータ95の入力端子にVDDが供給され、インバータ95の出力は論理ローとなる。N−チャネル・トランジスタ93はほぼ非導通状態であり、インバータ97は論理ハイ出力信号Dを供給する。可溶性リンク89がレーザ溶断すなわちシビア(severe)される(論理ローにプログラムされる)と、N−チャネル・トランジスタ91はインバータ95の入力端子の電圧を論理ローに低下させる。N−チャネル・トランジスタ91はオンにバイアスされ、比較的弱いプル・ダウン・トランジスタとして機能する。インバータ95はN−チャネル・トランジスタ93のゲートとインバータ97の入力端子に論理ハイ出力を供給する。N−チャネル・トランジスタ93は導通状態であり、入力端子を論理ロー電圧に保持する。インバータ97は論理ロー出力信号Dを供給する。
【0015】
図3は図1のスキャン・チェーン10のスキャン可能なフリップ・フロップ26を部分回路図および部分論理図の形態で示す。スキャン可能なフリップ・フロップ26はフリップ・フロップ回路31とタイミング発生器33を含む。フリップ・フロップ回路31はNAND論理ゲート35,73,インバータ41,43,45,47,53,57,59,75,77および伝送ゲート39,49,51,55,61を含む。タイミング発生器33はインバータ79,81,85,87,NOR論理ゲート83を含む。
【0016】
フリップ・フロップ回路31において、NAND論理ゲート35は“ICLK*”で示すクロック信号を受信するための第1の入力端子,テストモード信号TMを受信するための第2の入力端子,および出力端子を有する。インバータ37はこの出力端子に接続された入力端子と出力端子とを有する。インバータ41はスキャン・イン信号SIを受信するための入力端子と出力端子とを有する。(信号の名称に続くアステリスク(*)はその信号が同じ名称であるがアステリスクの付いていない信号の論理的補数であることを示す。)インバータ43はインバータ41の出力端子に接続された入力端子と出力端子とを有する。伝送ゲート39はインバータ43の出力端子に接続された入力端子,インバータ37の出力端子に接続された第1の制御端子,NAND論理ゲート35の出力端子に接続された第2の制御端子および出力端子を有する。インバータ45は伝送ゲート39の出力端子に接続された入力端子と出力端子とを有する。インバータ47はヒューズ回路21からの出力信号Dを受信するための入力端子と出力端子とを有する。伝送ゲート49はインバータ47の出力端子に接続された入力端子,“GCLK”で示すクロック信号を受信するための第1の制御端子,“GCLK*”で示すクロック信号を受信するための第2の制御端子および出力端子を有する。伝送ゲート51は伝送ゲート49の出力端子とインバータ45の入力端子に接続された出力端子,クロック信号ICLK*を受信するための第1の制御端子,“ICLK”で示すクロック信号を受信するための第2の制御端子および入力端子を有する。インバータ53はインバータ45の出力端子に接続された入力端子および伝送ゲート51の入力端子に接続された出力端子を有する。
【0017】
伝送ゲート55はインバータ45の出力端子に接続された入力端子,クロック信号ICLKを受信するための第1の制御端子,クロック信号ICLK*を受信するための第2の制御端子,および出力端子を有する。インバータ57は送信ゲート55の出力端子に接続された入力端子と出力端子とを有する。インバータ71は“TM”で示すテスト・モード信号を受信するための入力端子と出力端子とを有する。NAND論理ゲート73はインバータ71の出力端子に接続された第1の入力端子、インバータ57の出力端子に接続された第2の入力端子,および出力端子を有する。インバータ75はNAND論理ゲート73の出力端子に接続された入力端子を有する。インバータ77はインバータ57の出力端子に接続された入力端子と出力信号Qを供給する出力端子とを有する。インバータ59はインバータ57の出力端子に接続された入力端子と出力端子とを有する。伝送ゲート61はインバータ59の出力端子に接続された入力端子,クロック信号ICLKを受信するための第1の制御端子,クロック信号ICLK*受信するための第2の端子およびインバータ57の入力端子に接続された出力端子を有する。
【0018】
タイミング発生器33において、インバータ79はテスト・モード信号TMを受信するための入力端子とテスト・モード信号TM*を供給するための出力端子とを有する。NOR論理ゲート83はテスト・モード信号TMを受信するための第1の入力端子,クロック信号CLOCKを受信するための第2の入力端子およびクロック信号GCLK*を供給するための出力端子を有する。インバータ85はNOR論理ゲート83の出力端子に接続された入力端子およびクロック信号GCLKを供給するための出力端子を有する。インバータ81はNOR論理ゲート83の入力端子に接続された入力端子およびクロック信号ICLK*を供給するための出力端子を有する。インバータ87はインバータ81の出力端子に接続された入力端子およびクロック信号ICLKを供給するための出力端子を有する。動作時には、スキャン可能なフリップ・フロップ26はJTAG等の通常のスキャン・チェーンの一部として用いることができ、複数のヒューズ回路20からのプログラムされた情報を出力スキャン・データとして供給する。
【0019】
タイミング発生器33はクロック信号CLOCKおよびテスト・モード信号TMを受信する。テスト・モード信号TMが論理ローである時、クロック信号GCLK、ICLKの論理状態はクロック信号CLOCKと同じである。テスト・モード信号TMが論理ハイである時、クロック信号ICLKの論理状態はクロック信号CLOCKと同じであり、クロック信号GCLKは論理ハイである。図3に示すように、タイミング発生器33は送信ゲート39,49,51,55,61の制御に用いられる。
【0020】
テスト・モード信号TMが論理ハイであり、クロック信号ICLKが論理ローである時、交差結合されたインバータ45,53にスキャン・イン・データSIが供給される。スキャン・イン・データSIはインバータ41、43に受け取られ、バッファされる。クロック信号ICLK*は論理ハイであるから、伝送ゲート39は導通状態であり、伝送ゲート51はほぼ非導通状態であり、したがってスキャン・イン・データSIはインバータ45の入力端子に供給され、クロック信号ICLKが論理ハイになる時ラッチされる。クロック信号GCLKは論理ハイであるから、伝送ゲート49はほぼ非導通状態である。クロック信号ICLK*が論理ローになり、伝送ゲート51を導通状態にする。スキャン・イン端子SIを介して供給される論理値は交差結合されたインバータ45、53にラッチされる。伝送ゲート55が導通状態になり、スキャン・イン・データをインバータ57の入力端子に供給する。伝送ゲート61はほぼ非導通状態であり、必要な場合インバータ57の論理状態の変化を可能とする。インバータ57の出力はNAND論理ゲート73の第2の入力端子に供給され、またインバータ59の第1の入力端子にも供給される。テスト・モード信号TM*は論理ローであるから、NAND論理ゲート73はインバータとして機能し、NAND論理ゲート73の出力端子はNAND論理ゲート73の第2の入力端子における論理状態が変化するたびにトグルすることができる。スキャン・アウト・データSOの論理状態は1クロック・サイクル前に獲得されたスキャン・イン・データSIの論理状態に対応する。クロック信号ICLKが論理ローに変化するとき、交差結合されたインバータ57,59の現在の論理状態がラッチされる。
【0021】
テスト・モード信号TMが論理ローである時、伝送ゲート39はほぼ非導通状態であり、インバータ45,53を有する交差結合されたラッチへのスキャン・イン・データSIの供給が阻止される。クロック信号GCLKは論理ローであり、クロック信号GCLK*は論理ハイである。伝送ゲート49は導通状態であり、図1に示すヒューズ回路21,22,23,24からの所定のヒューズ情報を交差結合されたラッチ(インバータ45,53)に供給することができる。クロック信号ICLKが論理ハイになると、クロック信号ICLK*が論理ローになる。伝送ゲート51が導通状態になり、伝送ゲート55が導通状態になるのと同時に入力端子Dに供給されるヒューズ情報をラッチして、入力端子Dの情報に対応するデータをインバータ57,59からなるラッチに供給する。伝送ゲート61はほぼ非導通状態であり、インバータ57は必要であれば論理状態を変えてインバータ59の入力端子の入力データに対応するデータを供給する。テスト・モード信号TM*が論理ハイである時、NAND論理ゲート73はインバータ57,59を有する交差結合されたラッチに記憶された論理状態にかかわりなく常に論理ハイを供給する。スキャン可能なフリップ・フロップ26にはフリップ・フロップがシフト・レジスタと一体化されて、フリップ・フロップとシフト・レジスタを別々に構成した場合に比べ集積回路上で少ない表面積を用いて構成し得るという利点がある。他の実施例では、この回路からインバータ41,75削除することができる。
【0022】
図4には本発明の他の実施例のスキャン・チェーン99をブロック図の形態で示す。スキャン・チェーン99はシフト・レジスタ100,デコーダ回路101,ヒューズ回路アレー103,シフト・レジスタ111およびマルチプレクサ113を含む。
【0023】
シフト・レジスタ100は従来のシリアル・イン,パラレル・アウト,シフト・レジスタである・シフト・レジスタ100は“TDI”で示すテスト・データ入力信号を受信するための入力端子と複数の出力端子とを有する。デコーダ101はシフト・レジスタ100の複数の出力端子に接続された複数の入力端子と“INQ1”−“INQN”で示す復号されたアドレス信号を供給するための複数の出力端子とを有する。ヒューズ回路アレー103はたとえばスタティック・ランダム・アクセス・メモリ(SRAM)に冗長性を持たせるのに用いることのできる列ヒューズ105,行ヒューズ107,およびI/0ヒューズ109を含む。図示する実施例では、ヒューズ回路アレー103は集積回路メモリ140(図6に示す)の周囲に分散されている。ヒューズ回路アレー103は復号されたアドレス信号INQ1−INQNを受信するための複数の入力端子,“FUSELINE1”−“FUSE LINE N”で示す複数の出力端子,およびメモリに冗長性を持たせるための従来の冗長性比較論理にヒューズ情報を供給するための第2の複数の出力端子を有する。FUSE LINE 1−FUSE LINE Nはパラレル入力とシリアル出力を有し、テスト・データ入力信号TDIを受信するための第2の入力端子を含むシフト・レジスタ111に供給される。シフト・レジスタ111は従来のシフト・レジスタまたはスキャン可能なフリップ・フロップ26(図3に示す)と同様な構成要素を有するシフト・レジスタとすることができることを指摘しておく。
【0024】
マルチプレクサ113は“CONTROL”で示す制御信号を受信するための第1の入力端子,シフト・レジスタ100の出力端子に結合された第2の入力信号,シフト・レジスタ111のシリアル出力端子に接続された出力端子,およびテスト・データ・アウトTDOを供給するための出力端子を有する。動作時にはテスト・データ入力信号TDIとテスト・データ・アウト信号TDOは集積回路内で従来のJTAGの実施において一般的に用いられる信号である。シフト・レジスタ100にアドレス信号がシリアルに供給されて記憶された情報をヒューズ回路アレー103のどの行からシフト・レジスタ111に供給するかを指定する。ヒューズ回路アレー103はメモリ内に通常の冗長性を実現するために設けられるアドレス指定可能なヒューズ回路を含む。ヒューズ回路アレー103のヒューズ回路を図5により詳細に示す。アドレス信号の受信に応答して、そのアドレスに対応する所定の行がヒューズ・アレー103の所定の位置からヒューズ線を介してシフト・レジスタ111にヒューズ情報を供給する。次に、この情報がマルチプレクサ113を介してテスト・データ・アウトTDOとしてスキャン・アウトすなわちシフト・アウトされる。テスト・データ・アウトTDOはさらにバッファされ、外部ピンに供給され、また集積回路メモリのどの列または行が修理されたかおよび/またはその集積回路メモリにおいて冗長性が利用されたかに関する情報を含む。
【0025】
制御信号CONTROLはTAPコントローラ(図示せず)によって外部から供給され、レジスタ111からシフト・アウトされた情報がテスト・データ・アウトTDOとして供給されるかどうかを決定する。また、スキャン・チェーン99にはメーカIDレジスタ,バイパス・レジスタ,命令レジスタその他のJTAGの従来の実施に必要な他の回路が含まれるが、これらは図示しない。JTAGに適合したバウンダリ・スキャンを有する集積回路メモリにおいて、冗長性に関する情報および他の任意の符号化された情報をこの集積回路メモリに最小限の論理を追加することによってスキャン・アウトすることができる。また、冗長性を実現するのに要するヒューズはJTAGバウンダリ・スキャン・チェーンに一体化されているから、ヒューズを追加する必要はない。
【0026】
図5には図4のスキャン・チェーン99のヒューズ回路115を部分回路図および部分論理図の形態で示す。ヒューズ回路115はヒューズ回路部116とトライ・ステート・ドライバ127とを含む。ヒューズ回路部116は可溶性リンク117,N−チャネル・トランジスタ119,121およびインバータ123,125を含む。可溶性リンク117はVDDに結合された第1の端子と第2の端子とを有する。N−チャネル・トランジスタ119は可溶性リンク117の第2の端子に結合された第1の電流電極,“NBIAS”で示すバイアス電圧を受けるための制御電極,およびVSSに結合された第2の電流電極を有する。N−チャネル・トランジスタ121は可溶性リンク117の第2の端子に結合された第1の電流電極,インバータ123の出力端子に接続された制御電極およびVSSに結合された第2の電流電極を有する。インバータ123は可溶性リンク117の第2の端子に接続された入力端子と出力端子とを有する。インバータ125は123の出力端子に接続された入力端子と出力端子とを有する。P−チャネル・トランジスタ129はVDDに接続された第1の電流電極,インバータ125の出力端子に接続された制御電極,および第2の電流電極を有する。P−チャネル・トランジスタ131はP−チャネル・トランジスタ129の第2の電流電極に接続された第1の電流電極,アドレス信号INQ1*を受信するための電流電極および“FUSE LINE 1”で示す出力信号を供給するための第2の電流電極を有する。N−チャネル・トランジスタ133はP−チャネル・トランジスタ131の第2の電流電極に接続された第1の電流電極,アドレス信号INQ1を受信するための制御電極および第2の電流電極を有する。N−チャネル・トランジスタ135はN−チャネル・トランジスタ133の第2の電流電極に接続された第1の電流電極,インバータ125の出力端子に接続された制御電極およびVSSに接続された第2の電流電極を有する。
【0027】
動作時には、ヒューズ回路部116は図2に示すヒューズ回路とほぼ同様に動作する。トライ・ステート・ドライバ127はインバータ125にバッファされたヒューズ回路部116からの情報を受け取る。復号されたアドレス信号INQ1およびINQ1*の受信に応答して、このヒューズ情報に対応するFUSELINE 1で示す出力信号が図4に示すシフト・レジスタ111の対応する入力端子に供給される。
【0028】
インバータ125の出力が論理ハイである時、P−チャネル・トランジスタ129はほぼ非導通状態であり、N−チャネル・トランジスタ135は導通状態である。アドレス信号INQ1が論理ハイである場合、N−チャネル・トランジスタ133が導通状態であり、FUSE LINE 1を論理ローにする。逆に、インバータ125の出力が論理ローである場合、N−チャネル・トランジスタ135はほぼ非導通状態であり、P−チャネル・トランジスタ129は導通状態である。アドレス信号INQ1が論理ハイであるとき、P−チャネル・トランジスタ131が導通状態であり、N−チャネル・トランジスタ133が導通状態であり、FUSE LINE 1をVDDにほぼ等しい論理ハイに増大させることができる。図示する実施例では、VDDは約3.3ボルトに等しく、VSSはグラウンドに接続されている。アドレス信号INQ1*が論理ハイであるとき、P−チャネル・トランジスタ131はほぼ非導通状態である。アドレス信号INQ1は論理ローであり、N−チャネル・トランジスタ133はほぼ非導通状態であり、FUSE LINE1に高いインピーダンスを供給する。
【0029】
図6は図4のスキャン・チェーン99を内蔵する集積回路メモリ140をブロック図の形態で示す。集積回路メモリ140はメモリ・アレー143−146,列論理148−151,行復号153−156,冗長列163−166,冗長行150−161およびJTAGバウンダリ・スキャン・テスト領域168を含む。集積回路メモリ140は冗長性を有する従来のSRAMとして動作する。メモリ・アレー143−146はそれぞれ行と列に構成された複数のメモリ・セルを含む。行アドレスおよび列アドレスの受信に応答して、メモリ・アレー143−146はメモリ・アレー143−146の選択された部分に対応する出力データを供給する。生産歩留りを増大させるために、集積回路メモリ140に複数の冗長列および/または冗長行が供給される。冗長行および列は、それらに対応するメモリ・アレー内の欠陥のある行または列を置き換えるのに用いられる。冗長性は図4に示す列ヒューズ105,行ヒューズ107およびI/Oヒューズ109等の可溶性リンクを用いて実現される。
【0030】
図6に示すように、ヒューズ回路アレー103は集積回路メモリ140の外周部に分散されている。図4に示すように、シフト・レジスタ111がヒューズ回路アレー103内に配置された各ヒューズから信号を受け取る。シフト・レジスタ111もまた集積回路メモリ140の外周部に分散され、シフト・レジスタ111の各部分を列ヒューズ105,行ヒューズ107またはI/Oヒューズ109のそれぞれに対応して位置させている。図4に示す他の回路はJTAG領域168内またはその近傍に配置されている。
【0031】
シフト・レジスタ111を分散し、それを対応するヒューズと同じ位置に配置することによって、集積回路メモリ140上で引き回すべき金属線の数が低減される。
【0032】
ヒューズ回路アレー103は図4に示すようにN行×M列(N×M)に構成される(NおよびMは整数)。ヒューズ回路をアレーとして構成し、ヒューズを選択的に復号してM列の出力データを供給することによって、シフト・レジスタ111内に必要なシフト・レジスタの数はMに低減される。その結果、ヒューズ情報をスキャン・アウトするためのシフト・レジスタを構成するのに要する領域が小さくなり、これによって集積回路メモリのサイズが小さくなる。
【0033】
本発明を好適な実施例を用いて説明したが、当業者には本発明はさまざまに変更可能であり、上に具体的に開示および説明したもの以外の多くの実施態様を取り得ることは明らかであろう。たとえば、図示した実施例にはJTAG以外の他のスキャン機構を組み込むことができ、あるいは単独のスキャン・チェーンとして使用することができる。したがって、特許請求の範囲には本発明の精神および範囲に該当する本発明のあらゆる変更態様が含まれることを意図するものである。
【図面の簡単な説明】
【図1】本発明の一実施例によるスキャン・チェーンをブロック図の形態で示す。
【図2】図1のスキャン・チェーンのヒューズ回路を部分回路図および部分論理図の形態で示す。
【図3】図1のスキャン・チェーンのスキャン可能なフリップ・フロップを部分回路図および部分論理図の形態で示す。
【図4】本発明の他の実施例によるスキャン・チェーンをブロック図の形態で示す。
【図5】図4のスキャン・チェーンのヒューズ回路を部分回路図および部分論理図の形態で示す。
【図6】図4のスキャン・チェーンを内蔵するメモリをブロック図の形態で示す。
【符号の説明】
10 スキャン・チェーン
20 ヒューズ回路
21−24 ヒューズ回路
25 スキャン可能なフリップ・フロップ
26−29 スキャン可能なフリップ・フロップ
31 フリップ・フロップ回路
33 タイミング発生器
35,73 NAND論理ゲート
37,41,43,45,47,53,57,59,71,75,77,79,81,85,87 インバータ
39,49,51,55,61 伝送ゲート
83 NOR論理ゲート
89 可溶性リンク
91,93,123,125 N−チャネル・トランジスタ
95,97 インバータ
99 スキャン・チェーン
100 シフト・レジスタ
101 デコーダ回路
103 ヒューズ回路アレー
105 列ヒューズ
107 行ヒューズ
109 I/Oヒューズ
111 シフト・レジスタ
113 マルチプレクサ
115 ヒューズ回路
116 ヒューズ回路部
117 可溶性リンク
119,121,133,135 N−チャネル・トランジスタ
127 トライ・ステート・ドライバ
129,131 P−チャネル・トランジスタ
140 集積回路メモリ
143−146 メモリ・アレー
148−151 列論理
150−161 冗長行
153−156 行復号
163−166 冗長列
168 JTAGバウンダリ・スキャン・テスト領域
Claims (2)
- 冗長性を有する集積回路メモリ(140)であって:
入力信号を受信するための入力端子、複数のシリアルに接続されたレジスタおよびアドレス信号を供給するための出力端子を有するシフト・レジスタ(100);
前記シフト・レジスタ(100)に結合され、前記アドレス信号を受信し、それに応答して復号されたアドレス信号を供給するためのデコーダ回路(101);
前記復号されたアドレス信号に応答して、前記集積回路メモリ(140)に関する所定の情報を含む記憶されたヒューズ情報を提供するための複数のアドレス指定可能なヒューズ回路(103);および
スキャン・チェーンを形成する複数のシリアルに接続されたラッチ回路であって、各々のラッチ回路は前記アドレス指定可能なヒューズ回路の1つに対応して結合され、前記集積回路メモリ(140)がテスト・モードであるときこれに応答して前記記憶されたヒューズ情報を提供する複数のシリアルに接続されたラッチ回路;
を具備することを特徴とする集積回路メモリ(140)。 - 冗長性を有する集積回路メモリ(140)であって、前記集積回路メモリ(140)はジョイント・テスト・アクション・グループ(JTAG : Joint Test Action Group)バウンダリ・スキャン規格にしたがったバウンダリ・スキャン・テストを実施し、前記集積回路メモリ(140)は:
行および列に構成された複数のメモリ・セル(143);
前記複数のメモリ・セル(143)の欠陥のある列に置き換えるためのメモリ・セル(163)の冗長列;
冗長性情報を記憶するための複数のヒューズ回路(105)であって、前記冗長性情報は前記複数のメモリ・セル(143)の欠陥のある列を前記メモリセル(163)の冗長列に置き換えるとき前記メモリ・セル(163)の冗長列をアドレス指定するための情報である複数のヒューズ回路(105);および
スキャン・チェーンを形成する複数のシリアルに接続されたラッチ回路であって、各々のラッチ回路はテスト・モード信号が第1の論理状態である場合に前記ヒューズ回路の対応する1つから前記冗長性情報を受けるよう結合され、かつ前記複数のシリアルに接続されたラッチ回路の内の第1のラッチ回路は前記テスト・モード信号が第2の論理状態である場合にテスト・データ入力信号を受けるよう結合されている、複数のシリアルに接続されたラッチ回路(111);
を具備することを特徴とする集積回路メモリ(140)。
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