KR20060087430A - 테스트 기능을 가지는 반도체 집적회로 및 제조 방법 - Google Patents
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Abstract
본 발명은 테스트기능을 가지는 반도체집적회로 및 제조방법에 관한 것으로서 원하는 논리기능을 가지는 논리회로와 독출 기입 가능한 메모리 회로(101등)와 상기 메모리 회로내에 결함 비트가 포함되어 있는지를 검사하는 테스트 회로(110; 120)를 가져 상기 논리회로와 메모리 회로의 사이에는 신호를 래치함과 동시에 시프트 레지스터를 구성 가능한 복수의 플립플롭 회로로 이루어지는 경계 래치 회로(131등)가 설치되어 있는 논리집적회로에 있어서 테스트 회로에 의한 검사 실행 시에 검사결과를 상기 경계 래치 회로에 격납하고 상기 격납된 검사 결과에 근거해 상기 메모리 회로의 결함을 구제하기 위한 결함구제정보를 생성하는 결함구제구정보생성 회로(150)를 구비한 기술을 제공한다.
Description
도 1은 본 발명에 관한 내장RAM을 검사하는 테스트회로(이른바 BIST회로)의 개략 구성을 나타내는 블럭도이다.
도 2는 도 1의 테스트회로(BIST회로)에 있어서의 브릿지회로의 더욱 상세한 구성을 나타내는 블럭도이다.
도 3은 BISR회로(150) 가운데 멀티페일회로(152)와 시퀀셜 인코더(153)의 더욱 상세한 구성을 나타내는 블럭도이다.
도 4는 도 3의 BISR 회로에 있어서의 구제 정보의 생성 동작의 타이밍을 나타내는 타이밍 차트이다.
도 5는 RAM에 설치된 구제 회로의 개략 구성을 나타내는 블럭도이다.
도 6은 IO컬럼 구성의 RAM에 설치된 구제 회로의 개략 구성을 나타내는 블럭도이다.
도 7은 BISR 회로(150) 가운데 컬럼 어드레스 판정 회로(151)의 구체적인 구성예를 나타내는 블럭도이다.
도 8은 실시예의 BIST 회로를 내장하여 매우 적합한 논리 집적회로의 일례로서의 시스템 LSI의 구성예를 나타내는 블럭도이다.
도 9는 로직 회로의 테스트시에 있어서의 스캔 인와 스캔 아웃의 타이밍 및 각 모드에서의 플립 플롭(FF4); 셀렉터(SEL4; SEL22)의 출력의 내용을 나타내는 타이밍 차트이다.
도 10은 도 2에 나타나고 있는 TAP를 이용한 인터페이스 회로의 구체적인 예를 나타내는 블럭도이다.
도 11은 본 발명과 관련되는 RAM 및 논리 회로 혼재의 반도체집적회로의 테스트 공정에 있어서의 테스터와 웨이퍼상의 칩과의 접속 상태를 나타내는 설명도이다.
도 12는 본 발명과 관련되는 RAM 및 논리 회로 혼재의 반도체집적회로의 테스트 공정 및 조립 공정의 순서를 나타내는 플로차트이다.
**주요부위를 나타내는 도면부호의 설명**
(101~ 103) 내장 RAM
l10 BIST제조회로
120 테스트 패턴 발생 회로
131~133 경계 래치 회로
140 비교 회로
150 자기 수복 회로(BISR 회로)
151 컬럼 어드레스 판정 회로
152 멀티 페일 회로
153 시퀀셜 인코더 회로
154 시프트 데이터 제어회로
160 모드 제어회로
170 로직 BIST 회로
180 테스트용 인터페이스(TAP)
본 발명은 RAM(RAM) 및 논리 회로를 내장한 반도체 집적회로(논리 집적회로)에 있어서 RAM의 테스트 회로 및 논리 회로의 테스트 회로를 탑재하는 경우에 적용하여 유효한 기술 또 테스트 회로에 의한 RAM의 테스트와 병행하여 구제 정보를 얻는 기술에 관한다. 본 발명은 예를 들면 RAM 및 CPU (중앙 처리장치)를 내장한 시스템 LSI (대규모집적회로)등의 논리 LSI에 적용하여 유효한 기술이다.
종래 일반적으로 RAM이나 CPU등을 탑재한 시스템 LSI로 불리는 논리 LSI에서의 테스트 용이화 설계 수법으로서 내부 로직 회로에 설치된 플립 플롭을 시리얼에 접속해 시프트 레지스터를 구성해 이 시프트 레지스터에 테스트 데이터를 넣어 내부 로직 회로를 동작시켜 논리의 상태를 시프트 레지스터로 칩 외부에 꺼내 검사하는 스캔 패스 방식이 자주 사용되고 있다. 또 내장 RAM의 결함 비트의 유무를 검출하기 위해 논리부와 RAM의 경계에 시프트 레지스터를 구성 가능한 래치 회로를 배치함과 동시에 RAM의 테스트 패턴을 발생하는 회로 및 독출 데이터와 기대치를 비교하는 회로를 가지는 BIST(빌트인·셀프테스트) 회로를 설치해 RAM의 테스트를 행 하는 기술이 있다(예를 들면 특허 문헌 1).
[특허 문헌 1] 일본국 특개평8-262116호 공보
종래의 내장 RAM의 테스트 회로에서는 다종 다양한 RAM에 대해서 다종 다양한 RAM의 동시 테스트와 병행해 구제 정보를 생성해 칩 외부에 출력하거나 칩 내부에서 RAM의 구제까지 행하하도록 하는 경우는 없었다.
이 발명의 목적은 내장 RAM의 테스트와 병행해 결함 비트의 구제를 위한 정보를 생성하여 칩 외부에 출력 혹은 칩 내부에서 RAM의 구제까지 행하는 것이 가능한 테스트 회로를 탑재한 논리 집적회로를 제공하는 것에 있다.
이 발명의 다른 목적은 회로 규모의 증대를 억제하면서 내장 RAM의 결함 비트의 구제를 위한 정보를 생성하는 것이 가능한 테스트 회로를 탑재한 논리 집적회로를 제공하는 것에 있다.
이 발명의 상기 및 그 다른 목적과 신규 특징에 대해서는 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 설명하면 아래와 같다.
즉 원하는 논리 기능을 가지는 논리 회로와 독출 기입 가능한 메모리 회로(내장 RAM)와 상기 메모리 회로내에 결함 비트가 포함되어 있는지 아닌지를 검사하는 테스트 회로와 상기 논리 회로와 메모리 회로의 사이에 신호를 래치함과 동시에 시프트 레지스터를 구성 가능한 복수의 플립플롭 회로로 이루어지는 경계 래치 회 로와 결함 구제 정보 생성 회로가 설치되고 있는 논리 집적회로에 있어서 검사 실행시에 있어서 상기 테스트 회로가 검사 결과를 상기 경계 래치 회로에 회수하면서 상기 결함 구제 정보 생성 회로가 상기 검사 결과에 근거해 상기 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하도록 한 것이다.
여기서 바람직하게는 상기 메모리 회로는 예비의 메모리군(메모리열 또는 메모리행)과 정규의 메모리군을 상기 예비의 메모리군에게 치환하기 위한 결함 구제 회로를 구비하고 상기 결함 구제 정보 생성 회로에 의해 생성된 정보가 상기 결함 구제 회로에 공급되어 메모리군의 치환이 행해지도록 구성한다.
상기한 수단에 의하면 내장 메모리 회로의 테스트와 병행해 결함 비트의 구제를 위한 정보를 생성해 칩 외부에 출력 혹은 칩 내부에서 메모리 회로의 구제까지 행할 수가 있다. 그 때문에 테스트 시간을 단축함으로써 제조 코스트를 삭감할 수 있다. 또한 경계 래치 회로에 테스트 회로의 검사 결과를 격납하고 격납된 검사 결과에 근거해 결함 구제 정보 생성 회로가 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하기 위해 회로 규모의 증대를 억제하면서 메모리 회로의 결함 비트의 구제를 위한 정보를 생성할 수가 있다. 또한 본 발명은 독출 비트수가 다른 복수의 독출 기입 가능한 메모리 회로를 내장하는 논리 집적회로에 적용할 수가 있고 또한 복수의 메모리 회로에 있어서 병행해 결함 구제 정보를 생성할 수가 있다.
또 바람직하게는 상기 복수의 메모리 회로의 각각의 경계 래치 회로는 시프트 스캔 패스를 구성 가능하게 한다. 이것에 의해 1개의 시프트 스캔 패스를 통해 테스트 회로에 의한 검사 결과를 1 곳에 모을 수가 있기 때문에 다수의 내장 메모리 회로를 갖추는 논리 집적회로에 있어서는 신호선의 수가 적게 완료하므로 배선을 위한 스페이스를 줄여 칩 사이즈를 저감 할 수가 있다.
한층 더 바람직하게는 결함 구제 회로는 내장 메모리 회로의 메모리어레이와 데이터 입출력 단자의 사이에 설치되고 인접하는 메모리열의 한쪽의 데이터선과 선택적으로 접속하는 복수의 셀렉터를 갖추어 결함을 포함한 메모리열을 날려 데이터선이 선택되도록 셀렉터를 제어한다. 이것에 의해 비교적 간단한 논리 회로로 결함 구제 정보를 생성할 수가 있어 회로 규모의 증대를 억제하면서 메모리 회로의 결함 구제 정보를 생성하는 것이 가능한 테스트 회로를 실현할 수가 있다.
본 출원의 다른 발명은 논리 회로와 메모리 회로와 논리 회로용의 제 1 스캔 패스와 메모리 회로용의 제 2 스캔 패스를 갖춘 반도체 집적회로에 있어서 논리 회로의 테스트 결과를 격납 하는 제 1 스캔 패스상의 플립 플롭과 메모리 회로의 테스트 결과를 격납 하는 제 2 스캔 패스상의 플립 플롭을 공용시키도록 하였다.
상기한 수단에 의하면 논리 회로나 메모리 회로의 테스트를 행하기 위한 회로의 규모를 작게 해 칩 사이즈의 저감을 도모할 수가 있다.
이하 본 발명의 매우 적합한 실시예를 도면에 근거해 설명한다.
도 1은 본 발명과 관련되는 내장 RAM을 검사하는 테스트 회로(이른바 BIST 회로)의 개략 구성을 나타낸다. 또한 본 실시예의 테스트 회로가 적용되는 LSI는 복수의 RAM과 CPU나 그 주변 회로 등의 논리 회로가 하나의 반도체 칩상에 형성되 는 논리 LSI이다. 도 1에 있어서 (101~ 103)은 LSI 내부에 설치되고 있는 RAM이다. RAM (101~ 103)은 IO비트수 즉 동시에 입출력되는 데이터의 비트수가 동일해도 좋고 서로 차이가 나도 좋다.
110은 테스트 회로 전체를 제어하는 BIST 제어 회로 ; 120은 내장 RAM (101)을 테스트하기 위한 어드레스 및 데이터를 발생하는 패턴 발생 회로 ; (131~133)은 도시하지 않는 논리 회로와 RAM (101~ 103)과의 경계에 설치되고 시프트 레지스터를 구성 가능한 플립 플롭으로 이루어지는 경계 래치 회로이다. 또 140은 RAM (101)로부터 독출된 데이터와 패턴 발생 회로(120)에 의해 생성된 기대치를 비교하는 비교 회로; 150은 비교 회로(140)에 의한 비교 결과와 BIST 제어 회로(110)로부터의 신호에 근거해 고장 컬럼 어드레스나 구제 정보를 생성하는 자기수복회로(BISR 회로)이다.
이 실시예에 있어서는 특히 제한되는 것이 아니지만 RAM (101~ 103)에 대응한 경계 래치 (131~133)이 메모리테스트용 스캔 패스 (SP1; SP2)에 의해 접속되어 각 경계 래치에 보지되고 있는 데이터를 시프트 해 스캔 패스 (SP1~SP3)를 개입시켜 도 이외의 TAP(테스트 액세스 포토)에 보내져 칩 외부에 출력 가능하게 구성되고 있다.
본 실시예를 적용함으로써 1개의 스캔 패스를 칩의 주변부를 따라 배치 설치하는 것이 가능해져 스캔 패스의 레이아웃 설계가 용이하게 된다고 하는 이점이 있다. 또 TAP를 칩상에 설치하지 않는 LSI에 있어서도 동일하게 복수의 RAM의 경계 래치를 1개의 스캔 패스로 접속함으로써 테스트 결과를 출력하기 위한 외부 단자를 1개로 할 수 있다고 하는 이점이 있다.
패턴 발생 회로 (120)은 RAM (101~ 103)에 각각 대응해 설치해도 좋고 복수의 RAM에 대해서 공통의 회로로서 설치하도록 해도 좋다. BIST 제어 회로(110)는 아래와 같이 기재되는 바와 같은 모든 협의의 BIST 회로에 대해서 공통의 회로로서 설치되고 있다. 본 실시예에서는 경계 래치 (131)과 비교 회로(140)과 BISR 회로(150)을 맞춘 것을 브릿지 회로라고 칭한다. 또 패턴 발생 회로 (120)과 브릿지 회로를 맞춘 것을 협의의 BIST 회로 협의의 BIST 회로와 BIST 제어 회로(110)을 맞춘 것을 광의의 BIST 회로라고 칭한다.
도 2에는 브릿지 회로의 것보다 자세한 구성이 나타나고 있다. 브릿지 회로의 구성은 대응하는 RAM이 달라도 기본적으로는 동일하므로 이하 RAM (101)에 대응하는 브릿지 회로에 대해서 설명한다.
도 2에 나타나고 있는바와 같이 경계 래치 (131)은 시프트 레지스터를 구성 가능한 플립 플롭 (FF1;FF2;FF3······)과 로직 회로 (LC1···…)로부터의 신호 또는 상기 패턴 발생 회로 (120)으로 생성된 테스트 펀 신호의 어느쪽을 선택해 RAM (101) 또는 시프트 레지스터를 구성 가능한 플립 플롭 (FF1;FF2;FF3······)에 공급하기 위한 셀렉터 (SEL1; SEL2 ;SEL3······)와 (FF1 ; FF2 ; FF3······)의 출력을 자기 자신의 입력에 돌려주는 자기 루프 혹은 시프트 레지스터를 위한 스캔 패스 등을 선택하기 위한 셀렉터 (SEL11; SEL12 ;SEL13······)와 셀렉터 (SEL21 ; SEL22······)등으로 구성되고 있다.
또한 셀렉터 (SEL21 ; SEL22······)이 설치되는 것은 데이터 신호 (Dout)에 대응한 곳뿐이다. 또 도 2에 있어서 모든 신호선과 회로를 도시하는 것은 지면의 형편상 곤란하기 때문에 도 2에 있어서는 RAM (101)에 입력되는 제어 신호 가운데 대표로 칩 이너블 신호(CE)가 또 어드레스 신호(AD)는 1개 ; 데이터 신호 (DT)는 2개만 나나태고 그 외는 도시를 생략 한다. RAM (101)의 기억용량이 2 n워드로 IO비트수가 32 비트의 경우 어드레스 신호는 n개 데이터 신호는 32개가 되고 플립 플롭 (FF2 ; FF3 ;FF4······)와 셀렉터 (SEL12 ; SEL13 ; SEL14······)및 (SEL21 ; SEL22······)는 각각 신호수에 대응한 수만큼 설치된다.
셀렉터 (SEL21 ; SEL22······)는 로직 테스트시에는 테스트 패턴 혹은 검사 결과를 격납 하는 (FF3; FF4······)의 출력을 선택하고 RAM 테스트시와 유저 동작시는 RAM (101)의 출력을 선택하고 비교 회로(140)과 로직 회로(LC2)측에 출력 하도록 제어된다. 이것에 의해 로직 테스트시와 RAM 테스트시로 플립 플롭 (FF4)를 공용할 수 있게 되어 있다.
또 셀렉터 (SEL1; SEL2 ;SEL3; SEL4)는 모드 제어 회로 (160)으로부터의 선택 제어 신호(selmi)에 의해 셀렉터 (SEL21; SEL22)는 선택 제어 신호(SE)lmo에 의해 제어된다. 모드 제어 회로 (160)에는 RAM 테스트 모드나 로직 테스트 모드나 통상 동작 모드를 지시하는 코드를 설정하는 레지스터와 디코더를 설치해 선택 제어 신호(selmi) ; (selmo)를 생성시키도록 구성할 수가 있다.
도 2에는 로직 회로의 일례로서 RAM (101)의 기입 데이터를 생성하는 로직 회로 (LC1)과 RAM (101)로부터의 독출 데이터를 처리하는 로직 회로 (LC2)가 나타 나고 있다. 로직 회로 (LC1 와 LC2)는 각각 조합 논리회로 (LA1; LA2;LA3; LA4)와 각 조합 논리회로 (LA1; LA2;LA3;LA4) 사이에 설치되고 테스트시 시프트레지스터를 구성 가능한 플립 플롭 F(FF21; FF22;FF23 ;FF24) 신호 패스를 바꾸는 셀렉터 (SEL31; SEL32;SEL33; SEL34)등을 갖춘다. 테스트시 셀렉터 (SEL31;SEL32;SEL33 SEL34)를 바꾸는 것으로 테스트 패턴의 스캔 인 패스나 테스트 결과의 스캔 아웃 패스가 형성된다.
도 2에 있어서는 지면의 크기와 설명의 상황에 로직용 스캔 패스 (LSP2)를 개입시켜 로직 회로 (LC1)로부터 전송되어 오는 신호가 셀렉터 (SEL14)에 공급되도록 된 패스가 도시되고 있지만 LSP2를 개입시킨 신호를 셀렉터 (SEL13)에 공급하여 FF3에 래치 할 수 있는 바와 같이 구성해도 좋다. 이것에 의해 로직 테스트시와 RAM 테스트시에서 플립 플롭 (FF3 ; FF4)을 공용할 수 있게 된다. 다른 플립 플롭 (FF1; FF2······)에 대해서도 동일하다.
로직 테스트와 메모리테스트의 관계는 도 9에 나타나고 있다. 즉 로직 테스트시에는 먼저 로직 BIST(170)로부터의 테스트 패턴의 스캔 인(SIN)이 실행된다. 이 때 선택 제어 신호(selmi)가 "L" (selmo)가 "H"가 되어 로직 회로 (LC1)내의 스캔 패스 (LSP1) 논리 회로와 경계 래치내의 사이의 스캔 패스 (LSP2)를 통해 FF21 FF22 FF4 로 테스트 데이터가 받아들여진다. 그리고 그 데이터가 편성 회로 (LA2; LA3)에 입력된다.
다음에 데이터 캡쳐가 실행된다. 이 때 도 2의 스캔이너블 신호(SE)가 "0"이 되고 플립 플롭 (FF4)에는 셀렉터 (SEL4)로 선택된 신호(LA2의 출력 V1)가 들어간 다. 또 플립 플롭 (FF23)에는 셀렉터 (SEL22)에 의해 선택된 플립 플롭 (FF4)의 결과(V2)가 들어가 플립 플롭 (FF24)에는 셀렉터 (SEL34)에서 선택된 신호(LA3의 출력 V3)가 들어간다.
스캔 아웃 특히는 각 플립 플롭 (FF4; FF23; FF24)의 결과가 경계 래치내의 패스와 로직 회로 (LC2)의 사이의 스캔 패스 (LSP4) 로직 회로 (LC2)내의 스캔 패스 (LSP2)를 통해 SOUT로서 출력된다.
RAM 테스트 시는 선택 제어 신호(selmi)가 "H" ; (selmo)가 "L"로 되어 셀렉터 (SEL4)는 패턴 발생기 (120)로부터의 신호를 선택하도록 제어되어 셀렉터 (SEL22)는 RAM (101)의 출력을 선택하도록 제어되기 때문에 플립 플롭 (FF4)에는 RAM 테스트의 검사 결과가 격납된다. 테스트 동작이 아닌 통상 동작 시는 선택 제어 신호(selmi)와 (selmo)는 모두 "L"로 되고 셀렉터 (SEL4)는 로직 회로 (LC1)의 출력을 선택하는 측에 제어되고 셀렉터 (SEL22)의 출력은 RAM의 출력이 된다.
BISR 회로(150)는 비교 회로(140)에 의한 비교 결과에 근거해 결함 비트에 대응하는 컬럼 어드레스를 판정하는 컬럼 어드레스 판정 회로(151)와 경계 래치 (131)로부터 스캔 아웃되는 RAM의 독출 데이터와 BIST 제어 회로(110)로부터의 신호에 근거해 복수의 결함이 포함되어 있지 않은지 판정하는 멀티 페일 회로(152)와 BIST 제어 회로(110)로부터의 신호에 근거해 인코드된 구제 정보를 생성하는 시퀀셜 인코더(153)와 BIST 제어 회로(110)내의 카운터의 값에 근거해 멀티 페일 회로(152)나 시퀀셜 인코더(153)에 대한 이너블 신호를 생성하는 시프트 데이터 제어 회로(154)로 구성되고 있다.
시퀀셜 인코더(153)에 의해 생성된 구제 정보는 RAM에 결함 비트를 포함한 메모리열을 예비의 메모리열에 치환하는 용장 회로가 설치되고 있는 경우에는 그 용장 회로에; 또 용장 회로가 없는 경우에는 일단 TAP (Test Access Port)로 불리는 인터페이스 회로(180)에 보내지고 TAP를 개입시켜 칩 외부에 출력되도록 구성된다. 또한 TAP는 JTAG (Joint Test Action Group)로 불리는 단체에 의해 결정된 바운드리 스캔 테스트에 관한 규격으로 규정되고 있는 인터페이스 회로이 TAP에 관해서는 후에 도 10을 이용해 자세하게 설명한다.
비교 회로(140)는 셀렉터 (SEL21 ; SEL22······)를 개입시켜 공급되는 RAM의 독출 데이터와 패턴 발생 회로 (120)으로부터 공급되는 기대치 데이터를 입력으로 하는 비교기로서의 엑스쿨르시브(exclusiMe) OR게이트(G1 ; G2 ···) 와 엑스쿨루시브 OR게이트 (G1 G2,·····)의 출력동지의 논리합을 취하여 출력 하는 OR게이트 (G20)와 상기 OR게이트 (G20)의 출력 또는 플립 플롭 (FF4)의 출력을 선택하는 셀렉터 (SEL20)와 상기 셀렉터 (SEL20)에 의해 선택된 신호를 래치 하는 플립 플롭 (FF20) 와 FF20의 출력과 OR게이트 (G20)의 출력의 논리합을 취하여 셀렉터 (SEL20)에 공급하는 OR게이트 (G21)와 엑스쿨루시브 OR게이트 (G1 G2,······)의 출력과 플립 플롭 (FF3; FF4······)의 출력의 논리합을 취하여 셀렉터 (SEL3; SEL4······)를 개입시켜 (FF3; FF4······)에 되돌리는 OR게이트 ( G31 ; G32······)등으로 구성되고 있다.
도 3에는 BISR 회로(150) 가운데 컬럼 어드레스 판정 회로(151)를 제외한 멀티 페일 회로(152)와 시퀀셜 인코더(153)의 것보다 자세한 구성이 나타나고 있 다. 이 실시예에서는 IO비트수가 32 비트의 RAM에 대응한 BISR 회로(150)의 구성이 나타나고 있다. 시프트 데이터 제어 회로(154)는 BIST 제어 회로(110)내의 카운터 (111)의 값 "sd-valid"를 입력으로 하는 디코더에 의해 구성되어 멀티 페일 회로(152)에 대해서 카운터의 값이 32 비트의 사이는 비트 카운트·이너블 신호"bitcount-en"를 어서트 해 카운터의 값이 32 비트를 넘으면 비트 카운트·이너블 신호"bitcount-en"를 니게이트 한다.
또한 카운터의 값 "sd-valid"는 다른 RAM에 대응한 BISR 회로(150)에도 공급된다. 그 RAM의 IO비트수가 예를 들면 16 비트의 경우 대응하는 BISR 회로(150)내의 시프트 데이터 제어 회로(154)는 BIST 제어 회로(110)로부터의 카운터의 값 "sd_valid"가 16 비트의 최대치에 이를 때까지의 사이는 비트 카운트·이너블 신호"bitcount-en"를 하이레벨로 어서트 해 카운터의 값이 16 비트를 넘으면 비트 카운트·이너블 신호"bitcount-en"를 로우레벨에 니게이트 하도록 구성된다.
멀티 페일 회로(152)는 상기 시프트 데이터 제어 회로(154)로부터의 비트 카운트·이너블 신호"bitcount-en"가 하이레벨의 기간만 상기 경계 래치 (131)의 플립 플롭 (FF3; FF4······)에 보지되고 있는 판정 결과의 취입을 허가하는 AND 게이트 (G41; G42)와 상기 게이트 (G41; G42)의 출력 신호와 피드백 신호의 논리합을 취하는 OR게이트(G43 ;G44)와 상기 게이트 (G43 ;G44)의 출력 신호 또는 피드백 신호를 선택하는 셀렉터 (SEL41; SEL42)와 상기 셀렉터 (SEL41; SEL42)에 의해 선택된 신호를 래치하는 플립 플롭 (FF41; FF42)와 FF41 FF42의 출력 신호의 논리곱을 취하는 AND 게이트 (G45)등으로 구성되어 플립 플롭 (FF41)의 상태가 결 함 비트의 유무를 나타내는 페일 신호 "rei"로서 출력되고 AND 게이트 (G45)의 출력이 복수의 결함 비트의 유무를 나타내는 멀티 페일 신호 "multi-fail"로서 출력되게 되어 있다.
시퀀셜 인코더(153)는 상기 시프트 데이터 제어 회로(154)로부터의 비트 카운트·이너블 신호 "bitcount-en"의 반전 신호와 피드백 신호의 논리합을 취하는 OR게이트 (G55)와 상기 게이트 (G55)의 출력 신호 또는 피드백 신호를 선택하는 셀렉터 (SEL55)와 상기 셀렉터 (SEL55)에 의해 선택된 신호를 래치 하는 플립 플롭 (FF55)와 인크리먼트(increment) 기능을 가지는 어더-(가산기,ADD)와 상기 어더-ADD의 출력 신호 또는 피드백 신호를 선택하는 셀렉터 (SEL50~SEL54)와 상기 셀렉터 (SEL50~SEL54)에 의해 선택된 신호를 래치하는 플립 플롭 (FF50~FF54)와 (FF50~FF54)의 출력 신호와 시프트 데이터 제어 회로 (154)로부터의 비트 카운트·이너블 신호 "bitcount-en"의 반전 신호동지의 논리곱을 취하는 AND 게이트 (G50~G54)등으로 구성되고 전체적으로 카운터 회로와 같은 동작을 행하도록 되어 카운터의 값을 AND 게이트 (G50~G54)로 반전 구제 정보(결함 비트의 위치를 나타내는 정보에 상당) "rai[0]"~"rai[4]"로서 출력하도록 되어 있다.
여기서 도 3의 BISR 회로에 있어서의 구제 정보의 생성 동작을 도 4의 타이밍 차트를 이용해 설명한다.
RAM의 테스트가 개시되면 BIST 제어 회로(110)에 의해 우선 경계 래치 (131)이나 멀티 페일 회로(152) ;시퀀셜 인코더(153)내의 플립 플롭의 리셋트 등 BIST 회로의 초기화(도 4의 기간 T1)를 행하고 나서 패턴 발생 회로 (120)이 기동되어 생성한 패턴 데이터에 의해 RAM (101~ 103)의 테스트가 행해진다(도 4의 기간 T2). 이 RAM 테스트에서는 패턴 발생 회로 (120)에 의해 생성된 패턴 데이터에 따라서 RAM (101~ 103) 으로 데이터를 기입한 후 데이터를 독출하면서 기대치와의 비교가 행해져 비교 결과가 경계 래치 (131)내의 플립 플롭 (FF3; FF4······)에 격납된다.
또한 도 4에서는 독출 부분에서 RAM의 출력은 DOUT [2]만을 기재하고 있지만 다른 DOUT 단자로부터의 출력도 마찬가지이다. RAM의 독출이 개시되면 RAM의 CE신호가 "1"이 되고 어드레스 신호(AD)가 1, 2···로 변화하고 RAM의 출력 DOUT [2]가 0, 0, 1···로 출력되면 도 2의 패턴 발생기로부터의 기대치 신호(cd)와 비교된 결과가 비교 회로내(140)내의 회로 (G2)의 출력이 된다. 어드레스 신호(AD)가 1번지때 RAM의 출력은 DOUT [2]는 "0"으로 기대치 신호 (cd)와 "1"을 위해 비교 결과가 페일 결과로서 회로 (G2)의 출력이 "1"이 된다. 그리고 이 회로 (G2)의 출력과 경계 래치 (131)의 결과의 논리합을 OR회로 (G32)를 개입시켜 경계 래치 (131)에 피드백하여 경계 래치의 결과(도 2의 FF3. F4 및 도 4의 datalff[2])를 갱신한다. 그 때문에 어드레스 신호(AD)가 "2"시에는 출력 결과와 기대치 결과가 동일하지만 경계 래치의 결과가 이미 "1"이기 때문에 이후 경계 래치의 결과는 "1"인 채 보지된다.
다음에 패턴 발생 회로 (120)의 동작이 정지하면 BIST 제어 회로(110)으로부터 테스트 종료 신호가 나온다(도 4의 타이밍 t3). 다음에 테스트 결과의 회수 모드를 설정해(타이밍 t4) 데이터 시프트 실행 신호를 유효하게 하면(타이밍 t5) 경 계 래치 (131~133)내의 셀렉터 (SEL13; SEL14······)는 플립 플롭 (FF3; FF4······)을 시프트 레지스터로서 동작하도록 설정된다. 그리고 BIST 제어 회로(110)내의 카운터가 기동되어 카운터의 값 "sd_valid"가 갱신되어 간다. 또 경계 래치 (131~133)내의 플립 플롭 (FF3; FF4······)에 보지되고 있는 테스트 결과가 스캔 패스를 통해 시프트된다(도 4의 기간 T3).
이 때 BISR 회로내에 있어서는 비트 카운트·이너블 신호 "bitcount-en"가 유효 레벨에 어서트 되어 이것에 의해 멀티 페일 회로(152)와 시퀀셜 인코더(153)이 활성화된다. 멀티 페일 회로(152)에서는 경계 래치 (131~133)내의 플립 플롭 (FF3; FF4······)로부터 보내져 오는 비교 결과 데이터가 독출 데이터와 기대치와의 불일치를 나타내는 " 1]이 들어간 시점에서 출력 "rei"가 하이레벨로 변화된다(타이밍 t6 ; t7). 한편 시퀀셜 인코더(153)에서는 플립 플롭 (FF3; FF4······)의 시프트 동작과 동기하여 카운트 동작을 행하고 "rei"가 하이레벨로 변화된 시점에서 카운트업이 정지된다(타이밍 t6 ; t7).
도 4에는 RAM (101)의 IO비트수가 「16」으로 RAM (102)의 IO비트수가 「32」로 RAM (101)에서는 하위로부터 3비트째의 데이터가 기대치와 불일치가 되어 RAM (102)에서는 상위로부터 3비트째와 하위로부터 3비트째의 데이터가 기대치와 불일치의 경우의 타이밍이 나타나고 있다. RAM (101)측의 BISR 회로에서는 하위로부터 3비트째의 데이터의 불일치가 검출되어 "rei"가 하이레벨로 변화된 타이밍 t7에서는 시퀀셜 인코더(153)의 카운트값은 "1101]이고 이 값이 AND 게이트 (G50~G54)로 보수로 변환되어 "rai[0]"~"rai[3]"="0010"으로서 출력된다.
한편 RAM (102)측의 BISR 회로에서는 상위로부터 3비트째의 데이터의 불일치가 검출되어 "rei"가 하이레벨로 변화된 타이밍 t6으로 시퀀셜 인코더(153)의 카운트값은 "00010"이고 이 값이 AND 게이트 (G50~G54)로 보수로 변환되어 "rai[0]"~"rai[4]"="11101]로서 출력된다. 또 도 4의 경우 RAM (102)측의 BISR 회로에서는 2개의 비트에러가 검출되고 있기 때문에 2비트째의 에러가 검출된 타이밍 t8로 멀티 페일 회로(152)에서 2 비트 이상의 에러 비트가 있는 것을 나타내는 신호 "multi-fail"이 하이레벨로 변화된다.
이와 같이 메모리 용량이 다른 RAM (101) 및 RAM (102)와 같은 복수의 메모리에 대해서 동시에 테스트를 실시하고 또한 구제 정보도 생성하도록 함으로써 테스트 시간을 삭감하고 그것에 따라 제조 코스트 삭감 할 수가 있다.
일례로서 후술하는 바와 것 같은 예비 메모리가 1개 준비되어 있는 메모리에 대해서 나타내고 있지만 예비 메모리가 복수 라인의 경우에서도 다음 듈 포트와 같이 메모리의 출력 비트가 1 포토에 대해서 배수의 갯수를 가지고 있는 경우에서도 멀티 페일 회로(152)의 구성을 본 실시예의 구성으로부터 적절한 형태로 변경하는 것에 의해 구제 정보를 출력하는 것이 가능하다.
도 5에는 RAM에 설치된 구제 회로의 개략 구성이 나타나고 있다. 도 5에 나타나고 있는 것은 일례로서 32개의 메모리열C [0]~C[31]에 대해서 1개의 예비 메모리열 (RMC)가 준비되어 있는 경우의 구제 회로의 개략 구성이다. (SLT0~SLT31)은 인접하는 2개의 메모리열의 어느 한쪽의 독출 데이터를 대응하는 데이터 입출력 단자 (IO0~IO31)에 출력 시키기 위한 셀렉터로 이들의 셀렉터 (SLT0~SLT31)는 시퀀셜 인코더(153)로부터 출력되는 구제 정보 "rai[0]~"rai[4]를 디코드하는 디코더[DEC]의 출력에 의해 결함 비트를 포함한 메모리열을 날려 독출 데이터를 출력 하도록 제어된다.
구체적으로는 예를 들면 3번째의 메모리열(C[2])에 결함 비트가 포함되어 있다고 하면 셀렉터 (SLT0~SLT3)에 의해 예비 메모리열(RMC)과 메모리열C[0]~C[1]의 데이터가 데이터 입출력 단자 (IO0~IO2)에 출력되고 셀렉터 (SLT4~SLT31)에 의해 메모리열C[3]~C[31]의 데이터가 데이터 입출력 단자 (IO3~IO31)에 출력되도록 셀렉터 (SLT0~SLT31)이 제어된다. 도시하지 않지만 각 메모리열C[0]~C[31]에 대해서 데이터를 기입할 때에도 동일하게 하여 데이터 입출력 단자 (IO3~IO31)에 입력된 데이터를 결함 비트를 포함한 메모리열을 날려 공급하도록 제어되는 셀렉터가 설치된다.
도 7에는 BISR 회로(150)중 컬럼 어드레스 판정 회로(151)의 구체적인 구성예가 나타나고 있다. 컬럼 어드레스 판정 회로(151)는 RAM이 IO컬럼으로서 구성되고 있는 경우에 1개의 I0컬럼의 어느 메모리열에 결함 비트가 있는지를 판정하기 위한의 것으로 이 실시예에서는 1개의 I0컬럼이 2개의 메모리열로 구성되고 있는 경우의 컬럼 어드레스 판정 회로(151)의 구성이 나타나고 있다.
도 7에 나타나고 있는 바와 같이 이 실시예의 컬럼 어드레스 판정 회로(151)은 1조 셀렉터 (SEL61 ; SEL62)와 1조의 플립 플롭 (FF61 ; FF62)와 FF61의 출력과 FF62의 출력의 배타적 논리합을 취하는 엑스쿨루시브 OR게이트 (G61)와 상기 게이트 (G61)의 출력과 상기 멀티 페일 회로(152)의 출력 "multi-rail"의 논리합을 취 하여 구제의 필요/불필요를 나타내는 신호 "rei"를 생성하는 NOR 게이트 (G62)와 FF61의 출력과 FF62의 출력을 인코드 해 구제 어드레스의 최상위비트 "rai[max]를 생성하는 인코더 ENC 등에서 구성되고 있다.
셀렉터 (SEL61 ; SEL62)는 각각 패턴 발생 회로(110)로부터의 컬럼 어드레스의 최상위비트 "addrff[colmax]와 비교 회로(140)에 의한 비교 결과를 보지하는 플립 플롭 (FF20)의 출력 "rf"를 입력으로 하고 플립 플롭 (FF61)에는"adrff[colmax]가 "0"으로 "rf"가 "1"일때에 "1"이 세트되어 출력 "raicol0ff"로 되고 플립 플롭 (FF62)에는"adrff[colmax]"가 "1"로 "rf"가 "1"일때에 "1"이 세트되어 출력 "raicol1ff"가 "1"로 된다.
"raicolOtf"는 "O"일때에 "adrff[colmax]"가 "O"인 컬럼에 페일이 없는 것을 또"1"일때에 페일이 있는 것을 나타내는 신호로 "raicol1ff"는 "O" 때에"adrrr[colmax]가 "1"인 컬럼에 페일이 없는 것을 또 "1"일때에 페일이 있는 것을 나타내는 신호이다.
엑스쿨루시브 OR게이트 (G61)의 출력 "co1_jud"는 그것이 "0"일에 컬럼의 구제가 필요한 것을 또 "1" 때에 컬럼의 구제가 불필요한 것을 나타내고 있다. 한편 인코더 ENC의 출력 "rai[max]는 I0내의 어느 컬럼을 구제해야 하는가 나타내는 정보로 그것이 "0"때에는 컬럼 어드레스의 최상 비트가 "0"의 컬럼의 구제가 필요한 것을 또 "1" 때에는 컬럼 어드레스의 최상 비트가 "1"의 컬럼의 구제가 불필요한 것을 나타내고 있다.
도 6에는 IO컬럼 구성의 RAM에 설치되는 구제 회로의 개략 구성이 나타나고 있다. 도 6에는 일례로서 16개의 IO컬럼 IOC[0]~IOC[15]가 각각 2개의 메모리열에 의해 구성되고 16개의 IO컬럼에 대해서 1개의 예비 메모리열(RMC)이 준비되어 있는 경우의 구제 회로의 개략 구성이다. 또한 도 6에 있어서 각 메모리열의 상부에 나타나고 있는 "0"; "1"은 컬럼 어드레스의 최상위비트"adrff[colmax]"이다.
또 (SLT0~SLT15)는 인접하는 2개의 IO컬럼의 어느 한쪽의 독출 데이터를 대응하는 데이터 입출력 단자 (IO0~IO15)에 출력시키기 위한 셀렉터로 이들의 셀렉터 (SLT0~SLT15)는 시퀀셜 인코더(153)로부터 출력되는 구제 정보 "rai[0]"~"rai[3]와 컬럼 어드레스 판정 회로(151)의 인코더 ENC로부터의 출력"rai[maX]" (이 실시예에서는"rai[4]")를 디코드하는 디코더[DEC]의 출력에 의해 결함 비트를 포함한 메모리열을 날려 독출 데이터를 출력 하도록 제어된다.
이상 설명한 것처럼 상기 실시예에 있어서는 원하는 논리 기능을 가지는 논리 회로와 독출 기입 가능한 메모리 회로(내장 RAM (101)등)와 상기 메모리 회로내에 결함 비트가 포함되어 있는지 아닌지를 검사하는 테스트 회로(110,120)를 갖고 상기 논리 회로와 메모리 회로의 사이에는 신호를 래치함과 동시에 시프트 레지스터를 구성 가능한 복수의 플립 플롭 회로로 이루어지는 경계 래치 회로(131등)가 설치되고 있는 논리 집적회로에 있어서 테스트 회로에 의한 검사 실행시에 검사 결과를 상기 경계 래치 회로에 격납하고 상기 격납된 검사 결과에 근거해 상기 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하는 결함 구제 정보 생성 회로(150)를 구비하도록 했으므로 내장 메모리 회로의 테스트와 병행해 결함 비트의 구제를 위한 정보를 생성하여 칩 외부에 출력 혹은 칩 내부에서 메모리 회로의 구제까지 행할 수가 있다. 또한 경계 래치 회로에 테스트 회로의 검사 결과를 격납하고 격납된 검사 결과에 근거해 결함 구제 정보 생성 회로가 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하기 위해 회로 규모의 증대를 억제하면서 메모리 회로의 결함 비트의 구제를 위한 정보를 생성할 수가 있다.
또 상기 메모리 회로는 예비의 메모리군과 내부의 정규의 메모리군을 상기 예비의 메모리군에게 치환하기 위한 결함 구제 회로를 구비하고 상기 결함 구제 정보 생성 회로에 의해 생성된 정보가 상기 결함 구제 회로에 공급되어 메모리군의 치환이 행해지도록 구성했으므로 내장 메모리 회로의 테스트와 병행해 결함 비트의 구제를 실행할 수가 있다.
다음에 상기 실시 예의 BIST 회로를 내장하여 매우 적합한 논리집적회로의 일례로서의 시스템 LSI의 구성예를 도 8을 이용해 설명한다. 도 8에 있어서는 도 1이나 도 2에 나타나고 있는 BIST 제어 회로(110)나 테스트 패턴 발생 회로 (120) 브릿지 회로를 포함한 것이 1개의 블럭(100)으로서 나타나고 있다.
이 실시 예의 시스템 LSI(200)는 예를 들면 휴대형의 전자기기에 탑재되어 시스템 전체의 제어나 동화상의 데이터 처리 등을 행하는 것이다. 이 실시 예의 시스템 LSI는 프로그램을 실행하는 프로세서(210); 외부 접속되는 SDRAM (Synchronous DRAM) 등의 주기억에 대해서 데이터 액세스 제어를 실시하는 메모리인터페이스(220) 동화상 데이터의 인코드나 디코드에 필요한 연산 처리를 실시하는 코프로세서(230) 동화상의 신축이나 인코드 디코드에 필요한 데이터 처리등을 행하는 비디오 스켈러(240)를 갖춘다.
또 외부 접속되는 입출력 기기와의 데이터의 교환을 행하는 I0유니트(250) 프로세서(210)를 개재하지 않고 직접 주변 모듈·주기억간 등의 데이터 전송을 행하는 DMA (Direct Memory Access) 콘트롤러 (260) ;프로세서(210)에 대한 타이머 인터럽션 신호를 생성하거나 현재 시각의 계시를 행하거나 하는 타이머 회로(270)외부 디바이스와의 사이의 시리얼 통신을 행하는 시리얼 통신 인터페이스(280)를 구비한다.
또한 LSI(200) 내부의 동작에 필요한 클럭 신호φ0을 생성하는 클럭 생성 회로(290); 프로세서(210) 및 코프로세서(230)의 워크 영역으로서 이용되거나 시스템 LSI(200) 외부로부터의 데이터나 시스템 LSI(200)의 내부에서 생성된 데이터를 일시적으로 격납 하기 위해서 이용되는 RAM (101); RAM (102) 및 도시를 생략 하고 있는 RAM (103)등이 설치되고 있다.
도 10은 도 2에 나타나고 있는 TAP를 이용한 인터페이스 회로(180)의 구체적인 예를 나타낸다.
TAP는 IEEE1149. 1 규격으로 규정되고 있는 스캔 테스트나 BIST 회로를 위한 인터페이스 및 제어 회로이다. 이 TAP는 입력포트로부터의 테스트 데이터를 출력 포트로 시프트 할 경우에 사용하는 바이 패스 레지스터 (181) 회로에 특정의 신호를 전하는 경우에 사용하는 데이터 레지스터 (182); 칩 고유의 제조 식별 번호를 설정하기 위한 디바이스 ID레지스터 (183)을 구비한다. 또한 TAP는 데이터 레지스터의 선택이나 내부의 테스트 방법을 제어하는 경우에 사용하는 인스트럭션(instruction) 레지스터 (184) ; TAP 회로 전체를 제어하는 콘트롤러 (185)등을 구 비한다.
상기 데이터 레지스터 (182)는 옵션 취급의 레지스터이다. 또 인스트럭션(instruction) 레지스터 (184)로 설정되는 명령에는 4개의 필수 명령과 3개의 옵션 명령이 준비되어 있다. 콘트롤러 (185)에는 전용의 3개의 외부 단자로부터 테스트 모드를 지정하기 위한 테스트 모드 셀렉트 신호 (TMS); 테스트 클럭 (TCK) ; 리셋트 신호 (TRST)가 입력되고 있고 이들의 신호에 근거해 상기 레지스터 (181~184)나 셀렉터 회로 (186~188)에 대한 제어 신호를 형성한다.
또 TAP에는 테스트 데이터 (TDI)의 입력 단자와 테스트 결과 데이터 (TDO)의 출력 단자가 설치되고 있고 입력된 테스트 데이터 (TDI)는 상기 셀렉터 회로(186)을 개입시켜 각 레지스터 (181~ 184) 또는 내부의 스캔 패스 (Iscan;Bscan)에 공급된다. 또 레지스터 (181~184)의 내용 및 내부 회로로부터의 스캔 아웃 데이터는 셀렉터 회로 (187; 188)을 개입시켜 칩 외부에 출력된다. 또한 TAP에는 데이터 레지스터 (182)와 인스트럭션(instruction) 레지스터 (184)의 내용에 따라서 내부의 BIST 회로에 대한 신호가 형성되어 공급됨과 동시에 BIST 회로로부터 출력된 테스트 결과를 나타내는 신호 셀렉터 회로 (187; 188)을 개입시켜 칩 외부에 출력 가능하게 구성되고 있다.
또한 도 1O에 있어서 "lscan"는 내부 로직 회로를 구성하는 플립 플롭을 체인 형상으로 결합하여 스캔 패스(LSP)를 구성하고 외부의 테스터 등으로부터 테스트 데이터를 주어 내부 로직 회로와 진단을 행하기 위한 테스트 패스를 의미한다. 또 "Bscan"는 로직 회로와 RAM의 경계에 설치되고 있는 경계 래치내에 설치되고 있 는 플립 플롭을 체인 형상으로 결합해 스캔 패스(SP)를 구성해 외부의 테스터등으로부터 테스트 데이터를 주어 내부 로직 회로나 RAM의 진단을 행하기 위한 테스트 패스를 의미한다. BIST에 의해 테스트를 실시하고 또한 테스트 결과를 BIST를 개입시켜 칩 외부에 출력하는 LSI에서는 스캔 패스 "Iscan" "Bscan"를 사용한 테스트를 위한 기능은 사용하지 않아도 되다.
상기와 같은 구성을 가지는 TAP를 테스트 기능을 위한 인터페이스로서 가지는 LSI에서는 테스트 단자가 수핀(4~5 핀)으로 좋은 반도체 집적회로 장치를 실현하는 것이 가능해지기 위하여 LSI의 핀수를 적게하여 칩 사이즈의 저감을 도모할 수가 있다. 또 도 10에 나타나는 바와 같은 구성의 TAP는 표준화되고 있어 새롭게 설계할 필요가 없고 다른 LSI로 설계한 것을 사용할 수가 있기 때문에 개발 기간도 단축할 수가 있다.
또한 테스트단자가 적으면 함께 RAM의 결함 구제 회로 및 수복 회로를 내장하고 있기 때문에 웨이퍼 상태로 칩내의 RAM의 검사 및 구제나 논리 회로의 검사를 행하는 경우에 도 11에 나타나는 바와 같이 1개의 테스터(300)를 사용해 복수의 칩 (CP1 CP2. CP3 CP4······)의 전원 단자와 테스트 단자에 프로브를 맞힌다. 그리고 복수의 칩에 동시에 전원 전압을 공급하면서 병행해 테스트 동작을 실행시켜 또한 테스트 결과를 복수의 칩으로부터 병행해 회수하는 것이 용이해진다.
또 RAM의 테스트 패턴을 발생하는 BIST 회로(110)와 테스트 결과로부터 결함 구제 정보를 생성하여 구해진 결함 구제 정보에 근거해 RAM의 구제를 행하는 자기 수복 회로 구제 회로등을 내장하고 있기 때문에 RAM를 내장한 반도체 집적회로로서 도 메모리테스터를 사용하지 않고 로직 테스터만으로 테스트를 실행할 수가 있다.
도 12에는 본 발명과 관련되는 RAM 및 논리 회로 혼재의 논리 집적회로의 테스트 공정 및 조립 공정의 순서를 나타내는 플로차트가 나타나고 있다.
도에 나타나고 있는바와 같이 테스트는 웨이퍼 상태로 2회 조립후에 1회 합계 3 회 행해진다. 1회째의 웨이퍼 테스트(스텝 S1)에서는 내장되고 있는 상기 실시 예의 BIST 회로를 동작시켜 로직 회로 및 RAM의 테스트를 행하고 그 테스트 결과에 근거해 RAM의 구제를 행한다(스텝 S2). 로직 회로에도 구제용의 논리 게이트등이 설치되고 있는 경우에는 로직 회로의 구제도 행한다. 그리고 2 번째의 웨이퍼 테스트(스텝 S3)를 행해 웨이퍼로부터 각 칩을 자른 후 테스트 S3의 결과에 근거해 우량품과 불량품의 선별을 행한다 (스텝 S4). 그리고 우량품 칩을 패키지에 조립한 후(스텝 S5) 제품 테스트를 행한다 (스텝 S6). 이 제품 테스트도 내장의 BIST 회로를 이용해 행할 수가 있다.
또한 스텝 S1와 스텝 S2는 RAM의 구제가 레이저 휴즈등으로 행해지는 경우에는 구제 정보를 회수하고 나서 회수된 정보에 근거해 휴즈의 절단을 실시하기 때문에 장치로 휴즈를 절단하기 위해서 명확하게 구분된다. 한편 CMOS 휴즈등으로 RAM의 구제를 하는 경우에는 구제 정보를 불휘발성 메모리 등에 격납하고 격납된 정보에 근거해 CM0S의 스윗치를 제어함으로써 구제를 실시할 수가 있기 때문에 스텝 S1와 S2를 단번에 실시할 수가 있어 테스트 시간의 삭감을 할 수 있어 휴즈의 절단을 실시하기 때문에 장치도 불필요하고 스텝 S1와 S2를 동일한 장치로 실시하는 것이 가능하고 테스트 코스트를 삭감할 수 있다.
이상 본 발명자에 의해 된 발명을 실시예에 근거해 구체적으로 설명했지만 본 발명은 상기 실시예로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한것은 말할 필요도 없다. 예를 들면 상기 실시예에서는 내장 RAM의 IO비트수가 32 비트와 16 비트의 경우를 설명했지만 8 비트나 64 비트 혹은 2의 제곱이 아닌 경우 등에도 적용할 수가 있다. 또 예비 메모리가 복수 라인의 경우에서도 듈 포트 RAM의 경우에서도 적용할 수가 있다. 또 실시예에 있어서는 RAM 및 BIST 회로와 함께 TAP 회로가 동일 칩상에 설치되고 있다고 설명했지만 TAP 회로가 다른 칩에 설치되고 있는 경우 및 존재하지 않는 경우에도 적용할 수가 있다.
또한 상기 실시예에서는 결함을 포함한 메모리열을 예비의 메모리열과 치환하는 용장 회로로서 메모리어레이와 데이터 입출력 단자의 사이에 인접하는 메모리열의 한쪽의 데이터선과 선택적으로 접속하는 셀렉터를 설치해 결함을 포함한 메모리열을 날려 선택하는 슬라이드 방식의 용장 회로를 나타냈지만 본 발명은 레이저등에 의해 프로그램 가능한 휴즈를 이용해 결함 어드레스를 기억하는 어드레스 설정 회로를 가지는 용장 회로 방식을 이용하고 있는 경우에도 적용하는 것이 가능하다.
이상의 설명에서는 주로 본 발명자에 의해 된 발명을 그 배경이 된 이용 분야인 RAM과 CPU등의 논리 회로가 탑재된 시스템 LSI에 적용한 경우를 설명했지만 본 발명은 RAM 이외의 독출 기입 가능한 메모리 회로 예를 들면 재기입 가능한 불휘발성 메모리 회로를 내장한 LSI에 적용할 수가 있다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.
즉 본 발명에 따르면 내장 RAM의 테스트와 병행해 결함 비트의 구제를 위한 정보를 생성해 칩 외부에 출력 혹은 칩 내부에서 RAM의 구제까지 행하는 것이 가능함과 동시에 회로 규모의 증대를 억제하면서 내장 RAM의 결함 비트의 구제를 위한 정보를 생성하는 것이 가능한 테스트 회로를 탑재한 논리 집적회로를 실현할 수가 있다.
Claims (26)
- 논리 기능을 가지는 논리 회로와 독출 기입 가능한 메모리 회로와 상기 메모리 회로내에 결함 비트가 포함되어 있는지 아닌지를 검사하는 테스트 회로와 상기 논리 회로와 메모리 회로의 사이에 신호를 래치함과 동시에 시프트 레지스터를 구성 가능한 복수의 플립플롭 회로로 이루어지는 경계 래치 회로와 결함 구제 정보 생성 회로가 설치되어 있는 반도체집적회로로서,검사 실행시에 있어서 상기 테스트 회로가 검사 결과를 상기 경계 래치 회로로부터 회수하면서 상기 결함 구제 정보 생성 회로가 상기 검사 결과에 근거해 상기 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하는 것을 특징으로 하는 반도체집적회로.
- 청구항 1에 있어서,상기 메모리 회로는 정규의 메모리군 및 예비의 메모리군과 결함을 포함하는 상기 정규의 메모리군의 일부를 상기 예비의 메모리군에게 치환하기 위한 결함 구제 회로를 구비하고,상기 결함 구제 정보 생성 회로에 의해 생성된 정보가 상기 결함 구제 회로에 공급되어 결함을 포함한 상기 정규의 메모리군의 치환이 행해지도록 되어 있는 것을 특징으로 하는 반도체집적회로.
- 청구항 2에 있어서,상기 예비의 메모리군은 상기 메모리 회로내의 컬럼 방향을 따라 배치된 메모리열인 것을 특징으로 하는 반도체집적회로.
- 청구항 1, 2, 3중 어느 한항에 있어서,상기 테스트 회로는 상기 메모리 회로를 검사하기 위한 테스트 패턴을 발생하는 테스트 패턴 발생 회로를 구비하고,상기 테스트 패턴 발생 회로에 의해 발생된 테스트 패턴에 의해 상기 메모리 회로의 검사 결과가 상기 경계 래치 회로에 격납되는 것을 특징으로 하는 반도체집적회로.
- 논리 기능을 가지는 논리 회로와 독출 비트수가 다른 독출 기입 가능한 복수의 메모리 회로와 상기 메모리 회로내에 결함 비트가 포함되어 있는지 아닌지를 검사하는 테스트 회로와 상기 논리 회로와 상기 복수의 메모리 회로의 사이에 신호를 래치함과 동시에 시프트 레지스터를 구성 가능한 복수의 플립플롭 회로로 이루어지는 복수의 경계 래치 회로와 복수의 결함 구제 정보 생성 회로가 설치되고 있는 반도체집적회로로서,검사 실행시에 있어서 상기 테스트 회로가 검사 결과를 상기 경계 래치 회로로부터 회수하면서 상기 복수의 결함 구제 정보 생성 회로가 상기 검사 결과에 근거해 대응하는 상기 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하 는 것을 특징으로 하는 반도체집적회로.
- 청구항 5에 있어서,상기 복수의 메모리 회로의 상기 복수의 경계 래치 회로는 시프트 스캔 패스를 구성 가능하게 접속되고 있는 것을 특징으로 하는 반도체집적회로.
- 청구항 5 또는 6에 있어서,상기 복수의 메모리 회로는 정규의 메모리군 및 예비의 메모리군과 결함을 포함한 상기 정규의 메모리군의 일부를 상기 예비의 메모리군에게 치환하기 위한 결함 구제 회로를 각각 구비하고,상기 결함 구제 정보 생성 회로에 의해 생성된 정보가 상기 결함 구제 회로에 공급되어 결함을 포함한 상기 정규의 메모리군의 치환이 행해지도록 되어 것을 특징으로 하는 반도체집적회로.
- 청구항 7에 있어서,상기 예비의 메모리군은 상기 메모리 회로내의 컬럼 방향을 따라 배치된 메모리열인 것을 특징으로 하는 반도체집적회로.
- 청구항 5, 6, 7, 8 중 어느 한항에 있어서,상기 테스트 회로는 상기 복수의 메모리 회로를 검사하기 위한 테스트 패턴 을 발생하는 공통의 테스트 패턴 발생 회로를 구비하고,상기 테스트 패턴 발생 회로에 의해 발생된 테스트 패턴에 의해 상기 메모리 회로의 검사 결과가 상기 경계 래치 회로에 격납되는 것을 특징으로 하는 반도체집적회로.
- 청구항 8에 있어서,상기 결함 구제 회로는 상기 메모리 회로내의 메모리어레이와 데이터 입출력 단자의 사이에 설치되고 인접하는 메모리열의 어느 한쪽의 데이터선과 상기 데이터 입출력 단자중 대응하는 데이터 입출력 단자를 선택적으로 접속하는 복수의 셀렉터를 구비하고 결함을 포함한 메모리열을 날려 데이터선을 선택하도록 상기 복수의 셀렉터가 제어되는 것을 특징으로 하는 반도체집적회로.
- 논리 기능을 가지는 논리 회로와 독출 기입 가능한 메모리 회로와 상기 논리 회로에 테스트 데이터를 공급해 테스트 결과를 꺼내는 제 1 스캔 패스와 상기 메모리 회로에 테스트데이터를 공급해 테스트 결과를 꺼내는 제 2 스캔 패스를 구비한 반도체 집적회로로서,상기 제 1 스캔 패스 및 상기 제 2 스캔 패스의 도중에는 각각 복수의 플립플롭 회로가 설치되어 상기 논리 회로의 테스트 결과를 격납하는 상기 제 1 스캔 패스상의 플립플롭 회로와 상기 메모리 회로의 테스트 결과를 격납하는 상기 제 2 스캔 패스상의 플립플롭 회로가 공용되고 있는 것을 특징으로 하는 반도체 집적회 로.
- 청구항 11에 있어서,상기 제 1 스캔 패스 및 상기 제 2 스캔 패스의 도중에는 각각 신호의 패스를 바꾸는 셀렉터 회로가 설치되고,상기 셀렉터 회로는 테스트 동작이 아닌 통상의 동작 시는 유의(有意)한 신호가 상기 테스트 결과를 격납하는 플립플롭 회로를 통과하지 않게 패스를 바꾸는 것을 특징으로 하는 반도체집적회로.
- 청구항 11 또는 12에 있어서,상기 메모리 회로의 테스트 결과에 근거해 상기 메모리 회로의 결함을 구제하기 위한 결함 구제 정보를 생성하는 결함 구제 정보 생성 회로를 갖추고 있는 것을 특징으로 하는 반도체집적회로.
- 청구항 13에 있어서,상기 메모리 회로의 테스트 결과를 회수하는 동작과 상기 결함 구제 정보 생성 회로가 상기 테스트 결과에 근거해 결함 구제 정보를 생성하는 동작이 겹치는 기간을 가지는 것을 특징으로 하는 반도체집적회로.
- 청구항 11, 12, 13, 14중 어느 한항에 있어서,상기 메모리 회로를 검사하기 위한 테스트 패턴을 발생하는 테스트 패턴 발생 회로를 갖추는 것을 특징으로 하는 반도체집적회로.
- 청구항 13에 있어서,복수의 메모리 회로와 상기 복수의 메모리 회로의 각각 대응해 설치된 결함 구제 정보 생성 회로와 상기 결함 구제 정보 생성 회로에 의해 생성된 결함 구제 정보에 근거해 대응하는 메모리 회로내의 결함을 구제하는 구제 회로를 구비하고,상기 복수의 메모리 회로의 각각 대응한 결함 구제 정보 생성 회로에 있어서의 결함 구제 정보의 생성 동작 및 구제 회로에 있어서의 결함 구제 동작이 상기 복수의 메모리 회로 각각으로 겹치는 기간을 가지도록 실행되는 것을 특징으로 하는 반도체집적회로.
- 청구항 16에 있어서,상기 복수의 메모리 회로를 검사하기 위한 테스트 패턴을 발생하는 공통의 테스트 패턴 발생 회로를 구비하는 것을 특징으로 하는 반도체집적회로.
- 청구항 11, 12, 13, 14, 15, 16, 17중 어느 한항에 있어서,상기 논리 회로를 검사하기 위한 테스트 패턴을 상기 제 1 스캔 패스를 개입시켜 상기 논리 회로에 공급하고 테스트 결과를 상기 제 1 스캔 패스를 개입시켜 회수하는 로직 테스트 회로를 구비하는 것을 특징으로 하는 반도체집적회로.
- 청구항 11, 12, 13, 14, 15, 16, 17중 어느 한항에 있어서,외부로부터 입력된 테스트 패턴이 상기 제 1 스캔 패스를 개입시켜 상기 논리 회로에 공급되어 테스트결과가 상기 제 1 스캔 패스를 개입시켜 외부에 출력되도록 구성되고 있는 것을 특징으로 하는 반도체집적회로.
- 논리 기능을 가지는 논리 회로와 독출 기입 가능한 메모리 회로와 상기 논리 회로에 테스트 데이터를 공급해 테스트 결과를 꺼내는 제 1 스캔 패스와 상기 메모리 회로에 테스트 데이터를 공급해 테스트 결과를 꺼내는 제 2 스캔 패스를 구비한 반도체 집적회로로서 상기 제 1 스캔 패스 및 상기 제 2 스캔 패스의 도중에는 각각 복수의 플립플롭 회로가 설치되어 상기 논리 회로의 테스트 결과를 격납하는 상기 제 1 스캔 패스상의 플립플롭 회로와 상기 메모리 회로의 테스트 결과를 격납 하는 상기 제 2 스캔 패스상의 플립플롭 회로가 공용되고 있는 반도체 집적회로를 복수개 웨이퍼상에 형성하는 제 1 공정과 상기 제 1 공정후에 상기 반도체 집적회로내의 회로를 검사하는 검사공정과 상기 검사공정후에 검사 결과에 근거해 웨이퍼상의 반도체 집적회로 칩을 선별하는 제 2 공정과 상기 제 2 공정후에 선별된 반도체 집적회로 칩을 패키지에 조립하는 제 3 공정을 구비하는 것을 특징으로 하는 반도체집적회로의 제조 방법.
- 청구항 20에 있어서,상기 검사공정에 있어서 상기 웨이퍼상의 복수의 반도체 집적회로의 상기 제1 및 제 2 스캔 패스 각각을 이용하여 병행하여 검사를 실행하고 각각 검사 결과를 상기 복수의 반도체 집적회로로부터 병행하여 회수하는 것을 특징으로 하는 반도체집적회로의 제조 방법.
- 논리 기능을 가지는 논리 회로와 독출 기입 가능한 메모리 회로와 상기 논리 회로에 테스트 데이터를 공급해 테스트 결과를 꺼내는 제 1 스캔 패스와 상기 메모리 회로에 테스트 데이터를 공급해 테스트 결과를 꺼내는 제 2 스캔 패스를 구비한 반도체집적회로로서 상기 제 1 스캔 패스 및 상기 제 2 스캔 패스의 도중에는 각각 복수의 플립플롭 회로가 설치되고 상기 논리 회로의 테스트 결과를 격납하는 상기 제 1 스캔 패스상의 플립플롭 회로와 상기 메모리 회로의 테스트 결과를 격납하는 상기 제 2 스캔 패스상의 플립플롭 회로가 공용되고 있는 반도체 집적회로를 복수개 웨이퍼상에 형성하는 제 1 공정과 상기 제 1 공정후에 상기 반도체 집적회로내의 회로를 검사하는 제 1의 검사공정과 상기 제 1의 검사공정후에 검사 결과에 근거해 반도체집적회로 칩내의 메모리 회로의 결함을 구제하는 구제 공정과 상기 구제 공정후에 상기 반도체 집적회로내의 회로를 검사하는 제 2의 검사공정과 상기 제 2의 검사공정후에 검사 결과에 근거해 웨이퍼상의 반도체 집적회로 칩을 선별 하는 선별 공정과 상기 선별 공정후에 선별된 반도체 집적회로 칩을 패키지에 조립하는 조립 공정과 상기 조립 공정의 나중에 조립 후의 제품을 검사하는 제３ 검사공정을 갖추는 것을 특징으로 하는 반도체집적회로의 제조 방법.
- 청구항 22에 있어서,상기 웨이퍼상의 복수의 반도체 집적회로는 각각 테스트 패턴을 발생하는 패턴 발생 회로와 테스트 결과와 기대치를 비교하는 비교 회로를 가지는 테스트 회로를 구비하고 상기 제 1의 검사공정과 제 2의 검사공정과 제３ 검사공정에 있어서 각각 상기 테스트 회로에 의한 테스트 동작을 실행하는 것을 특징으로 하는 반도체집적회로의 제조 방법.
- 복수의 메모리 회로와 상기 복수의 메모리 회로의 각각 대응해 겹결함 구제 정보 생성 회로와 상기 결함 구제 정보 생성 회로에 의해 생성된 결함 구제 정보에 근거해 대응하는 메모리 회로내의 결함을 구제하는 구제 회로를 구비하고 상기 복수의 메모리 회로의 각각 대응한 결함 구제 정보 생성 회로에 있어서의 결함 구제 정보의 생성 동작 및 구제 회로에 있어서의 결함 구제 동작이 상기 복수의 메모리 회로 각각으로 겹치는 기간을 가지도록 실행되는 반도체집적회로를 복수개 웨이퍼상에 형성하는 제 1 공정과 상기 제 1 공정후에 상기 반도체 집적회로내의 회로를 검사하는 검사공정과 상기 검사공정후에 검사 결과에 근거해 웨이퍼상의 반도체 집적회로 칩을 선별하는 선별 공정과 상기 선별 공정후에 선별된 반도체 집적회로 칩을 패키지에 조립하는 조립공정을 구비하는 반도체집적회로의 제조 방법으로서,상기 검사공정에 있어서 상기 웨이퍼상의 복수의 반도체집적회로의 각각으로 메모리 회로의 테스트 동작과 결함 구제 정보 생성 동작이 겹치는 기간을 갖고 상 기 웨이퍼상의 복수의 반도체집적회로간이라도 메모리 회로의 테스트 동작 및 결함 구제 정보 생성 동작이 겹치는 기간을 가지는 반도체집적회로의 제조 방법.
- 청구항 24에 있어서,상기 검사공정에 있어서 테스터에 의해 상기 웨이퍼상의 복수의 반도체 집적회로에 동시에 전원 전압을 공급하여 상기 웨이퍼상의 복수의 반도체집적회로로 병행해 검사를 실행시켜 각각의 검사 결과를 상기 테스터에 의해 상기 복수의 반도체집적회로로부터 병행하여 회수하는 것을 특징으로 하는 반도체집적회로의 제조 방법.
- 청구항 25에 있어서,상기 테스터는 로직 테스터인 것을 특징으로 하는 반도체집적회로의 제조 방법.
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