KR102585790B1 - 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ - Google Patents

논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ Download PDF

Info

Publication number
KR102585790B1
KR102585790B1 KR1020210135493A KR20210135493A KR102585790B1 KR 102585790 B1 KR102585790 B1 KR 102585790B1 KR 1020210135493 A KR1020210135493 A KR 1020210135493A KR 20210135493 A KR20210135493 A KR 20210135493A KR 102585790 B1 KR102585790 B1 KR 102585790B1
Authority
KR
South Korea
Prior art keywords
switch
channels
dut
test
test method
Prior art date
Application number
KR1020210135493A
Other languages
English (en)
Other versions
KR20230052434A (ko
Inventor
박재기
안치우
Original Assignee
테크위드유 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테크위드유 주식회사 filed Critical 테크위드유 주식회사
Priority to KR1020210135493A priority Critical patent/KR102585790B1/ko
Priority to PCT/KR2022/013125 priority patent/WO2023063576A1/ko
Publication of KR20230052434A publication Critical patent/KR20230052434A/ko
Application granted granted Critical
Publication of KR102585790B1 publication Critical patent/KR102585790B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G01R31/318561—Identification of the subpart
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 각각 DUT(device under test)와 연결되는 복수의 채널(channel)들과, 각각 상기 복수의 채널들을 포함하는 복수의 코어(core)들을 포함하는 하나 이상의 스위치 IC에서 수행되는 테스트 방법으로, 상기 테스트 방법은: 함께 테스트되는 상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)으로 할당하는 단계와, 상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하는 단계를 포함한다.

Description

논리적 식별자를 이용하는 테스트 방법 및 스위치 ＩＣ{TEST METHOD AND SWITCH IC USING LOGICAL IDENTIFICATION}
본 발명은 반도체의 양산성을 향상시킬 수 있는 테스트 방법 및 스위치 IC와 관련되며, 보다 자세하게는 논리적 식별자를 이용하여 반도체의 양산성을 향상시킬 수 있는 테스트 방법 및 스위치 IC와 관련된다.
반도체 소자의 생산에 있어서 양산성은 매우 중요한 요소이며, 이 중 테스트 비용은 큰 부분을 차지한다. 반도체 소자의 집적도가 상승하면서 한 장의 웨이퍼를 테스트하는데 걸리는 시간은 증가하며, 테스트 시간의 증가는 테스트 비용의 증가를 수반한다.
따라서, 테스트 시간을 감소시키는 것이 요청되며, 이를 위해 테스트 장비는 동시에 다수의 반도체 소자를 측정함으로써 개당 테스트 시간의 감소를 얻고자 한다. 반도체 소자를 테스트하는 측에서는 최대한 측정용 채널이 많은 장비를 필요로 하나 채널이 많을수록 장비의 가격은 증가한다.
반도체 소자의 집적도 향상 속도가 빨라 적절한 테스트 시간을 만족시키기 위해 필요로 하는 채널 수는 빠른 속도로 증가하고 있다. 이러한 추세는 테스트 장비의 잦은 교체를 요구한다. 장비를 교체하는 것 또한 테스트 비용의 일부이기 때문에, 테스트 비용을 낮추는 다른 해결 방안이 필요하다. 이를 위해 장비와 웨이퍼 사이에 프로브 카드를 추가하여 측정에 필요한 채널 수를 확보한다.
프로브 카드는 다수의 아날로그 다중화기(analog mux)를 포함하며, 다중화기들이 테스트 장비의 측정 채널에 연결된다. 측정 시에는 테스트하고자 하는 소자와 아날로그 다중화기가 연결되어 해당 소자를 테스트한다.
프로브 카드에 사용되는 아날로그 다중화기들은 크게 전원용(PMIC)과 신호용(switch IC)으로 나뉘며, 다중화기들은 집적도 높은 웨이퍼에 위치하는 DUT(device under test)들과 자동 테스트 장치(ATE, automatic test equipment)를 연결하는 기능을 수행하므로 카드 한 장당 필요로 하는 개수가 많다. 보통 한 개의 IC는 각각 채널이라고 통칭하는 복수의 다중화기들을 포함한다. 일반적으로 프로브 카드 하나에는 수천 개 이상 혹은 그 이하의 채널이 존재할 수 있다.
다수의 IC들은 명령이 전송되는 선로를 공유하므로 각 IC들의 각 채널들 각각을 원하는 형태로 제어하기 위해서는 제어되는 대상의 수 만큼의 명령을 전송해야 할 필요가 있다.
명령을 전송하여 제어하고자 하는 대상을 지정하도록 각 IC들은 고유의 ID를 가진다. 각 IC들은 물리적 핀으로 연결되어 ID가 지정되거나, 비휘발성 메모리에 기입하여 각 IC 시동(boot)시마다 자신의 ID를 획득한다. 또한 IC들의 각 채널에도 번호를 부여하여 명령이 ID를 통해 제어의 대상을 지정 가능하게 만든다.
그러나, 상술한 바와 같이 수많은 IC 들을 목적하는 바와 같이 동작시키기 위하여 각 대상 별로 명령을 전송하여야 하므로 제어 대상인 IC별로 명령을 전송하는데에 장시간이 소모되어 반도체 소자의 스루풋(throughput) 향상에 난점이 되고 있다.
본 발명은 상술한 종래 기술의 난점을 해소하기 위한 것으로, 반도체 소자의 스루풋을 향상시키기 위한 명령 전송 방법 및 IC를 제공하는 것이다.
본 발명은 각각 DUT(device under test)와 연결되는 복수의 채널(channel)들과, 각각 상기 복수의 채널들을 포함하는 복수의 코어(core)들을 포함하는 하나 이상의 스위치 IC에서 수행되는 테스트 방법으로, 상기 테스트 방법은: 함께 테스트되는 상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)으로 할당하는 단계와, 상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하는 단계를 포함한다.
본 발명의 어느 한 모습에 의하면, 상기 복수의 채널 중 적어도 일부는 전원 DUT와 연결된 PMIC(power management IC)이고, 상기 복수의 채널 중 적어도 일부는 신호관련 DUT와 연결된 스위치 IC(switch IC)이다.
본 발명의 어느 한 모습에 의하면, 상기 채널은 상기 DUT와 연결된 아날로그 다중화기(analog MUX)이다.
본 발명의 어느 한 모습에 의하면, 상기 테스트 방법은, 상기 논리 식별자로 할당하는 단계 이전에 상기 하나 이상의 스위치 IC 각각에 식별자(ID)가 할당되는 단계를 더 수행한다.
본 발명의 어느 한 모습에 의하면, 동일한 상기 스위치 IC 내의 동일한 상기 코어 내의 하나 이상의 상기 채널, 동일한 상기 스위치 IC 내의 하나 이상의 서로 다른 상기 코어 내의 하나 이상의 상기 채널 및 서로 다른 하나 이상의 상기 스위치 IC 내의 상기 코어 내 하나 이상의 상기 채널들 중 적어도 어느 하나 이상이 동일한 상기 논리 식별자로 할당된다.
본 발명은 스위치 IC로, 상기 스위치 IC는: 복수의 DUT와 각각 연결된 복수의 채널들; 각각 상기 복수의 채널들을 포함하는 복수의 코어들; 제공된 명령을 디코딩하고, 디코딩된 명령에 따라 상기 채널들을 제어하는 명령 디코더를 포함하며, 상기 스위치 IC는 테스트 제어 방법을 수행하고, 상기 테스트 제어 방법은: 상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)으로 할당된 명령을 수신하여 디코딩하는 단계와, 상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하여 활성을 제어하는 단계를 포함한다.
본 발명의 어느 한 모습에 의하면, 상기 복수의 채널 중 적어도 일부는 전원 DUT와 연결된 PMIC(power management IC)이고, 상기 복수의 채널 중 적어도 일부는 신호관련 DUT와 연결된다.
본 발명의 어느 한 모습에 의하면, 상기 채널은 상기 DUT와 연결된 아날로그 다중화기(analog MUX)이다.
본 발명의 어느 한 모습에 의하면, 동일한 상기 스위치 IC 내의 동일한 상기 코어 내의 하나 이상의 상기 채널, 동일한 상기 스위치 IC 내의 하나 이상의 서로 다른 상기 코어 내의 하나 이상의 상기 채널 및 서로 다른 하나 이상의 상기 스위치 IC 내의 상기 코어 내 하나 이상의 상기 채널들 중 적어도 어느 하나 이상이 동일한 상기 논리 식별자로 할당된다.
본 발명의 어느 한 모습에 의하면, 상기 스위치 IC는, 상기 명령 디코더가 디코딩한 명령에 따라 상기 코어 내의 채널을 제어하는 채널 제어부를 더 포함한다.
본 발명의 어느 한 모습에 의하면, 상기 디코딩하는 단계는 상기 명령 디코더가 수행하고, 상기 활성을 제어하는 단계는, 상기 디코딩된 명령에 따라 상기 채널 제어부가 수행한다.
본 발명에 의하면 테스트를 수행하기 위하여 전송되는 명령의 개수를 감소시킬 수 있다. 따라서, 테스트를 수행하기 위하여 필요한 시간을 감소시킬 수 있으며, 이로부터 반도체의 생산성을 향상시킬 수 있다는 장점이 제공된다.
도 1은 본 발명에 의한 테스트 방법의 개요를 도시한 도면이다.
도 2는 본 발명에 의한 스위치 IC(100)을 포함하는 프로브 카드(10)를 개요적으로 도시한 블록도이다.
도 3은 종래 기술에 의한 테스트 방법의 개요를 설명하는 도면이다.
도 4는 본 발명의 테스트 방법으로 테스트를 수행하는 과정을 설명하기 위한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명을 상세히 설명한다. 도 1은 본 발명에 의한 테스트 방법의 개요를 도시한 도면이다. 도 1을 참조하면, 테스트 방법은 각각 DUT(device under test)와 연결되는 복수의 채널(channel)들과, 각각 상기 복수의 채널들을 포함하는 복수의 코어(core)들을 포함하는 하나 이상의 스위치 IC에서 수행되며, 함께 테스트되는 상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)로 할당하는 단계(S200)와, 상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하는 단계(S300)를 포함한다. 일 실시예로, 본 발명은 상기 논리 식별자로 할당하는 단계(S200) 이전에 상기 하나 이상의 스위치 IC 각각에 식별자(ID)를 할당하는 단계(S100)를 더 수행할 수 있다. 일 실시예로, 상기 논리 식별자로 할당하는 단계는 상황에 따라 여러 번 수행이 가능하다.
도 2는 본 발명에 의한 스위치 IC(100)을 포함하는 프로브 카드(10)를 개요적으로 도시한 블록도이다. 도 2를 참조하면, 본 발명에 의한 스위치 IC(100)는 복수의 DUT와 각각 연결된 복수의 채널들(CH)과, 각각 상기 복수의 채널들을 포함하는 복수의 코어들(CORE)과, 제공된 명령을 디코딩하고, 디코딩된 명령에 따라 상기 채널들을 제어하는 명령 디코더(110)를 포함하며, 상기 스위치 IC(100)는 테스트 방법을 수행하고, 상기 테스트 방법은: 상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)로 할당된 명령을 수신하여 디코딩하는 단계와, 상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하여 활성을 제어하는 단계를 포함한다.
일 실시예로, 스위치 IC(100)는 명령 디코더(110)가 디코딩한 명령에 따라 코어 내의 채널의 활성을 제어하는 채널 제어부(120)를 더 포함할 수 있다.
프로브 카드(10)는 자동 테스트 장치(ATE, Automatic Test Equipment)와 연결되어 동작한다. 자동 테스트 장치(ATE)는 DUT와 전기적으로 연결되고, DUT로부터 신호를 받아 불량 여부를 파악하는 장치이다.
제어부(200)는 자동 테스트 장치(ATE)의 신호를 제공받고 목적하는 DUT를 검사할 수 있도록 자동 테스트 장치(ATE)가 제공한 신호에 상응하는 디지털 제어 명령(CMD)을 형성한다. 코어(CORE)의 각 채널과 DUT가 연결된 매핑 관계에 대한 정보는 자동 테스트 장치(ATE)에 전달되지 않는다. 따라서 제어부(200)는 자동 테스트 장치(ATE)가 제공한 검사 명령을 변환하고 적절한 테스트 대상 소자(DUT)가 테스트 될 수 있도록 디지털 제어 명령(CMD)을 형성한다.
자동 테스트 장치(ATE)의 명령 프로토콜(command protocol)은 일반적으로 프로브 카드(10)에서 사용되는 프로토콜과 상이하다. 따라서, 제어부(200)는 자동 테스트 장치(ATE)의 프로토토콜에 따라 자동 테스트 장치(ATE)가 제공한 검사 명령을 해석하고, 프로브 카드(10)에서 사용되는 명령 프로토콜에 따라 제어 명령(CMD)을 형성하여 스위치 IC(100)에 출력한다. 이러한 과정은 모두 디지털 영역에서 수행된다.
제어부(200)는 자동 테스트 장치(ATE)가 고유의 프로토콜로 제공한 검사 명령을 제공받고 이에 상응하는 제어 명령(CMD)을 형성하고, 스위치 IC(100)에 제공하여 스위치 IC(100)를 제어한다. 일 실시예로, 제어부(200)가 제공하는 제어 명령(CMD)는 8 비트의 선로를 통하여 스위치 IC(100)에 제공될 수 있다. 일 예로, 제어부(200)는 FPGA(Field Programmable Gate Array)로 구현될 수 있다.
각 스위치 IC(100)는 명령 디코더(110)와 코어/채널 제어부(120)를 포함할 수 있다. 도시된 예에서 각 스위치 IC(100) 들은 0, 1, 2, 3 등의 식별자(ID)가 제공(S100)될 수 있으며, 식별자(ID)는 물리적 연결을 통하여 제공되거나, 스위치 IC(100) 시동(boot)시 비휘발성 메모리 기입된 식별자를 판독하여 획득될 수 있다.
명령 디코더(110)는 제어부(200)가 제공한 디지털 제어 명령(CMD)를 제공받고 이를 디코딩하여 목적하는 코어(CORE)내의 채널(CH)이 활성화되도록 제어한다. 또한, 코어/채널 제어부(120)는 명령 디코더(110)가 디코딩한 명령에 따라 코어와 코어 내의 채널의 활성을 제어한다.
일 실시예에서, 코어(CORE)내의 각 채널(CH)은 아날로그 멀티플렉서를 포함한다. 채널(CH)은 복수 개의 채널을 통하여 복수 개의 테스트 대상 소자(DUT)와 연결된다. 각각의 채널들은 명령 디코더(110)가 디코딩한 명령에 의하여 제어되어 구동이 제어된다. 따라서, 채널(CH)를 통하여 복수 개의 테스트 대상 소자(DUT)를 검사할 수 있다.
또한, 채널(CH)은 테스트 대상 소자(DUT)에 자동 테스트 장치(ATE)가 제공하는 아날로그 신호(Analog signal)를 제공하여 검사를 수행하는 아날로그 회로를 포함하며, 아날로그 회로는 일 실시예로, LDO(Low Dropout) 레귤레이터, 직류-직류 변환기 및 아날로그 디지털 변환기 중 어느 하나 이상을 포함할 수 있다.
일 실시예로, 아날로그 검사 회로(300)를 통하여 DUT에 제공되는 아날로그 신호는 DUT의 특성을 측정하는데 사용된다. 일 예로, DUT의 소모 전류량을 측정하는 경우에, 자동 테스트 장치(ATE)는 아날로그 신호로 제공되는 전류의 크기를 측정한다.
다른 예로, DUT의 전원 접압을 미세조절하면서 DUT이 올바른 동작을 하는지 테스트할 때, 자동 테스트 장치(ATE)는 자동 테스트 장치(ATE)의 전원에 연결된 아날로그 신호 선로의 전압을 조절하여 제공하며, DUT의 동작을 검출한다.
또 다른 예로, DUT의 입출력에서의 누설 전류를 측정할 때, 자동 테스트 장치(ATE)는 DUT의 입출력 핀(pin)에 연결된 아날로그 신호선으로 누설되는 전류를 측정한다.
또한, 전송해야 하는 명령의 수를 줄이기 위해 전원용 IC와 신호용 스위치 IC들은 다양한 명령을 제공하여 적은 수의 명령으로 다수의 채널들을 제어할 수 있도록 지원하고 있다.
이하에서는 도 3을 참조하여 종래 기술에 의한 테스트 방법의 개요를 설명한다. 이는 순전히 도 4를 참조하여 설명되는 본 발명과의 대비를 통하여 본 발명에 대한 이해를 향상시키기 위한 것이다. 또한 도 3을 참조하여 설명되는 방법은 종래 기술로 설명되나, 이는 본 출원인이 창작하였으나 공개하지 않은 것으로, 통상의 기술자가 용이하게 발명할 수 있는 것이 아니다.
도 3은 테스트 순서를 도시한 도면으로, Test ①, Test ②, 및 Test ③은 식별자(ID) 0, 식별자(ID) 1인 스위치 IC에서 수행되는 것을 예시한다. 도 3을 참조하면 Test ①에서 DUT 1, 2, 3, ..., 8을 테스트하고, 이어지는 Test ②에서 DUT 289, 290, 291, ..., 296을 테스트하고, Test ③에서 DUT 577, 578, 579, ..., 584을 테스트하는 것을 예시한다.
Test ①에서, DUT 1 및 DUT 5를 테스트하기 위하여 식별자(ID) 0번 스위치 IC, CORE 0의 CH0, CH1, CH2, CH4, CH5, CH6을 활성화하도록 명령을 제공하여야 한다. 또한, Test ①에서 DUT 2, DUT 6을 테스트 하기 위하여는 식별자 0번 스위치 IC, CORE 4의 CH0, CH1, CH2, CH4, CH5, CH6을 활성화하도록 명령을 제공하여야 한다.
마찬가지로, Test ①에서 DUT 3, DUT 7을 테스트 하기 위하여는 식별자 1번 스위치 IC, CORE 0의 CH0, CH1, CH2, CH4, CH5, CH6을 활성화하도록 명령을 제공하여야 하고, DUT 4, DUT 8을 테스트 하기 위하여는 식별자 1번 스위치 IC, CORE 4의 CH0, CH1, CH2, CH4, CH5, CH6을 활성화하도록 명령을 제공하여야 한다.
즉, Test ①에서는 네 개의 명령을 제공하여야 하며, Test ①, Test ②, 및 Test ③을 완료하기 위하여는 총 12개의 명령을 제공하여야 한다.
이하에서는 도 1, 도 2 및 도 4를 참조하여 본 발명의 테스트 방법으로 테스트를 수행하는 과정을 설명한다. 함께 테스트 되는 DUT와 연결된 코어들을 동일한 논리 식별자(LID)로 할당한다(S200).
일 실시예로, 상기 논리 식별자로 할당하는 단계는 상황에 따라 여러 번 수행이 가능하다.
도 4로 예시된 예에서, DUT 1, 2, 3, ..., 8은 Test ①에서 함께 테스트 되므로, 동일한 논리 식별자 LID 1로 할당된다. 이어서, DUT 289, 290, 291, ..., 296은 Test ②에서 함께 테스트 되므로, 동일한 논리 식별자 LID 2로 할당된다. 마찬가지로, DUT 577, 578, 579, ..., 584은 Test ③에서 함께 테스트되므로 동일한 논리 식별자 LID 3으로 할당된다.
동일한 논리 식별자로 할당된 DUT 들에 대하여 활성 제어 신호를 제공(S300)하여 활성화/비활성화를 제어하여 테스트를 수행할 수 있다.
도시된 예에 따르면, 동일한 스위치 IC 내 동일한 코어(CORE) 및 동일한 코어 내의 복수의 채널들이 단일한 논리 식별자로 할당될 수 있고, 동일한 스위치 IC 내 서로 다른 코어(CORE)내의 채널들이 단일한 논리 식별자로 할당될 수 있으며, 서로 다른 복수의 스위치 IC 내의 채널들이 단일한 논리 식별자로 할당될 수 있다.
본 발명에 따라 할당하면, 각 테스트 항목 마다 해당 논리 식별자의 채널들의 활성을 제어하도록 1번씩만 명령을 송신하면 충분하며, 결과적으로 테스트 항목 3개에 대해 3개의 명령을 송신하는 것으로 충분하다. 이와 같이 본 발명에 따르면, 테스트가 늘어날수록 종래 기술에 비해 더 적은 수의 CMD를 필요로 하며, 이로부터 높은 생산성을 확보할 수 있다는 장점이 제공되는 것을 알 수 있다.
본 발명에 의하면 DUT 매핑(mapping)을 단순화 시켜 최소한의 명령 사용으로 테스트에 소모되는 시간을 감소시킬 수 있다. 즉, DUT수가 증가하여 스위치 IC가 증가하더라도 논리 식별자의 경우 같은 ID로 할당되면 동시에 제어할 수 있어 명령 숫자가 크게 늘어나지 않아 테스트에 소모되는 시간을 감소시킬 수 있다.
종래 기술의 프로브 카드의 맵을 구성하는 데는 DUT의 개수, 사용하는 전원 및 공유 자원 수 등 여러 가지 제약들이 존재하며, 이러한 제약 조건들로 인하여 제어부를 프로그래밍할 때 저장해야 되는 내용들이 많아져 제어부에 포함된 메모리의 용량의 문제성이 커지고 있다.
즉, 프로그램 사이즈가 지나치게 커지면 메모리의 용량 문제가 발생하여 추가 별도의 메모리가 필요할 수 있으며, 특히 높은-para 카드의 경우 소자들을 실장하기 위한 면적이 매우 부족하여 제어부 혹은 메모리를 추가로 사용하는 경우에는 비용적으로 불리하다.
그러나, 본 발명에 따르면, 저장해야 하는 내용들이 줄어들어 프로그램을 단순화 시켜 사이즈를 줄일 수 있어 추가 메모리, 추가 제어부의 필요성이 감소한다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10: 프로브 카드
100: 스위치 IC
110: 명령 디코더
120: 코어/채널 제어부

Claims (11)

  1. 각각 DUT(device under test)와 연결되는 복수의 채널(channel)들과, 각각 상기 복수의 채널들을 포함하는 복수의 코어(core)들을 포함하는 하나 이상의 스위치 IC에서 수행되는 테스트 방법으로, 상기 테스트 방법은:
    함께 테스트되는 상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)으로 할당하는 단계와,
    상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하는 단계를 포함하는 테스트 방법.
  2. 제1항에 있어서,
    상기 복수의 채널 중 적어도 일부는 전원 DUT와 연결된 PMIC(power management IC)이고,
    상기 복수의 채널 중 적어도 일부는 신호관련 DUT와 연결된 스위치 IC(switch IC)인 테스트 방법.
  3. 제1항에 있어서,
    상기 채널은
    상기 DUT와 연결된 아날로그 다중화기(analog MUX)인 테스트 방법.
  4. 제1항에 있어서,
    상기 테스트 방법은,
    상기 논리 식별자로 할당하는 단계 이전에
    상기 하나 이상의 스위치 IC 각각에 식별자(ID)가 할당되는 단계를 더 수행하는 테스트 방법.
  5. 제1항에 있어서,
    동일한 상기 스위치 IC 내의 동일한 상기 코어 내의 하나 이상의 상기 채널,
    동일한 상기 스위치 IC 내의 하나 이상의 서로 다른 상기 코어 내의 하나 이상의 상기 채널 및
    서로 다른 하나 이상의 상기 스위치 IC 내의 상기 코어 내 하나 이상의 상기 채널들 중 적어도 어느 하나 이상이 동일한 상기 논리 식별자로 할당되는 테스트 방법.
  6. 스위치 IC로, 상기 스위치 IC는:
    복수의 DUT와 각각 연결된 복수의 채널들;
    각각 상기 복수의 채널들을 포함하는 복수의 코어들;
    제공된 명령을 디코딩하고, 디코딩된 명령에 따라 상기 채널들을 제어하는 명령 디코더를 포함하며,
    상기 스위치 IC는 테스트 제어 방법을 수행하고, 상기 테스트 제어 방법은:
    상기 DUT와 연결된 코어(core)들을 동일한 논리 식별자(LID, logical ID)으로 할당된 명령을 수신하여 디코딩하는 단계와,
    상기 할당된 논리 식별자 별로 활성 제어 신호를 출력하여 활성을 제어하는 단계를 포함하는 스위치 IC.
  7. 제6항에 있어서,
    상기 복수의 채널 중 적어도 일부는 전원 DUT와 연결된 PMIC(power management IC)이고,
    상기 복수의 채널 중 적어도 일부는 신호관련 DUT와 연결된 스위치 IC(switch IC)인 스위치 IC.
  8. 제6항에 있어서,
    상기 채널은
    상기 DUT와 연결된 아날로그 다중화기(analog MUX)인 스위치 IC.
  9. 제6항에 있어서,
    동일한 상기 스위치 IC 내의 동일한 상기 코어 내의 하나 이상의 상기 채널,
    동일한 상기 스위치 IC 내의 하나 이상의 서로 다른 상기 코어 내의 하나 이상의 상기 채널 및
    서로 다른 하나 이상의 상기 스위치 IC 내의 상기 코어 내 하나 이상의 상기 채널들 중 적어도 어느 하나 이상이 동일한 상기 논리 식별자로 할당되는 스위치 IC.
  10. 제6항에 있어서,
    상기 스위치 IC는,
    상기 명령 디코더가 디코딩한 명령에 따라 상기 코어 내의 채널을 제어하는 채널 제어부를 더 포함하는 스위치 IC.
  11. 제10항에 있어서,
    상기 디코딩하는 단계는 상기 명령 디코더가 수행하고,
    상기 활성을 제어하는 단계는, 상기 디코딩된 명령에 따라 상기 채널 제어부가 수행하는 스위치 IC.
KR1020210135493A 2021-10-13 2021-10-13 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ KR102585790B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210135493A KR102585790B1 (ko) 2021-10-13 2021-10-13 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ
PCT/KR2022/013125 WO2023063576A1 (ko) 2021-10-13 2022-09-01 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210135493A KR102585790B1 (ko) 2021-10-13 2021-10-13 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ

Publications (2)

Publication Number Publication Date
KR20230052434A KR20230052434A (ko) 2023-04-20
KR102585790B1 true KR102585790B1 (ko) 2023-10-06

Family

ID=85987500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210135493A KR102585790B1 (ko) 2021-10-13 2021-10-13 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ

Country Status (2)

Country Link
KR (1) KR102585790B1 (ko)
WO (1) WO2023063576A1 (ko)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170394A (ja) 1994-05-26 2002-06-14 Mitsubishi Electric Corp 半導体メモリの検査装置
JP2006236551A (ja) 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
JP2007504654A (ja) 2003-08-25 2007-03-01 タウ−メトリックス インコーポレイテッド 半導体コンポーネントとウエハの製造を評価するための手法
JP2010210298A (ja) 2009-03-09 2010-09-24 Yokogawa Electric Corp 半導体試験装置および半導体試験方法
JP2012098220A (ja) 2010-11-04 2012-05-24 Advantest Corp 試験装置
KR101297657B1 (ko) 2013-05-02 2013-08-21 (주) 에이블리 반도체 테스트 스위치 회로
JP2013250249A (ja) 2012-06-04 2013-12-12 Advantest Corp 試験システム
KR102133485B1 (ko) 2019-03-28 2020-07-13 에스케이하이닉스 주식회사 반도체 테스트 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138181A (ja) * 1984-07-31 1986-02-24 Toshiba Corp 圧縮機のポンプ組立体固定方法
KR100317040B1 (ko) * 1998-12-21 2002-02-28 김덕중 다수의정전압들/정전류들을 발생하는 단일의 테스트 보드
KR100596868B1 (ko) * 2002-12-30 2006-07-04 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 방법
KR20090028889A (ko) * 2007-09-17 2009-03-20 삼성전자주식회사 테스트 보드, 테스트 시스템 및 테스트 방법
KR20120069404A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 테스터 및 이를 포함하는 테스트 시스템
WO2012100830A1 (en) * 2011-01-27 2012-08-02 Advantest (Singapore) Pte. Ltd. Test card for testing one or more devices under test and tester
KR20210121681A (ko) * 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 반도체 테스트 시스템

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170394A (ja) 1994-05-26 2002-06-14 Mitsubishi Electric Corp 半導体メモリの検査装置
JP2007504654A (ja) 2003-08-25 2007-03-01 タウ−メトリックス インコーポレイテッド 半導体コンポーネントとウエハの製造を評価するための手法
JP2006236551A (ja) 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
JP2010210298A (ja) 2009-03-09 2010-09-24 Yokogawa Electric Corp 半導体試験装置および半導体試験方法
JP2012098220A (ja) 2010-11-04 2012-05-24 Advantest Corp 試験装置
JP2013250249A (ja) 2012-06-04 2013-12-12 Advantest Corp 試験システム
KR101297657B1 (ko) 2013-05-02 2013-08-21 (주) 에이블리 반도체 테스트 스위치 회로
KR102133485B1 (ko) 2019-03-28 2020-07-13 에스케이하이닉스 주식회사 반도체 테스트 시스템

Also Published As

Publication number Publication date
KR20230052434A (ko) 2023-04-20
WO2023063576A1 (ko) 2023-04-20

Similar Documents

Publication Publication Date Title
US9939489B2 (en) IC cores, scan paths, compare circuitry, select and enable inputs
US7810001B2 (en) Parallel test system
US8650524B1 (en) Method and apparatus for low-pin count testing of integrated circuits
US8904256B1 (en) Method and apparatus for low-pin count testing of integrated circuits
KR100276654B1 (ko) 내장 메모리를 구비한 반도체 장치
US7208969B2 (en) Optimize parallel testing
JPH1131399A (ja) メモリを備えた組込み自己検査
US6842022B2 (en) System and method for heterogeneous multi-site testing
US5608337A (en) Method and apparatus of testing an integrated circuit device
US6834366B2 (en) Method of outputting internal information through test pin of semiconductor memory and output circuit thereof
US6732053B1 (en) Method and apparatus for controlling a test cell
KR102585790B1 (ko) 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ
KR20050121376A (ko) 반도체 장치의 테스트 장치 및 이를 이용한 반도체 장치테스트 방법
US20090013218A1 (en) Datalog management in semiconductor testing
KR20210121681A (ko) 반도체 테스트 시스템
KR20230039846A (ko) 효율적 채널 제어를 지원하는 프로브카드 용 pmic와 신호용 스위치 ｉｃ
CN117743046A (zh) 多路交织的ate支持高频率单路模式的系统及测试方法
KR100202646B1 (ko) 이피롬의 데이타 리텐션 테스트 장치
KR20120095701A (ko) 반도체 테스트 장치 및 그의 동작 방법
KR20020089888A (ko) 반도체 메모리 장치의 번인 테스트를 위한 번인 인에이블신호 제공방법 및 그에 따른 신호 발생회로
JPH11133115A (ja) Ｄ／ａコンバータ内蔵集積回路とその検査方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right