JP2022112914A - 半導体記憶装置 - Google Patents

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Abstract

【課題】全ビットのｐａｓｓ判定が前提ではないメモリに対するテストに対応した半導体記憶装置を提供する。【解決手段】本開示に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイから読み出されたデータを変更せずに、ｍビットのビット幅で外部に出力する読出データ出力部と、メモリセルアレイから読み出したデータに不良が検出された場合に不良を示す不良情報を取得する不良情報取得部と、を備える。不良情報取得部は、メモリセルアレイから読み出されたデータの不良数が０乃至ｎビット（ｎ＜ｍ）ビットで不良数毎に異なる値を外部へ出力するための、それぞれ１ビットの情報を表す２つ以上且つｎ個以下のビット値により不良情報を出力する。【選択図】図４

Description

本開示は、半導体記憶装置に関する。
複数のメモリバンクを備える半導体装置において、各メモリバンク内の複数のメモリセル群の不良を検出するテスト動作を行う場合を考える。このテスト動作において、各メモリバンクの複数のメモリセル群にそれぞれ対応する複数のテストデータを、そのまま、データ出力端子を介して半導体装置の外部へ出力すると、選択された複数のメモリセル群の数だけテストデータが出力されることになるため、テスト時間が増大してしまう。
このテスト時間を短縮するため、特許文献１では、メモリセルから読み出したデータに対してｐａｓｓ（合格）／ｆａｉｌ（不合格）判定する判定回路と、反転回路による判定結果としての判定データを合成しテスト結果のテストデータとして出力する回路と、を備える構成が提案されている。特許文献１に提案される構成によれば、メモリセル群毎にテストデータの圧縮を行い、さらに各セル群の判定データを合成することで、出力するテストデータをメモリセル群の数以下に抑えることができ、テスト時間を短縮することが可能となる。
特開２０１３－１３７８４３号公報
特許文献１に記載の構成では、最初にメモリセルから読み出されたテストデータに対して、１ビット以上のｆａｉｌが存在するか、全ビットがｐａｓｓか、の０／１判定を行い、その判定結果に対してデータ圧縮を行う。しかしながら、特許文献１に記載の構成では、全ビットがｐａｓｓ判定される以外は、全てｆａｉｌ判定となり、不良の個数をカウントできないため、全ビットのｐａｓｓ判定が前提ではないメモリに対して適用することが困難である。
本開示は、全ビットのｐａｓｓ判定が前提ではないメモリに対するテストに対応した半導体記憶装置を提供することを目的とする。
本開示に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイから読み出されたデータを変更せずに、ｍビットのビット幅で外部に出力する読出データ出力部と、メモリセルアレイから読み出したデータに不良が検出された場合に不良を示す不良情報を取得する不良情報取得部と、を備え、不良情報取得部は、メモリセルアレイから読み出されたデータの不良数が０乃至ｎビット（ｎ＜ｍ）ビットで不良数毎に異なる値を外部へ出力するための、それぞれ１ビットの情報を表す２つ以上且つｎ個以下のビット値により不良情報を出力する。
本開示の技術を適用可能なメモリの検査システムを概略的に示す模式図である。 既存技術によるメモリの検査方法を概略的に説明するための模式図である。 既存技術による、混載メモリに対するメモリの検査方法を概略的に説明するための模式図である。 既存技術によるＭＲＡＭのマクロ構造を概略的に示す模式図である。 実施形態に係る半導体記憶装置としてのＭＲＡＭ（マクロ構造）の一例の構成を示すブロック図である。 実施形態に係る不良数カウンタからｆａｉｌ数に応じて出力されるテスト結果データの例を、既存技術による圧縮回路によるテスト結果データと対比させて示す模式図である。 実施形態に係る不良数カウンタの一例の構成を示す回路図である。 実施形態における期待値とデータとによる真理値表を示す模式図である。 実施形態に係る不良数カウンタの動作をシミュレートした一例の結果を示す模式図である。 実施形態の第１の変形例の第１の例を説明するための模式図である。 実施形態の第１の変形例の第２の例を説明するための模式図である。 実施形態の第２の変形例を説明するための模式図である。
以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
以下、本開示の実施形態について、下記の順序に従って説明する。
１．本開示の概略
２．既存技術について
３．本開示の実施形態について
４．実施形態の第１の変形例
４－１．実施形態の第１の変形例の第１の例
４－２．実施形態の第１の変形例の第２の例
５．実施形態の第２の変形例
［１．本開示の概略］
先ず、本開示の技術について、概略的に説明する。図１は、本開示の技術を適用可能なメモリの検査システムを概略的に示す模式図である。
図１において、本開示に係る、検査対象となるメモリ１０は、それぞれデータの書き込みおよび読み出しの単位となる複数のメモリセルを含み、複数のメモリセルのうち所定数のメモリセル毎にセルアレイが構成される。メモリ１０は、セルアレイに対する読み書きを、ｍビットのデータ幅で行う。例えば、メモリ１０は、１６ビット（ｍ＝１６）、３２ビット（ｍ＝３２）、あるいは、６４ビット（ｍ＝６４）などのデータ幅で、データの読み書きが可能とされる。
メモリ１０に対してテスタ２０が接続される。テスタ２０は、例えばプローブなどをメモリ１０の端子（パッド）に接触させることで、メモリ１０に接続される。テスタ２０は、メモリ１０に対して書き込みあるいは読み出しを指示するコマンドを、書き込みあるいは読み出しを行うアドレスと共に送信する。メモリ１０は、テスタ２０から送信されたコマンドおよびアドレスに従い読み出されたデータの不良数（不良ビット数）を計測する。
メモリ１０は、データの不良数の計測結果に従い、不良を示す不良情報をテスタ２０に対して出力する。不良情報は、読み出されたデータの不良数がｎ（ｎ＜ｍ）ビットで、不良数毎に異なる値を取る情報である。不良情報は、それぞれ１ビットの情報を表す２つ以上且つｍ個未満の不良情報信号として、テスタ２０に送信される。
このように、本開示に係るメモリ１０は、不良情報を、データの読み書きのデータ幅（ｍビット）より小さいｎビットで、不良数毎に異なる値として出力する。そのため、ｎビットで表現可能な数までの不良数を検出することができ、全ビットのｐａｓｓ判定が前提ではないメモリに対するテストに対応可能である。
［２．既存技術について］
次に、本開示の実施形態の説明に先んじて、理解を容易とするために、既存技術について説明する。
図２Ａは、既存技術によるメモリの検査方法を概略的に説明するための模式図である。図２Ａにおいて、それぞれ検査対象となる、既存技術によるメモリ１０ａが複数、テスタ２０に接続される。ここで、各メモリ１０ａは、それぞれＤＲＡＭ(Dynamic Random Access Memory)であるものとする。図２Ａの例では、各メモリ１０ａは、データの読み書きのための、データ幅が１６ビットのＩＯ(Input/Output)に対応する複数の端子を含む端子群５０を備えている。さらに、各メモリ１０ａは、テスト結果出力用の１ビットのテスト端子５１を備えている。
テスタ２０は、各メモリ１０ａに対して、読み出しを指示するコマンドを、例えばＩＯのデータ幅に対応する１６ビット分のアドレス単位で順次に指定する読み出しアドレスと共に送信する。各メモリ１０ａは、テスタ２０から送信されたコマンドに応じて、メモリ内の全ビットがｐａｓｓ（合格）の場合には値「０」、１ビットでもｆａｉｌ（不合格）がある場合には値「１」となる、１ビットのテスト結果をテスト端子５１に対して出力する。
テスタ２０は、各メモリ１０ａそれぞれのテスト端子５１の１ビットの出力を読み取る。このテスタ２０に読み取られた１ビットの出力により、各メモリ１０ａのｐａｓｓ／ｆａｉｌを知ることができる。このように、既存技術においては、メモリの全ビットのテスト結果データを、１ビットのデータに圧縮して、そのメモリのｐａｓｓ／ｆａｉｌを判定することにより、テスタ２０による同測数を稼いでいた。
図２Ｂは、既存技術によるＤＲＡＭであるメモリ１０ｂと、当該メモリ１０ｂを用いて処理を行うロジック回路４０とが１つのパッケージに混載される混載メモリ３０に対する、既存技術によるメモリの検査方法を概略的に説明するための模式図である。混載メモリ３０の場合、メモリ１０ｂとロジック回路４０とがパッケージ内で直接的に接続されるため、メモリｂ１０のロジック回路４０に対するＩＯ６０は、例えば１２８ビットなどの大きなデータ幅となる場合がある。
このように、混載メモリ３０では、内蔵されるメモリ１０ｂのＩＯ６０のデータ幅を非常に大きくできるため、ＩＯ６０のデータ幅の全ビットに対する検査を行うためには、テスタ２０を接続するために必要な端子数が極めて多くなる。そのため、混載メモリ３０では、テスト結果データの圧縮が必須となる。図２Ｂの例では、メモリ１０ｂにおいて１ビットに圧縮されたテスト結果データが、混載メモリ３０に設けられる１つの端子に出力されるように構成されている。
ところで、近年では、ＭＲＡＭ（磁気抵抗メモリ；Magnetoresistive Random Access Memory）やＲｅＲＡＭ（抵抗変化型メモリ；Resistive Random Access Memory）が、その高速な動作速度や不揮発性などにより注目されている。
図３は、既存技術による半導体記憶装置としてのＭＲＡＭのマクロ構造を概略的に示す模式図である。なお、以下では、特に記載の無い限り、マクロ構造によるＭＲＡＭを、ＭＲＡＭとして説明を行う。なお、ＲｅＲＡＭも同様の構成を取ることができるため、ここでの説明を省略する。
図３において、ＭＲＡＭ１００は、それぞれ複数のメモリセルが格子状に配列された複数のセルアレイ１１０と、テスト結果データを圧縮する圧縮回路１２０とを含む。図３の例では、図の左側の２つのセルアレイ１１０および右側の２つのセルアレイ１１０は、それぞれ多ビット（例えば３２ビット）のデータ幅を有するバス１３０ａおよび１３０ｂに対するＩＯにより、図示されない端子に接続される。なお、図３において、テスタ２０からコマンドおよびアドレスを指示される信号線および端子は、省略されている。
バス１３０ａおよび１３０ｂは、圧縮回路１２０にも接続される。圧縮回路１２０は、例えば、バス１３０ａの３２ビットとバス１３０ｂの３２ビットとの合計の６４ビットのデータ幅のデータの各ビットに対してＡＮＤ判定あるいはＮＡＮＤ判定を行い、１ビットのテスト結果データを出力する。より具体的には、圧縮回路１２０は、６４ビットのデータに１ビットでもｆａｉｌが含まれる場合に、テスト結果データとしてｆａｉｌを出力し、６４ビットのデータにｆａｉｌが含まれない場合に、テスト結果データとしてｐａｓｓを出力する。圧縮回路１２０から出力された１ビットのテスト結果データは、１ビットのデータ幅を持つ信号線１４０を介して、ＭＲＡＭ１００の外部に出力される。
ＭＲＡＭ１００やＲｅＲＡＭは、確率的に不良が発生し、アドレス指定された複数ビットの全ビットが所定のビット値となる確率が低い。そのため、ＭＲＡＭ１００やＲｅＲＡＭのテストにおいて、ＤＲＡＭと同様の方法で測定データを圧縮することが困難であった。
すなわち、上述の図３の構成では、複数のセルアレイ１１０それぞれに含まれる複数のメモリセルのうち１つのみが不良であっても、テスト結果データがｆａｉｌを示すことになる。したがって、確率的に不良が発生するＭＲＡＭ１００やＲｅＲＡＭでは、テスト結果データがｐａｓｓとなる確率が極めて低くなり、適切な検査が困難である。例えば、ＭＲＡＭ１００やＲｅＲＡＭでは、実際にはＥＣＣ(Error Correction Code)によるエラー訂正を行うエラー訂正回路を搭載し、数ビットの不良は、このエラー訂正回路により訂正可能とされる。そのため、テスト結果データは、数ビットの不良をｐａｓｓとすることが可能な構成となっていることが好ましい。
［３．本開示の実施形態について］
次に、本開示の実施形態について説明する。図４は、実施形態に係る半導体記憶装置としてのＭＲＡＭ（マクロ構造）の一例の構成を示すブロック図である。図４に示される、実施形態に係るＭＲＡＭ１００ａは、図３に示した既存技術によるＭＲＡＭ１００の構成に対して、圧縮回路１２０の代わりに不良数カウンタ２００が設けられる。なお、図４において、テスタ２０からコマンドおよびアドレスを指示される信号線および端子は、省略されている。
なお、ＭＲＡＭ１００ａに対して、ＥＣＣに基づくエラー訂正を行うエラー訂正回路を内蔵させることができる。エラー訂正回路は、ＭＲＡＭ１００ａの外部に設けても良い。エラー訂正回路は、テストの際には機能を停止される。
図４の例では、上述した図３と同様に、図の左側の２つのセルアレイ１１０および右側の２つのセルアレイ１１０は、それぞれ多ビット（例えば３２ビット）のデータ幅を有するバス１３０ａおよび１３０ｂに対するＩＯにより、図示され図示されない端子に接続される。各セルアレイ１１０から読み出されたデータは、変更されずに、当該端子から出力される。当該端子およびＩＯは、各セルアレイ１１０から読み出されたデータを外部に出力する読出データ出力部として機能する。バス１３０ａおよび１３０ｂは、不良数カウンタ２００にも接続される。
不良数カウンタ２００は、例えばバス１３０ａの３２ビットとバス１３０ｂの３２ビットとの合計の６４ビットのデータ幅のデータに対して、不良ビットの数をカウントする。不良数カウンタ２００は、カウントした不良ビットの数（不良数）を示す不良情報を取得する。より具体的には、不良数カウンタ２００は、４つのセルアレイ１１０から読み出されるデータの不良ビット数が０ビット以上ｎビット以下で、不良ビット数毎に異なる値となる、２ビット以上且つｎビット以下の信号による不良情報を取得する。ここで、値ｎは、バス１３０ａおよび１３０ｂのデータ幅の合計のビット数を示す値ｍ（例えばｍ＝３２×２＝６４）に対して、［ｎ＜ｍ］となる値である。
さらに、不良数カウンタ２００は、不良ビット数が閾値以上の場合に、当該不良ビット数が閾値以上であることを判別するための判別信号としてのオーバーフロー情報を取得する。より具体的な例として、不良数カウンタ２００は、不良ビット数がｎビットで表現可能な個数を超えた場合、オーバーフローを示す値（例えば値［１］）を、オーバーフロー情報として取得する。不良数カウンタ２００は、取得したオーバーフロー情報を不良情報に含めて、テスト結果データとして出力する。
具体的な例として、値ｎ＝２であれば、不良数カウンタ２００は、０～３個の不良ビットをカウントすることができる。不良数カウンタ２００は、不良ビット数が０～３個の場合、不良ビット数を示す２ビットの値からなる不良情報として取得する。オーバーフロー情報は、オーバーフローしていないことを示す値（例えば値［０］）とされる。一方、不良数カウンタ２００は、不良ビット数が３個を超える場合、オーバーフローを示す値のオーバーフロー情報を取得する。
このように、不良数カウンタ２００は、セルアレイ１１０から読み出したデータに不良が検出された場合に不良を示す不良情報を取得する不良情報取得部として機能する。また、不良数カウンタ２００は、不良情報において不良数を、ＬＳＢ(Least Significant Bit)からｎビットまでのビット値として取得する。
図５は、実施形態に係る不良数カウンタ２００からｆａｉｌ数に応じて出力されるテスト結果データの例を、既存技術による圧縮回路１２０によるテスト結果データと対比させて示す模式図である。図５の例では、値ｎ＝２とし、不良ビット数のオーバーフローに対する閾値を４個としている。すなわち、不良ビット数が４個以上で、オーバーフローとされる。
図５において、列Ａは、既存技術によるテスト結果データの例、列Ｂは、実施形態に係るテスト結果データの例をそれぞれ示している。列Ａに示される既存技術の例では、ｆａｉｌ数＝０に対してテスト結果データがｐａｓｓとされ、０以外のｆａｉｌ数については、テスト結果データが全てｆａｉｌとされている。
これに対して、列Ｂに示される実施形態の例では、ｆａｉｌ数＝０に対してテスト結果データにおける不良情報がｐａｓｓ（例えば値［０］）となり、ｆａｉｌ数＝１～３に対して、テスト結果データにおける不良情報がｆａｉｌ数を示す値となる。ｆａｉｌ数が４個以上で、テスト結果データにおけるオーバーフロー情報がオーバーフローを示す値［ｏｖｅｒｆｌｏｗ］となる。
すなわち、実施形態に係る不良数カウンタ２００は、ｆａｉｌ数＝０～２n－１に対する不良情報をｎビットのデータで取得する。また、不良数カウンタ２００は、ｆａｉｌ数が閾値（＝２n）以上の場合に、オーバーフロー情報を、オーバーフローを示す値［ｏｖｅｒｆｌｏｗ］とする。
値ｎ＝２の場合の例では、不良数カウンタ２００は、ｆａｉｌ数＝０～３に対する不良数を２ビットのデータで取得すると共に、ｆａｉｌ数が閾値（＝４）以上の場合に、オーバーフロー情報をオーバーフローを示す値［ｏｖｅｒｆｌｏｗ］とする。オーバーフロー情報を１ビットのデータで表現する場合、不良情報は、３ビットのテスト結果データとなり、３ビットのデータ幅を持つ信号線１４１により外部に出力される。
このように、実施形態に係る不良数カウンタ２００を適用することで、全ビットのｐａｓｓ判定が前提ではないメモリに対するテストに対応可能となる。また、値ｎ＝２の場合、テスト結果データを出力する信号線１４１が３本で済み、テスタ２０による同測数を稼ぐことが可能である。
なお、値ｎは、例えばＭＲＡＭ１００ａに対する仕様などに応じて適宜に設定することができる。例えば、値ｎは、ＭＲＡＭ１００ａに適用されるＥＣＣによるエラー訂正能力に応じて設定することが考えられる。
図６は、実施形態に係る不良数カウンタ２００の一例の構成を示す回路図である。図６に示す不良数カウンタ２００は、データ幅がｍビット、オーバーフローに対する閾値が［４］である場合の例である。
図６において、不良数カウンタ２００は、例えばＭＲＡＭ１００ａのＩＯにおけるデータ幅（＝ｍビット）のビット数に応じた数の、同一の構成によるユニット２１０1、２１０2、２１０3、…、２１０x、…、２１０mを含む。すなわち、不良数カウンタ２００は、セルアレイ１１０から読み出されるデータのビット毎のパターンとしての各ユニット２１０1～２１０mが、繰り返し接続されて構成される。
以降、各ユニット２１０1～２１０mを特に区別する必要の無い場合、ユニット２１０xを、適宜、各ユニット２１０1～２１０mのうち任意のユニットとして、説明する。また、各ユニット２１０1～２１０mを特に区別する必要の無い場合、各ユニット２１０1～２１０mをユニット２１０として代表して記述することがある。さらに、図６において、図の右側の方向を後段、左側の方向を前段とする。さらにまた、以下では、値［１］が信号のハイ（Ｈｉｇｈ）状態、値［０］が信号のロー（Ｌｏｗ）状態に、それぞれ対応させるものとする。
ユニット２１０xは、３つのＸＯＲ回路２２０、２２１および２２２と、２つのＡＮＤ回路２３０および２３１と、１つのＯＲ回路２４０と、を含む。
ＸＯＲ回路２２０は、一方の入力端にバス１３０ａおよび１３０ｂの各ビットのうちビット位置ｘのデータ（Ｄａｔａ）［ｘ］が入力され、他方の入力端に当該データ［ｘ］に対応する期待値［ｘ］が入力される。
ここで、実施形態に係る期待値［ｘ］は、当該ビット位置ｘのデータ［ｘ］に対して期待される値を示す。例えば、不良数カウンタ２００による不良数のカウントに先立って、ＭＲＡＭ１００ａの各セルアレイ１１０に含まれる各メモリセルに所定値（例えば値［１］）を予め書き込んでおく。この場合、各メモリセルから読み出したデータは、それぞれ当該所定値と等しいことが期待される。この場合の所定値が期待値［ｘ］となる。すなわち、実施形態における期待値は、確率における期待値とは異なる概念の値である。
図７は、実施形態における期待値とデータ（Ｄａｔａ）とによる真理値表を示す模式図である。図７に示されるように、期待値とデータとが一致する場合にｐａｓｓとなり、期待値とデータとが異なる場合にｆａｉｌとなる。ＸＯＲ回路２２０は、ｐａｓｓを示す値として値［０］を出力し、ｆａｉｌを示す値として値［１］を出力する。
ユニット２１０xにおいてＸＯＲ回路２２０は、期待値［ｘ］とデータ［ｘ］とが一致する場合に値［０］を、異なる場合に値［１］を、それぞれ出力する。このように、ＸＯＲ回路２２０は、セルアレイ１１０から読み出されたデータ［ｘ］と、当該データ［ｘ］に対して設定された期待値［ｘ］とを比較する比較器として機能する。ＸＯＲ回路２２０の出力が値［１］を示している場合、検査対象のメモリセルのうち、当該データ［ｘ］に対応するメモリセルが不良であると判別できる。このように、ＸＯＲ回路２２０は、期待値［ｘ］とデータ［ｘ］とが異なる場合に、出力を値［１］とし、データ［ｘ］が不良である旨を示す信号を活性化する。
ユニット２１０xにおいてＸＯＲ回路２２０の出力は、当該ユニット２１０xのＸＯＲ回路２２１およびＡＮＤ回路２３０それぞれの一方の入力端に入力される。ＸＯＲ回路２２１およびＡＮＤ回路２３０それぞれの他方の入力端には、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力が入力される。なお、図６において第１段目のユニット２１０1では、当該ＸＯＲ回路２２１の他方の入力端に対して、端子２５０1から値［０］が入力される。同様に、ユニット２１０1では、後述するＸＯＲ回路２２２の他方の入力端に対して、端子２５０2から値［０］が入力される。
ユニット２１０xにおけるＸＯＲ回路２２１の出力は、後段のユニット２０１x+1におけるＸＯＲ回路２２１の他方の入力端に入力される。また、ユニット２１０xが最後段のユニット２１０mである場合、ＸＯＲ回路２２１の出力は、不良数カウンタ２００の第０ビット（ｂｉｔ［０］）の値として、不良数カウンタ２００から出力される。
ユニット２１０xにおけるＸＯＲ回路２２１の出力は、次のようになる。
（１）ＸＯＲ回路２２１は、期待値［ｘ］とデータ［ｘ］とが一致し、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力（ユニット２１０1においては端子２５０1）が値［０］であれば、値［０］を出力する。
（２）ＸＯＲ回路２２１は、期待値［ｘ］とデータ［ｘ］とが一致し、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１（ユニット２１０1以外の場合）の出力が値［１］であれば、値［１］を出力する。
（３）ＸＯＲ回路２２１は、期待値［ｘ］とデータ［ｘ］とが異なり、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力が値［０］であれば、値［１］を出力する。
（４）ＸＯＲ回路２２１は、期待値［ｘ］とデータ［ｘ］とが異なり、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力が値［１］であれば、値［０］を出力する。
ユニット２１０xにおけるＡＮＤ回路２３０の出力は、次のようになる。
（１）ＡＮＤ回路２３０は、期待値［ｘ］とデータ［ｘ］とが一致し、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力（ユニット２１０1においては端子２５０1）が値［０］であれば、値［０］を出力する。
（２）ＡＮＤ回路２３０は、期待値［ｘ］とデータ［ｘ］とが一致し、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１（ユニット２１０1以外の場合）の出力が値［１］であれば、値［０］を出力する。
（３）ＡＮＤ回路２３０は、期待値［ｘ］とデータ［ｘ］とが異なり、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力が値［０］であれば、値［０］を出力する。
（４）ＡＮＤ回路２３０は、期待値［ｘ］とデータ［ｘ］とが異なり、且つ、前段のユニット２１０x-1におけるＸＯＲ回路２２１の出力が値［１］であれば、値［１］を出力する。
ユニット２１０xにおけるＡＮＤ回路２３０の出力は、当該ユニット２１０xにおけるＸＯＲ回路２２２およびＡＮＤ回路２３１の一方の入力端に入力される。ＸＯＲ回路２２２およびＡＮＤ回路２３１それぞれの他方の入力端には、前段のユニット２１０x-1におけるＸＯＲ回路２２２の出力が入力される。なお、図６において第１段目のユニット２１０1では、当該ＸＯＲ回路の他方の入力端に対して、端子２５０1から値［０］が入力される。
ユニット２１０xにおけるＸＯＲ回路２２２およびＡＮＤ回路２３１は、ＡＮＤ回路２３０の出力と、前段のユニット２１０x-1におけるＸＯＲ回路２２２の出力とを入力として、上述したＸＯＲ回路２２１およびＡＮＤ回路２３０と同様に動作する。
すなわち、ユニット２１０xにおけるＸＯＲ回路２２２の出力は、後段のユニット２０１x+1におけるＸＯＲ回路２２２の他方の入力端に入力される。また、ユニット２１０xが最後段のユニット２１０mである場合、ＸＯＲ回路２２２の出力は、不良数カウンタ２００の第１ビット（ｂｉｔ［１］）の値として、不良数カウンタ２００から出力される。
不良数カウンタ２００において、ユニット２１０xにおけるＡＮＤ回路２３０は、期待値［ｘ］とデータ［ｘ］とが異なり、且つ、当該ユニット２１０xの前段の何れかのユニット２１０において期待値とデータとが異なる場合に、値［１］を出力する。さらに、ユニット２１０xにおけるＡＮＤ回路２３１は、ＡＮＤ回路２３０の出力が値［１］であり、且つ、当該ユニット２１０xの前段の何れかのユニット２１０においてＡＮＤ回路２３０の出力とＸＯＲ回路２２２の出力とが異なる場合に、値［１］を出力する。
すなわち、ユニット２１０xにおいて、当該ユニット２１０xを含むユニット２１０xの前段の各ユニット２１０で期待値とデータとが異なる場合の数、すなわち不良数が加算される。加算された不良数は、２進数の値として、第０ビットの値がＸＯＲ回路２２１から、第１ビットの値がＸＯＲ回路２２２から、それぞれ出力される。
ユニット２１０xにおけるＡＮＤ回路２３１の出力は、ＯＲ回路２４０の一方の入力端に入力される。ＯＲ回路２４０の他方の入力端には、前段のユニット２１０x-1におけるＯＲ回路２４０の出力が入力される。ここで、図６において第１段目のユニット２１０1では、当該ＯＲ回路２４０の他方の入力端に対して、端子２５０3から値［０］が入力される。また、ユニット２１０xが最後段のユニット２１０mである場合、ＯＲ回路２４０の出力は、不良数カウンタ２００のオーバーフロー情報［ｏｖｅｒｆｌｏｗ］として、不良数カウンタ２００から出力される。
すなわち、各ユニット２１０1～２１０mのうち少なくとも１つのユニット２１０においてＡＮＤ回路２３１の出力が値［１］であれば、最後段のユニット２１０mのＯＲ回路２４０から、値［１］のオーバーフロー情報［ｏｖｅｒｆｌｏｗ］が出力される。
このように、オーバーフロー情報［ｏｖｅｒｆｌｏｗ］は、各ユニット２１０1～２１０mのうち少なくとも１つのユニット２１０においてＡＮＤ回路２３０および２３１で桁溢れが発生した場合に、値［１］となる。したがって、最後段のユニット２１０mにおけるＯＲ回路２４０の出力は、第０ビット（ｂｉｔ［０］）および第１ビット（ｂｉｔ［１］）と併せ、テスト結果データの第２ビット（最上位ビット）と考えることができる。この最上位ビットの値は、各ユニット２１０1～２１０mを通して直列に接続されるＯＲ回路２４０により出力しているため、一旦値［１］にインクリメントされた後は、さらに不良による加算がなされた場合でも、反転されない。
図８は、図６に示した構成における、実施形態に係る不良数カウンタ２００の動作をシミュレートした一例の結果を示す模式図である。なお、図８は、値ｍ＝５、値ｎ＝２、オーバーフローに対する閾値を［４］とした場合の例である。すなわち、図８は、図６の構成において、ユニット２１０が５個、接続された場合のシミュレート結果を示す例となっている。図８の各波形において、ハイ（Ｈｉｇｈ）状態が値［１］を示し、ロー（Ｌｏｗ）状態が値［０］を示している。また、各ユニット２１０に対して、期待値［０］（Ｌｏｗ）が入力されているものとする。
図中の符号ａ～ｆは、５個のユニット２１０に対して入力されるデータ（Ｄａｔａ）［０］～［４］の組み合わせに応じた状態を示している。符号ａは、データ［０］～［４］の何れも値［０］（Ｌｏｗ）、すなわちｐａｓｓの状態を示す。符号ｂ～ｆは、それぞれ、データ［１］～［４］のうち１乃至４個が値［１］、すなわちｆａｉｌである状態を示す。
不良数カウンタ２００は、各メモリセルから読み出された値（データ［０］～［４］）が期待値［０］と異なる場合に不良数のカウントを行い、カウント結果が第０ビット（ｂｉｔ［０］）および第１ビット（ｂｉｔ［１］）から２進数で出力される。ｆａｉｌが閾値である４個以上の場合は、オーバーフロー情報［ｏｖｅｒｆｌｏｗ］が値［１］となっていることが分かる。すなわち、オーバーフロー情報［ｏｖｅｒｆｌｏｗ］を、第０および第１ビットに対する第２ビットとするとき、ｆａｉｌが４個以上の場合には、カウント結果が閾値［４］に固定される。
このように、不良数カウンタ２００は、全体として、例えばＭＲＡＭ１００ａのＩＯにおけるデータ幅（＝ｍビット）の、同時に読み出された各ビットにおける不良数を加算する加算器を構成する。また、この加算器は、加算された不良数が０または閾値未満で、不良数毎に異なる値を出力し、当該不良数が閾値以上の場合には、不良数の加算結果が閾値に固定される。
このように、実施形態に係る不良数カウンタ２００を適用することで、ＭＲＡＭやＲｅＲＡＭといった、全ビットのｐａｓｓが前提ではないメモリのテストにおいて、不良数をカウントできる。このとき、実施形態に係る不良数カウンタ２００は、メモリのＩＯのデータ幅より少ないビット数でｆａｉｌ数の情報を出力可能であるため、テストの同測数を稼ぐことができ、テスト時間を短縮できる。また、そのため、不良数のカウントが可能な一方で、テスタ２０にテスト結果データを出力するための端子数を削減することが可能である。
さらに、実施形態に係る不良数カウンタ２００は、ユニット２１０がＩＯ毎（ビット毎）に繰り返される繰り返しパターンにより構成されるため、ＩＯのデータ幅に応じた拡張が容易である。さらにまた、ユニット２１０において、ＸＯＲ回路２２１およびＡＮＤ回路２３０の組み合わせ回路を追加することで、不良数のカウント数および閾値を変更することが可能である。
［４．実施形態の第１の変形例］
次に、本開示の実施形態の第１の変形例について説明する。実施形態の第１の変形例は、メモリのＩＯをグルーピングし、不良数カウンタ２００において、グルーピングされたグループに応じて期待値を設定する例である。
（４－１．実施形態の第１の変形例の第１の例）
先ず、４－１．実施形態の第１の変形例の第１の例について説明する。図９は、実施形態の第１の変形例の第１の例を説明するための模式図である。図９において、不良数カウンタ２００は、値ｍ＝５、値ｎ＝２、オーバーフローに対する閾値を［４］とした場合の構成例を示している。
図９の例では、この構成において、ＩＯの各ビットを、データ［０］～［２］のグループ２６０ａと、データ［３］および［４］のグループ２６０ｂと、の２つのグループにグルーピングしている。
図９の例では、グループ２６０ａに対応するユニット２１０1～２１０3のＸＯＲ回路２２０に対して、期待値［Ｘ０］（例えば値［０］）が入力される。一方、グループ２６０ｂに対応するユニット２１０4および２１０5のＸＯＲ回路２２０に対して、期待値［Ｘ０］と異なる期待値［Ｘ１］（例えば値［１］）が入力される。
図９の例では、ＩＯの隣接するビット同士でグルーピングを行っているが、これはこの例に限定されない。例えば、ＩＯにおいて、奇数番目のビットによるグループと、偶数番目のビットによるグループとにグルーピングすることができる。これに限らず、ＩＯにおける任意のビットの組み合わせに応じてグルーピングしてもよい。
（４－２．実施形態の第１の変形例の第２の例）
次に、実施形態の第１の変形例の第２の例について説明する。上述した実施形態の第１の変形例の第１の例では、ＩＯの各ビットを、ハードウェア構成に基づいてグルーピングしていた。これに対して、実施形態の第１の変形例の第２の例では、ＩＯの各ビットを、メモリの論理構成に基づいてグルーピングし、グループに応じて期待値を設定する。
図１０は、実施形態の第１の変形例の第２の例を説明するための模式図である。図１０において、ＭＲＡＭ１００ｂ（マクロ構造）は、記憶領域の論理的な構成単位として、４つのバンク１５０（Ａ１）、１５０（Ａ２）、１５０（Ａ３）および１５０（Ａ４）を含む。これらバンク１５０（Ａ１）、１５０（Ａ２）、１５０（Ａ３）および１５０（Ａ４）は、セルアレイ１１０を論理構成に基づきグルーピングしたものと考えることができる。この第２の例では、これらバンク１５０（Ａ１）、１５０（Ａ２）、１５０（Ａ３）および１５０（Ａ４）それぞれをグループとして扱い、グループに応じて期待値を設定している。
図１０の例では、バンク１５０（Ａ１）に対応するＩＯによるグループに対して期待値［Ａ１］を設定し、バンク１５０（Ａ２）に対応するＩＯによるグループに対して期待値［Ａ２］を設定している。また、バンク１５０（Ａ３）に対応するＩＯによるグループに対して期待値［Ａ３］を設定し、バンク１５０（Ａ４）に対応するＩＯによるグループに対して期待値［Ａ４］を設定している。この場合、一例として、期待値［Ａ１］および［Ａ３］がそれぞれ値［０］、期待値［Ａ２］および［Ａ４］がそれぞれ値［１］、といったように、各グループに対する期待値の様々な組み合わせが考えられる。
実施形態の第１の変形例の第１の例および第２の例で説明したように、不良数カウンタ２００において、ＩＯの各ビットがグルーピングされたグループに応じて期待値を設定することで、より詳細なテストが可能となる。
［５．実施形態の第２の変形例］
次に、実施形態の第２の変形例について説明する。上述の実施形態では、ＭＲＡＭ１００ａにおいて、メモリのＩＯの端子と、不良数カウンタ２００がテスト結果データを出力するための端子とを別個に設けていた。これに対して、実施形態の第２の変形例では、メモリのＩＯの端子と、テスト結果データを出力するための端子とを共有する。
図１１は、実施形態の第２の変形例を説明するための模式図である。図１１において、ＭＲＡＭ１００ｃは、バス１３０ａおよび１３０ｂが３０ｂに対するＩＯと、不良数カウンタ２００のテスト結果データが出力される信号される信号線１４１とで、複数の端子を含む端子群１６０を共有する。例えば、ＭＲＡＭ１００ｃは、端子群１６０に含まれる複数の端子それぞれに対してＩＯの各ビットが接続されると共に、信号線１４１の各ビットが、端子群１６０に含まれる複数の端子のうち任意の端子に接続される。
このように、メモリのＩＯの端子と、テスト結果出力端子とを共有することで、ＭＲＡＭ１００ｃの全体の端子数を削減することが可能である。
なお、上述では、実施形態に係る技術が単体の半導体記憶装置に適用される例について説明したが、実施形態に係る技術は、他の構成の半導体記憶装置にも適用可能である。例えば、実施形態に係る技術は、図２Ｂを用いて説明した混載メモリ３０に適用することができる。この場合、混載メモリ３０に搭載されるメモリ１０ｂに対して、実施形態で説明した不良数カウンタ２００を設ける構成となる。
また、上述では、実施形態に係る技術がＭＲＡＭやＲｅＲＡＭといった、全ビットｐａｓｓが前提ではない半導体記憶装置に適用されるように説明したが、これはこの例に限定されない。すなわち、実施形態に係る技術は、ＤＲＡＭといった全ビットｐａｓｓが前提の半導体記憶装置に対して適用することもできる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイから読み出されたデータを変更せずに、ｍビットのビット幅で外部に出力する読出データ出力部と、
前記メモリセルアレイから読み出したデータに不良が検出された場合に前記不良を示す不良情報を取得する不良情報取得部と、
を備え、
前記不良情報取得部は、
前記メモリセルアレイから読み出されたデータの不良数が０乃至ｎビット（ｎ＜ｍ）ビットで不良数毎に異なる値を外部へ出力するための、それぞれ１ビットの情報を表す２つ以上且つｎ個以下のビット値により不良情報を出力する、
半導体記憶装置。
（２）
前記不良情報取得部は、
前記不良数を表すビット値のうちＬＳＢ(Least Significant Bit)から前記ｎビットまでのビット数のビット値を取得する、
前記（１）に記載の半導体記憶装置。
（３）
前記不良情報取得部は、
前記不良数が前記ｎビットで表現できる数を超えた場合に、判別信号を出力する、
前記（２）に記載の半導体記憶装置。
（４）
前記不良情報取得部は、
前記不良情報のうち最上位ビットの値がインクリメントされた状態で、前記不良がさらに検出された場合に、前記最上位ビットの値を反転しない、
前記（１）乃至（３）の何れかに記載の半導体記憶装置。
（５）
前記不良情報取得部は、
前記メモリセルアレイから同時に読み出されたデータに含まれる不良をカウントする加算器を含む、
前記（１）乃至（４）の何れかに記載の半導体記憶装置。
（６）
前記加算器は、
前記メモリセルアレイから読み出されるデータのビット毎のパターンの繰り返により構成される、
前記（５）に記載の半導体記憶装置。
（７）
前記不良情報取得部は、
前記メモリセルアレイから読み出されたデータと、前記読み出されたデータに対して予め設定された期待値と、を比較する比較器を含み、
前記比較器による比較結果が、前記読み出されたデータと前記期待値とが異なることを示している場合に、前記読み出されたデータが不良である旨を示す信号を活性化する、
前記（１）乃至（６）の何れかに記載の半導体記憶装置。
（８）
前記不良情報取得部は、
前記メモリセルアレイから同時に読み出されるデータをグルーピングした複数のグループそれぞれに応じて、前記期待値が設定される、
前記（７）に記載の半導体記憶装置。
（９）
前記不良情報取得部は、
前記メモリセルアレイを論理構成に基づきグルーピングした複数のグループそれぞれに応じて、前記期待値が設定される、
前記（７）に記載の半導体記憶装置。
（１０）
前記不良情報取得部は、
前記不良情報を出力するための出力端子を、前記読出データ出力部がデータを出力するための出力端子と共有する、
前記（１）乃至（９）の何れかに記載の半導体記憶装置。
（１１）
前記読出データ出力部と接続されるロジック回路をさらに備える、
前記（１）乃至（１０）の何れかに記載の半導体記憶装置。
（１２）
前記メモリセルは、
データを記憶する記憶素子として抵抗変化型素子が用いられる、
前記（１）乃至（１１）の何れかに記載の半導体記憶装置。
（１３）
前記メモリセルは、
データを記憶する記憶素子として磁気抵抗素子が用いられる、
前記（１）乃至（１２）の何れかに記載の半導体記憶装置。
１０，１０ａ，１０ｂ メモリ
２０ テスタ
３０ 混載メモリ
５０，１６０ 端子群
６０ ＩＯ
１００，１００ａ、１００ｂ，１００ｃ ＭＲＡＭ
１１０ セルアレイ
１２０ 圧縮回路
１３０ａ，１３０ｂ バス
１４０，１４１ 信号線
１５０（Ａ１），１５０（Ａ２），１５０（Ａ３），１５０（Ａ４） バンク
２００ 不良数カウンタ
２１０1，２１０2，２１０3，２１０4，２１０5，２１０x，２１０m ユニット
２２０，２２１，２２２ ＸＯＲ回路
２３０，２３１ ＡＮＤ回路
２４０ ＯＲ回路
２５０1，２５０2，２５０3 端子
２６０ａ，２６０ｂ グループ

Claims (13)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイから読み出されたデータを変更せずに、ｍビットのビット幅で外部に出力する読出データ出力部と、
    前記メモリセルアレイから読み出したデータに不良が検出された場合に前記不良を示す不良情報を取得する不良情報取得部と、
    を備え、
    前記不良情報取得部は、
    前記メモリセルアレイから読み出されたデータの不良数が０乃至ｎビット（ｎ＜ｍ）ビットで不良数毎に異なる値を外部へ出力するための、それぞれ１ビットの情報を表す２つ以上且つｎ個以下のビット値により不良情報を出力する、
    半導体記憶装置。
  2. 前記不良情報取得部は、
    前記不良数を表すビット値のうちＬＳＢ(Least Significant Bit)から前記ｎビットまでのビット数のビット値を取得する、
    請求項１に記載の半導体記憶装置。
  3. 前記不良情報取得部は、
    前記不良数が前記ｎビットで表現できる数を超えた場合に、判別信号を出力する、
    請求項２に記載の半導体記憶装置。
  4. 前記不良情報取得部は、
    前記不良情報のうち最上位ビットの値がインクリメントされた状態で、前記不良がさらに検出された場合に、前記最上位ビットの値を反転しない、
    請求項１に記載の半導体記憶装置。
  5. 前記不良情報取得部は、
    前記メモリセルアレイから同時に読み出されたデータに含まれる不良をカウントする加算器を含む、
    請求項１に記載の半導体記憶装置。
  6. 前記加算器は、
    前記メモリセルアレイから読み出されるデータのビット毎のパターンの繰り返により構成される、
    請求項５に記載の半導体記憶装置。
  7. 前記不良情報取得部は、
    前記メモリセルアレイから読み出されたデータと、前記読み出されたデータに対して予め設定された期待値と、を比較する比較器を含み、
    前記比較器による比較結果が、前記読み出されたデータと前記期待値とが異なることを示している場合に、前記読み出されたデータが不良である旨を示す信号を活性化する、
    請求項１に記載の半導体記憶装置。
  8. 前記不良情報取得部は、
    前記メモリセルアレイから同時に読み出されるデータをグルーピングした複数のグループそれぞれに応じて、前記期待値が設定される、
    請求項７に記載の半導体記憶装置。
  9. 前記不良情報取得部は、
    前記メモリセルアレイを論理構成に基づきグルーピングした複数のグループそれぞれに応じて、前記期待値が設定される、
    請求項７に記載の半導体記憶装置。
  10. 前記不良情報取得部は、
    前記不良情報を出力するための出力端子を、前記読出データ出力部がデータを出力するための出力端子と共有する、
    請求項１に記載の半導体記憶装置。
  11. 前記読出データ出力部と接続されるロジック回路をさらに備える、
    請求項１に記載の半導体記憶装置。
  12. 前記メモリセルは、
    データを記憶する記憶素子として抵抗変化型素子が用いられる、
    請求項１に記載の半導体記憶装置。
  13. 前記メモリセルは、
    データを記憶する記憶素子として磁気抵抗素子が用いられる、
    請求項１に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
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JPH1166888A (ja) * 1997-08-26 1999-03-09 Toshiba Corp 不良救済処理方法及びその装置並びにそのシステム
JP3538334B2 (ja) * 1999-03-23 2004-06-14 沖電気工業株式会社 メモリテスト方法、メモリテスト回路及び半導体集積回路
JP2006236551A (ja) * 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
JP2007280546A (ja) * 2006-04-10 2007-10-25 Advantest Corp 半導体試験装置および半導体装置の試験方法
KR102250423B1 (ko) * 2015-01-13 2021-05-12 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
JP6858636B2 (ja) * 2017-05-18 2021-04-14 富士通セミコンダクターメモリソリューション株式会社 半導体記憶装置
JP2020042869A (ja) * 2018-09-06 2020-03-19 株式会社東芝 半導体装置

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