TW202236289A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202236289A
TW202236289A TW110149530A TW110149530A TW202236289A TW 202236289 A TW202236289 A TW 202236289A TW 110149530 A TW110149530 A TW 110149530A TW 110149530 A TW110149530 A TW 110149530A TW 202236289 A TW202236289 A TW 202236289A
Authority
TW
Taiwan
Prior art keywords
data
bit
value
mentioned
read
Prior art date
Application number
TW110149530A
Other languages
English (en)
Inventor
磯貝太志
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202236289A publication Critical patent/TW202236289A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本揭示之目的在於提供一種針對非以所有位元之合格判定為前提之記憶體之測試做出因應之半導體記憶裝置。 本揭示之半導體記憶裝置具備：記憶胞陣列，其包含複數個記憶胞；讀出資料輸出部，其將自記憶胞陣列讀出之資料不變更地以m位元之位元寬度輸出至外部；及不良資訊取得部，其於自記憶胞陣列讀出之資料中檢測出不良時，取得表示不良之不良資訊。不良資訊取得部藉由2個以上且n個以下之位元值而輸出不良資訊，該位元值係用以向外部輸出自記憶胞陣列讀出之資料之不良數為0至n位元(n＜m)位元、且因每個不良數而異之值，且各自表示1位元之資訊。

Description

半導體記憶裝置
本揭示係關於一種半導體記憶裝置。
考慮於具備複數個記憶組之半導體裝置中，進行檢測各記憶組內之複數個記憶胞群之不良之測試動作之情形。於該測試動作中，若將分別與各記憶組之複數個記憶胞群對應之複數個測試資料直接經由資料輸出端子輸出至半導體裝置之外部，則由於測試資料被輸出所選擇之複數個記憶胞群之數量，故測試時間增大。
為縮短該測試時間，於專利文獻1中，提出有一種構成，其具備對自記憶胞讀出之資料進行合格(pass)/不合格(fail)判定之判定電路、及將作為反轉電路之判定結果之判定資料合成並作為測試結果之測試資料輸出之電路。根據專利文獻1所提出之構成，可藉由對每個記憶胞群進行測試資料之壓縮，進而合成各胞群之判定資料，而可將輸出之測試資料抑制於記憶胞群之數量以下，並縮短測試時間。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-137843號公報
[發明所欲解決之問題]
於專利文獻1所記載之構成中，對最初自記憶胞讀出之測試資料，進行存在1位元以上之不合格、或所有位元為合格之0/1判定，並對該判定結果進行資料壓縮。然而，於專利文獻1所記載之構成中，由於除所有位元被判定為合格以外，將全部判定為不合格而無法計數不良之個數，故難以應用於所有位元之合格判定並非為前提之記憶體。
本揭示之目的在於提供一種針對非以所有位元之合格判定為前提之記憶體之測試做出因應之半導體記憶裝置。 [解決問題之技術手段]
本揭示之半導體記憶裝置具備：記憶胞陣列，其包含複數個記憶胞；讀出資料輸出部，其將自記憶胞陣列讀出之資料不變更地以m位元之位元寬度輸出至外部；及不良資訊取得部，其於自記憶胞陣列讀出之資料中檢測出不良時，取得表示不良之不良資訊；且不良資訊取得部藉由2個以上且n個以下之位元值而輸出不良資訊，該位元值係用以向外部輸出自記憶胞陣列讀出之資料之不良數為0至n位元(n＜m)位元、且因每個不良數而異之值，且各自表示1位元之資訊。
以下，對本揭示之實施形態，基於圖式詳細地進行說明。另，於以下實施形態中，藉由對相同之部位標註相同之符號，而省略重複之說明。
以下，對本揭示之實施形態，依照下述順序進行說明。 1.本揭示之概略 2.關於現有技術 3.關於本揭示之實施形態 4.實施形態之第1變化例 4-1.實施形態之第1變化例之第1例 4-2.實施形態之第1變化例之第2例 5.實施形態之第2變化例
[1.本揭示之概略] 首先，對本揭示之技術，概略性進行說明。圖1係概略性顯示可應用本揭示之技術之記憶體之檢查系統之模式圖。
於圖1中，本揭示之成為檢查對象之記憶體10包含分別成為資料之寫入及讀出之單位之複數個記憶胞，並於複數個記憶胞中特定數量之每個記憶胞構成胞陣列。記憶體10以m位元之資料寬度進行對胞陣列之讀寫。例如，記憶體10可以16位元(m=16)、32位元(m=32)、或64位元(m=64)等之資料寬度，進行資料之讀寫。
對記憶體10連接測試器20。測試器20例如藉由使探針等接觸記憶體10之端子(焊墊)，而連接於記憶體10。測試器20將指示寫入或讀出之指令，與進行寫入或讀出之位址一起發送至記憶體10。記憶體10依照自測試器20發送之指令及位址，測量讀出之資料之不良數(不良位元數)。
記憶體10依照資料之不良數之測量結果，將表示不良之不良資訊輸出至測試器20。不良資訊係採取所讀出之資料之不良數為n(n＜m)位元、且因每個不良數而異之值的資訊。將不良資訊作為各自表示1位元之資訊之2個以上且未達m個之不良資訊信號，發送至測試器20。
如此，本揭示之記憶體10以較資料之讀寫之資料寬度(m位元)小之n位元，將不良資訊作為因每個不良數而異之值輸出。因此，可檢測直至能以n位元表述之數為止之不良數，且可針對非以所有位元之合格判定為前提之記憶體之測試做出因應。
[2.關於現有技術] 接著，先於本揭示之實施形態之說明，為容易理解而對現有技術進行說明。
圖2A係用以概略性說明利用現有技術之記憶體之檢查方法之模式圖。於圖2A中，分別成為檢查對象之利用現有技術之複數個記憶體10a連接於測試器20。此處，各記憶體10a分別為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。於圖2A之例中，各記憶體10a具備用於資料之讀寫之包含與資料寬度為16位元之IO(Input/Output：輸入/輸出)對應之複數個端子之端子群50。再者，各記憶體10a具備測試結果輸出用之1位元之測試端子51。
測試器20將指示讀出之指令，與例如以IO之資料寬度所對應之16位元量之位址單位依序指定之讀出位址一起發送至各記憶體10a。各記憶體10a根據自測試器20發送之指令，將於記憶體內之所有位元為合格(pass)之情形時為值「0」、於有即便1位元亦不合格(fail)之情形時為值「1」之1位元之測試結果輸出至測試端子51。
測試器20讀取各記憶體10a各者之測試端子51之1位元之輸出。藉由該測試器20所讀取之1位元之輸出，可知曉各記憶體10a之合格/不合格。如此，於現有技術中，藉由將記憶體之所有位元之測試結果資料壓縮為1位元之資料，並判定該記憶體之合格/不合格，而獲得測試器20之該測數。
圖2B係用以概略性說明對將利用現有技術之作為DRAM之記憶體10b、與使用該記憶體10b進行處理之邏輯電路40混載於1個封裝之混載記憶體30進行之利用現有技術之記憶體之檢查方法之模式圖。於混載記憶體30之情形時，由於記憶體10b與邏輯電路40於封裝內直接連接，故有記憶體b10之相對於邏輯電路40之IO60例如成為128位元等較大之資料寬度之情形。
如此，於混載記憶體30中，由於可將內置之記憶體10b之IO60之資料寬度設得非常大，故為進行對IO60之資料寬度之所有位元之檢查，連接測試器20所需之端子數變得極多。因此，於混載記憶體30中，必須壓縮測試結果資料。於圖2B之例中，構成為將於記憶體10b中被壓縮為1位元之測試結果資料輸出至設置於混載記憶體30之1個端子。
然而，近年來，MRAM(磁性電阻記憶體；Magnetoresistive Random Access Memory)或ReRAM(電阻變化型記憶體；Resistive Random Access Memory)藉由其高速之動作速度或非揮發性等而受到關注。
圖3係概略性顯示利用現有技術之作為半導體記憶裝置之MRAM之宏觀構造之模式圖。另，於以下，只要無特別記載，則將宏觀構造之MRAM作為MRAM進行說明。另，由於ReRAM亦可採取同樣之構成，故省略此處之說明。
於圖3中，MRAM100分別包含複數個記憶胞排列成格柵狀之複數個胞陣列110、及壓縮測試結果資料之壓縮電路120。於圖3之例中，圖之左側之2個胞陣列110及右側之2個胞陣列110分別藉由與具有多位元(例如32位元)之資料寬度之匯流排130a及130b相對之IO，而連接於未圖示之端子。另，於圖3中，省略由測試器20指示指令及位址之信號線及端子。
匯流排130a及130b亦連接於壓縮電路120。壓縮電路120例如對匯流排130a之32位元與匯流排130b之32位元之合計64位元之資料寬度之資料之各位元進行AND(及)判定或NAND(反及)判定，輸出1位元之測試結果資料。更具體而言，壓縮電路120於在64位元之資料中包含即便1位元亦不合格之情形時，輸出不合格作為測試結果資料，於在64位元之資料中不包含不合格之情形時，輸出合格作為測試結果資料。自壓縮電路120輸出之1位元之測試結果資料經由具有1位元之資料寬度之信號線140，輸出至MRAM100之外部。
MRAM100或ReRAM係隨機產生不良，且被指定位址之複數個位元之所有位元成為特定之位元值之概率較低。因此，於MRAM100或ReRAM之測試中，難以以與DRAM同樣之方法壓縮測定資料。
即，於上述圖3之構成中，即便複數個胞陣列110各者所包含之複數個胞陣列中僅1個為不良，測試結果資料亦顯示不合格。因此，於隨機產生不良之MRAM100或ReRAM中，測試結果資料為合格之概率極低，且難以進行適當之檢查。例如，於MRAM100或ReRAM中，實際上搭載進行根據ECC(Error Correction Code：錯誤校正碼)之錯誤校正之錯誤校正電路，且數位元之不良可藉由該錯誤校正電路校正。因此，測試結果資料較佳成為可將數位元之不良設為合格之構成。
[3.關於本揭示之實施形態] 接著，對本揭示之實施形態進行說明。圖4係顯示作為實施形態之半導體記憶裝置之MRAM(宏觀構造)之一例之構成之方塊圖。圖4所示之實施形態之MRAM100a相對於圖3所示之利用現有技術之MRAM100之構成，代替壓縮電路120設置不良數計數器200。另，於圖4中，省略由測試器20指示指令及位址之信號線及端子。
另，可使MRAM100a內置進行基於ECC之錯誤校正之錯誤校正電路。錯誤校正電路可設置於MRAM100a之外部。錯誤校正電路於測試時停止功能。
於圖4之例中，與上述之圖3同樣，圖之左側之2個胞陣列110及右側之2個胞陣列110分別藉由與具有多位元(例如32位元)之資料寬度之匯流排130a及130b相對之IO，而連接於未圖示之端子。將自各胞陣列110讀出之資料不變更地自該端子輸出。該端子及IO作為將自各胞陣列110讀出之資料輸出至外部之讀出資料輸出部發揮功能。匯流排130a及130b亦連接於不良數計數器200。
不良數計數器200例如對匯流排130a之32位元與匯流排130b之32位元之合計64位元之資料寬度之資料，計數不良位元之數量。不良數計數器200取得顯示所計數之不良位元之數量(不良數)之不良資訊。更具體而言，不良數計數器200取得成為自4個胞陣列110讀出之資料之不良位元數為0位元以上且n位元以下且因每個不良位元數而異之值的2位元以上且n位元以下之信號之不良資訊。此處，值n為相對於顯示匯流排130a及130b之資料寬度之合計位元數之值m(例如m=32×2=64)，成為[n＜m]之值。
再者，不良數計數器200於不良位元數為閾值以上之情形時，取得作為用以判別該不良位元數為閾值以上之判別信號之溢位資訊。作為更具體之例，不良數計數器200於不良位元數超過可以n位元表述之個數之情形時，取得顯示溢位之值(例如值[1])，作為溢位資訊。不良數計數器200將所取得之溢位資訊包含於不良資訊，作為測試結果資料輸出。
作為具體之例，若值n=2，則不良數計數器200可計數0～3個不良位元。不良數計數器200於不良位元數為0～3個之情形時，取得包含顯示不良位元數之2位元之值之不良資訊。溢位資訊設為顯示未溢位之值(例如值[0])。另一方面，不良數計數器200於不良位元數超過3個之情形時，取得顯示溢位之值之溢位資訊。
如此，不良數計數器200作為於在自胞陣列110讀出之資料中檢測出不良之情形時取得顯示不良之不良資訊之不良資訊取得部發揮功能。又，不良數計數器200於不良資訊中取得不良數，作為自LSB(Least Significant Bit：最低有效位元)至n位元為止之位元值。
圖5係顯示將自實施形態之不良數計數器200與不合格數對應而輸出之測試結果資料之例，與利用現有技術之壓縮電路120之測試結果資料進行對比之模式圖。於圖5之例中，設為值n=2，並將針對不良位元數之溢位的閾值設為4個。即，不良位元數為4個以上，且設為溢位。
於圖5中，分別顯示行A為利用現有技術之測試結果資料之例，行B為實施形態之測試結果資料之例。於行A所示之現有技術之例中，對於不合格數=0，將測試結果資料設為合格，而對於0以外之不合格數，將測試結果資料全部設為不合格。
與此相對，於行B所示之實施形態之例中，對於不合格數=0，測試結果資料中之不良資訊為合格(例如值[0])；對於不合格數=1～3，測試結果資料中之不良資訊為表示不合格數之值。不合格數為4個以上，則測試結果資料中之溢位資訊為表示溢位之值[溢位(overflow)]。
即，實施形態之不良數計數器200以n位元之資料取得與不合格數=0～2n-1相對之不良資訊。又，不良數計數器200於不合格數為閾值(=2n)以上之情形時，將溢位資訊設為顯示溢位之值[溢位]。
於值n=2時之例中，不良數計數器200以2位元之資料取得與不合格數=0～3相對之不良數，且於不合格數為閾值(=4)以上之情形時，將溢位資訊設為顯示溢位之值[溢位]。於以1位元之資料表述溢位資訊之情形時，不良資訊為3位元之測試結果資料，並藉由具有3位元之資料寬度之信號線141輸出至外部。
如此，藉由應用實施形態之不良數計數器200，而可針對非以所有位元之合格判定為前提之記憶體之測試做出因應。又，於值n=2之情形時，輸出測試結果資料之信號線141只要3條即可，可獲得測試器20之相同測數。
另，值n例如可根據相對於MRAM100a之規格等適當地設定。例如，值n可考慮根據應用於MRAM100a之ECC之錯誤校正能力而設定。
圖6係顯示實施形態之不良數計數器200之一例之構成之電路圖。圖6所示之不良數計數器200係資料寬度為m位元，與溢位相對之閾值為[4]之情形之例。
於圖6中，不良數計數器200例如包含與MRAM100a之IO中之資料寬度(=m位元)之位元數相應之數量之相同構成之單元210 1、210 2、210 3、……、210 x、……、210 m。即，不良數計數器200係將作為自胞陣列110讀出之資料之每個位元之圖案之各單元210 1～210 m重複連接而構成。
此後，於無需特別區分各單元210 1～210 m之情形時，將單元210 x作為各單元210 1～210 m中任意之單元適當說明。又，於無需特別區分各單元210 1～210 m之情形時，有時將各單元210 1～210 m代表性地記述為單元210。再者，於圖6中，將圖之右側之方向設為後段，左側之方向設為前段。此外，於以下，分別使值[1]對應於信號之高(High)狀態，值[0]對應於信號之低(Low)狀態。
單元210 x包含3個XOR電路220、221及222、2個AND電路230及231、1個OR電路240。
XOR電路220於一輸入端輸入匯流排130a及130b之各位元中位元位置x之資料(Data)[x]，於另一輸入端輸入與該資料[x]對應之期待值[x]。
此處，實施形態之期待值[x]顯示對該位元位置x之資料[x]期待之值。例如，先於由不良數計數器200進行之不良數之計數，預先於MRAM100a之各胞陣列110所包含之各記憶胞寫入特定值(例如值[1])。該情形時，期待自各記憶胞讀出之資料分別與該特定值相等。該情形時之特定值為期待值[x]。即，實施形態中之期待值為與概率中之期待值不同概念之值。
圖7係顯示實施形態中之期待值與資料(Data)之真理值表之模式圖。如圖7所示，於期待值與資料一致之情形時為合格，於期待值與資料不同之情形時為不合格。XOR電路220輸出值[0]作為顯示合格之值，輸出值[1]作為顯示不合格之值。
於單元210 x中XOR電路220分別於期待值[x]與資料[x]一致之情形時輸出值[0]，於不同之情形時輸出值[1]。如此，XOR電路220作為比較自胞陣列110讀出之資料[x]、與對該資料[x]設定之期待值[x]之比較器發揮功能。於XOR電路220之輸出顯示值[1]之情形時，可判別檢查對象之記憶胞中與該資料[x]對應之記憶胞為不良。如此，XOR電路220於期待值[x]與資料[x]不同之情形時，將輸出設為值[1]，並啟用顯示資料[x]為不良之旨意之信號。
於單元210 x中XOR電路220之輸出輸入至該單元210 x之XOR電路221及AND電路230各者之一輸入端。於XOR電路221及AND電路230各者之另一輸入端，輸入前段之單元210 x-1中之XOR電路221之輸出。另，於圖6中，於第1段之單元210 1中，對該XOR電路221之另一輸入端，自端子250 1輸入值[0]。同樣地，於單元210 1中，對後述之XOR電路222之另一輸入端，自端子250 2輸入值[0]。
單元210 x中之XOR電路221之輸出輸入至後段之單元201 x+1中之XOR電路221之另一輸入端。又，於單元210 x為最後段之單元210 m之情形時，XOR電路221之輸出作為不良數計數器200之第0位元(bit[0])之值，自不良數計數器200輸出。
單元210 x中之XOR電路221之輸出如下所述。 (1)XOR電路221係若期待值[x]與資料[x]一致，且前段之單元210 x-1中之XOR電路221之輸出(於單元210 1中為端子250 1)為值[0]，則輸出值[0]。 (2)XOR電路221係若期待值[x]與資料[x]一致，且前段之單元210 x-1中之XOR電路221(單元210 1以外之情形)之輸出為值[1]，則輸出值[1]。 (3)XOR電路221係若期待值[x]與資料[x]不同，且前段之單元210 x-1中之XOR電路221之輸出為值[0]，則輸出值[1]。 (4)XOR電路221係若期待值[x]與資料[x]不同，且前段之單元210 x-1中之XOR電路221之輸出為值[1]，則輸出值[0]。
單元210 x中之AND電路230之輸出如下所述。 (1)AND電路230係若期待值[x]與資料[x]一致，且前段之單元210 x-1中之XOR電路221之輸出(於單元210 1中為端子250 1)為值[0]，則輸出值[0]。 (2)AND電路230係若期待值[x]與資料[x]一致，且前段之單元210 x-1中之XOR電路221(單元210 1以外之情形)之輸出為值[1]，則輸出值[0]。 (3)AND電路230係若期待值[x]與資料[x]不同，且前段之單元210 x-1中之XOR電路221之輸出為值[0]，則輸出值[0]。 (4)AND電路230係若期待值[x]與資料[x]不同，且前段之單元210 x-1中之XOR電路221之輸出為值[1]，則輸出值[1]。
單元210 x中之AND電路230之輸出輸入至該單元210 x中之XOR電路222及AND電路231之一輸入端。於XOR電路222及AND電路231各者之另一輸入端，輸入前段之單元210 x-1中之XOR電路222之輸出。另，於圖6中，於第1段之單元210 1中，對該XOR電路之另一輸入端，自端子250 1輸入值[0]。
單元210 x中之XOR電路222及AND電路231將AND電路230之輸出、與前段之單元210 x-1中之XOR電路222之輸出作為輸入，與上述之XOR電路221及AND電路230同樣地動作。
即，單元210 x中之XOR電路222之輸出輸入至後段之單元201 x+1中之XOR電路222之另一輸入端。又，於單元210 x為最後段之單元210 m之情形時，XOR電路222之輸出作為不良數計數器200之第1位元(bit[1])之值，自不良數計數器200輸出。
於不良數計數器200中，單元210 x中之AND電路230於期待值[x]與資料[x]不同，且在該單元210 x之前段之任一單元210中期待值與資料不同之情形時，輸出值[1]。再者，單元210 x中之AND電路231於AND電路230之輸出為值[1]，且在該單元210 x之前段之任一單元210中AND電路230之輸出與XOR電路222之輸出不同之情形時，輸出值[1]。
即，於單元210 x中，將包含該單元210 x之單元210 x之前段之各單元210中期待值與資料不同之情形時之數量，即不良數相加。相加之不良數分別將第0位元之值自XOR電路221輸出，將第1位元之值自XOR電路222輸出，作為2進制之值。
單元210 x中之AND電路231之輸出輸入至OR電路240之一輸入端。於OR電路240之另一輸入端，輸入前段之單元210 x-1中之OR電路240之輸出。此處，於圖6中，於第1段之單元210 1中，對該OR電路240之另一輸入端，自端子250 3輸入值[0]。又，於單元210 x為最後段之單元210 m之情形時，OR電路240之輸出作為不良數計數器200之溢位資訊[溢位]，自不良數計數器200輸出。
即，若於各單元210 1～210 m中至少1個單元210中，AND電路231之輸出為值[1]，則自最後段之單元210 m之OR電路240，輸出值[1]之溢位資訊[溢位]。
如此，溢位資訊[溢位]於各單元210 1～210 m中至少1個單元210中在AND電路230及231產生位數溢位之情形時，為值[1]。因此，最後段之單元210 m中之OR電路240之輸出可與第0位元(bit[0])及第1位元(bit[1])一併被認為測試結果資料之第2位元(最上階位元)。由於該最上階位元之值藉由通過各單元210 1～210 m串聯連接之OR電路240輸出，故一旦遞增至值[1]後，即便於進而因不良而進行相加之情形時，亦不反轉。
圖8係顯示圖6所示之構成中模擬實施形態之不良數計數器200之動作之一例之結果之模式圖。另，圖8為值m=5、值n=2、並將與溢位相對之閾值設為[4]之情形之例。即，圖8係顯示於圖6之構成中，連接5個單元210時之模擬結果之例。於圖8之各波形中，高(High)狀態顯示值[1]，低(Low)狀態顯示值[0]。又，對各單元210輸入期待值[0](Low)。
圖中之符號a～f顯示與對5個單元210輸入之資料(Data)[0]～[4]之組合相應之狀態。符號a顯示資料[0]～[4]之任一者皆為值[0](Low)，即合格之狀態。符號b～f分別顯示資料[1]～[4]中1至4個為值[1]，即不合格之狀態。
不良數計數器200於自各記憶胞讀出之值(資料[0]～[4])與期待值[0]不同之情形時進行不良數之計數，並以2進制自第0位元(bit[0])及第1位元(bit[1])輸出計數結果。可知於不合格為閾值即4個以上之情形時，溢位資訊[溢位]為值[1]。即，於將溢位資訊[溢位]設為與第0及第1位元相對之第2位元時，不合格為4個以上之情形時，計數結果固定於閾值[4]。
如此，不良數計數器200整體構成例如將MRAM100a之IO中之資料寬度(=m位元)之同時讀出之各位元中之不良數進行相加之加法器。又，該加法器係於相加之不良數為0或未達閾值，輸出因每個不良數而異之值，且該不良數為閾值以上之情形時，將不良數之相加結果固定於閾值。
如此，藉由應用實施形態之不良數計數器200，而可於MRAM或ReRAM等所有位元之合格並非為前提之記憶體之測試中，計數不良數。此時，由於實施形態之不良數計數器200可以較記憶體之IO之資料寬度少之位元數輸出不合格數之資訊，故可獲得測試之該測數，且可縮短測試時間。又，因此，可進行不良數之計數，另一方面，可削減用以將測試結果資料輸出至測試器20之端子數。
再者，由於實施形態之不良數計數器200由將單元210於每個IO(每個位元)重複之重複圖案構成，故容易進行與IO之資料寬度相應之擴張。此外，於單元210中，藉由追加XOR電路221及AND電路230之組合電路，而可變更不良數之計數數及閾值。
[4.實施形態之第1變化例] 接著，對本揭示之實施形態之第1變化例進行說明。實施形態之第1變化例係將記憶體之IO分組，並於不良數計數器200中，根據分組後之組群設定期待值之例。
(4-1.實施形態之第1變化例之第1例) 首先，對4-1.實施形態之第1變化例之第1例進行說明。圖9係用以說明實施形態之第1變化例之第1例之模式圖。於圖9中，顯示不良數計數器200為值m=5、值n=2、並將與溢位相對之閾值設為[4]之情形之構成例。
於圖9之例中，於該構成中，將IO之各位元分組為資料[0]～[2]之組群260a、與資料[3]及[4]之組群260b之2個組群。
於圖9之例中，對與組群260a對應之單元210 1～210 3之XOR電路220，輸入期待值[X0](例如值[0])。另一方面，對與組群260b對應之單元210 4及210 5之XOR電路220，輸入與期待值[X0]不同之期待值[X1](例如值[1])。
於圖9之例中，以IO之相鄰之位元彼此進行分組，但這不限定於該例。例如，於IO中，可分組為奇數序號之位元之組群、與偶數序號之位元之組群。不限於此，亦可根據IO中之任意位元之組合進行分組。
(4-2.實施形態之第1變化例之第2例) 接著，對實施形態之第1變化例之第2例進行說明。於上述之實施形態之第1變化例之第1例中，基於硬體構成將IO之各位元分組。與此相對，於實施形態之第1變化例之第2例中，基於記憶體之邏輯構成將IO之各位元分組，並根據組群設定期待值。
圖10係用以說明實施形態之第1變化例之第2例之模式圖。於圖10中，MRAM100b(宏觀構造)作為記憶區域之邏輯性構成單位，包含4個組150(A1)、150(A2)、150(A3)及150(A4)。可認為該等組150(A1)、150(A2)、150(A3)及150(A4)為基於邏輯構成將胞陣列110分組者。於該第2例中，將該等組150(A1)、150(A2)、150(A3)及150(A4)各者作為組群處理，並根據組群設定期待值。
於圖10之例中，對與組150(A1)對應之IO之組群設定期待值[A1]，對與組150(A2)對應之IO之組群設定期待值[A2]。又，對與組150(A3)對應之IO之組群設定期待值[A3]，對與組150(A4)對應之IO之組群設定期待值[A4]。該情形時，作為一例，以期待值[A1]及[A3]分別為值[0]，期待值[A2]及[A4]分別為值[1]之方式，考慮與各組群相對之期待值之各種組合。
如實施形態之第1變化例之第1例及第2例所說明般，於不良數計數器200中，藉由根據IO之各位元經分組之組群設定期待值，而可進行更詳細之測試。
[5.實施形態之第2變化例] 接著，對實施形態之第2變化例進行說明。於上述實施形態中，於MRAM100a中，個別設置記憶體之IO之端子、與不良數計數器200用以輸出測試結果資料之端子。與此相對，於實施形態之第2變化例中，將記憶體之IO之端子、與用以輸出測試結果資料之端子共用。
圖11係用以說明實施形態之第2變化例之模式圖。於圖11中，MRAM100c由與匯流排130a及130b對應之IO、與輸出不良數計數器200之測試結果資料之信號線141，共用包含複數個端子之端子群160。例如，MRAM100c對端子群160所包含之複數個端子各者連接IO之各位元，且將信號線141之各位元連接於端子群160所包含之複數個端子中任意之端子。
如此，藉由共用記憶體之IO之端子與測試結果輸出端子，而可削減MRAM100c整體之端子數。
另，上述雖已對實施形態之技術應用於單體之半導體記憶裝置之例進行說明，但實施形態之技術亦可應用於其他構成之半導體記憶裝置。例如，實施形態之技術可應用於使用圖2B說明之混載記憶體30。該情形乃為對搭載於混載記憶體30之記憶體10b，設置實施形態所說明之不良數計數器200之構成。
又，上述雖已說明為將實施形態之技術應用於MRAM或ReRAM等、非以所有位元合格為前提之半導體記憶裝置，但這不限定於該例。即，實施形態之技術亦可應用於DRAM等以所有位元合格為前提之半導體記憶裝置。
另，本說明書所記載之效果僅為例示而非限定者，亦可為其他效果。
另，本技術亦可採取如下構成。 (1) 一種半導體記憶裝置，其具備： 記憶胞陣列，其包含複數個記憶胞； 讀出資料輸出部，其將自上述記憶胞陣列讀出之資料不變更地以m位元之位元寬度輸出至外部；及 不良資訊取得部，其於自上述記憶胞陣列讀出之資料中檢測出不良時，取得表示上述不良之不良資訊；且 上述不良資訊取得部藉由2個以上且n個以下之位元值而輸出不良資訊，該位元值係用以向外部輸出自上述記憶胞陣列讀出之資料之不良數為0至n位元(n＜m)位元、且因每個不良數而異之值，且各自表示1位元之資訊。 (2) 如上述(1)記載之半導體記憶裝置，其中 上述不良資訊取得部取得表示上述不良數之位元值中自LSB(Least Significant Bit)至上述n位元之位元數的位元值。 (3) 如上述(2)記載之半導體記憶裝置，其中 上述不良資訊取得部於上述不良數超過能以上述n位元表述之數量之情形時，輸出判別信號。 (4) 如上述(1)至(3)中任一項記載之半導體記憶裝置，其中 上述不良資訊取得部於上述不良資訊中最上階位元之值遞增之狀態下，進而檢測出上述不良之情形時，不將上述最上階位元之值反轉。 (5) 如上述(1)至(4)中任一項記載之半導體記憶裝置，其中 上述不良資訊取得部包含對自上述記憶胞陣列同時讀出之資料所包含之不良進行計數之加法器。 (6) 如上述(5)記載之半導體記憶裝置，其中 上述加法器藉由重複自上述記憶胞陣列讀出之資料之每個位元之圖案而構成。 (7) 如上述(1)至(6)中任一項記載之半導體記憶裝置，其中 上述不良資訊取得部包含：比較器，其比較自上述記憶胞陣列讀出之資料、與對上述讀出之資料預先設定之期待值；且 於上述比較器之比較結果顯示上述讀出之資料與上述期待值不同之情形時，啟用表示上述讀出之資料為不良之旨意之信號。 (8) 如上述(7)記載之半導體記憶裝置，其中 上述不良資訊取得部與將自上述記憶胞陣列同時讀出之資料分組後之複數個組群各者對應地設定上述期待值。 (9) 如上述(7)記載之半導體記憶裝置，其中 上述不良資訊取得部與基於邏輯構成將上述記憶胞陣列分組後之複數個組群各者對應地設定上述期待值。 (10) 如上述(1)至(9)中任一項記載之半導體記憶裝置，其中 上述不良資訊取得部將用以輸出上述不良資訊之輸出端子，與上述讀出資料輸出部用以輸出資料之輸出端子共用。 (11) 如上述(1)至(10)中任一項記載之半導體記憶裝置，其進而具備： 邏輯電路，其與上述讀出資料輸出部連接。 (12) 如上述(1)至(11)中任一項記載之半導體記憶裝置，其中 上述記憶胞使用電阻變化型元件作為記憶資料之記憶元件。 (13) 如上述(1)至(12)中任一項記載之半導體記憶裝置，其中 上述記憶胞使用磁性電阻元件作為記憶資料之記憶元件。
10,10a,10b:記憶體 20:測試器 30:混載記憶體 40:邏輯電路 50,160:端子群 51:測試端子 60:IO 100,100a,100b,100c:MRAM 110:胞陣列 120:壓縮電路 130a,130b:匯流排 140,141:信號線 150(A1),150(A2),150(A3),150(A4):組 200:不良數計數器 210:單元 210 1,210 2,210 3,210 4,210 5,210 x,210 m:單元 220,221,222:XOR電路 230,231:AND電路 240:OR電路 250 1,250 2,250 3:端子 260a,260b:組群 a～f:符號
圖1係概略性顯示可應用本揭示之技術之記憶體之檢查系統之模式圖。 圖2A係用以概略性說明利用現有技術之記憶體之檢查方法之模式圖。 圖2B係用以概略性說明利用現有技術之針對混載記憶體之記憶體之檢查方法之模式圖。 圖3係概略性顯示利用現有技術之MRAM之宏觀構造之模式圖。 圖4係顯示作為實施形態之半導體記憶裝置之MRAM(宏觀構造)之一例之構成之方塊圖。 圖5係顯示使自實施形態之不良數計數器根據不合格數輸出之測試結果資料之例，與利用現有技術之壓縮電路之測試結果資料對比之模式圖。 圖6係顯示實施形態之不良數計數器之一例之構成之電路圖。 圖7係顯示實施形態中之期待值與資料之真理值表之模式圖。 圖8係顯示模擬實施形態之不良數計數器之動作之一例之結果之模式圖。 圖9係用以說明實施形態之第1變化例之第1例之模式圖。 圖10係用以說明實施形態之第1變化例之第2例之模式圖。 圖11係用以說明實施形態之第2變化例之模式圖。
100a:MRAM
110:胞陣列
130a,130b:匯流排
141:信號線
200:不良數計數器

Claims (13)

  1. 一種半導體記憶裝置，其具備： 記憶胞陣列，其包含複數個記憶胞； 讀出資料輸出部，其將自上述記憶胞陣列讀出之資料不變更地以m位元之位元寬度輸出至外部；及 不良資訊取得部，其於自上述記憶胞陣列讀出之資料中檢測出不良時，取得表示上述不良之不良資訊；且 上述不良資訊取得部藉由2個以上且n個以下之位元值而輸出不良資訊，該位元值係用以向外部輸出自上述記憶胞陣列讀出之資料之不良數為0至n位元(n＜m)位元、且因每個不良數而異之值，且各自表示1位元之資訊。
  2. 如請求項1之半導體記憶裝置，其中 上述不良資訊取得部取得表示上述不良數之位元值中自LSB(Least Significant Bit：最低有效位元)至上述n位元之位元數的位元值。
  3. 如請求項2之半導體記憶裝置，其中 上述不良資訊取得部於上述不良數超過能以上述n位元表述之數量之情形時，輸出判別信號。
  4. 如請求項1之半導體記憶裝置，其中 上述不良資訊取得部於上述不良資訊中最上階位元之值遞增之狀態下，進而檢測出上述不良之情形時，不將上述最上階位元之值反轉。
  5. 如請求項1之半導體記憶裝置，其中 上述不良資訊取得部包含對自上述記憶胞陣列同時讀出之資料所包含之不良進行計數之加法器。
  6. 如請求項5之半導體記憶裝置，其中 上述加法器藉由重複自上述記憶胞陣列讀出之資料之每個位元之圖案而構成。
  7. 如請求項1之半導體記憶裝置，其中 上述不良資訊取得部包含：比較器，其比較自上述記憶胞陣列讀出之資料、與對上述讀出之資料預先設定之期待值；且 於上述比較器之比較結果顯示上述讀出之資料與上述期待值不同之情形時，啟用表示上述讀出之資料為不良之旨意之信號。
  8. 如請求項7之半導體記憶裝置，其中 上述不良資訊取得部與將自上述記憶胞陣列同時讀出之資料分組後之複數個組群各者對應地設定上述期待值。
  9. 如請求項7之半導體記憶裝置，其中 上述不良資訊取得部與基於邏輯構成將上述記憶胞陣列分組後之複數個組群各者對應地設定上述期待值。
  10. 如請求項1之半導體記憶裝置，其中 上述不良資訊取得部將用以輸出上述不良資訊之輸出端子，與上述讀出資料輸出部用以輸出資料之輸出端子共用。
  11. 如請求項1之半導體記憶裝置，其進而具備： 邏輯電路，其與上述讀出資料輸出部連接。
  12. 如請求項1之半導體記憶裝置，其中 上述記憶胞使用電阻變化型元件作為記憶資料之記憶元件。
  13. 如請求項1之半導體記憶裝置，其中 上述記憶胞使用磁性電阻元件作為記憶資料之記憶元件。
TW110149530A 2021-01-22 2021-12-30 半導體記憶裝置 TW202236289A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-008944 2021-01-22
JP2021008944A JP2022112914A (ja) 2021-01-22 2021-01-22 半導体記憶装置

Publications (1)

Publication Number Publication Date
TW202236289A true TW202236289A (zh) 2022-09-16

Family

ID=82548903

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110149530A TW202236289A (zh) 2021-01-22 2021-12-30 半導體記憶裝置

Country Status (3)

Country Link
JP (1) JP2022112914A (zh)
TW (1) TW202236289A (zh)
WO (1) WO2022158349A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1166888A (ja) * 1997-08-26 1999-03-09 Toshiba Corp 不良救済処理方法及びその装置並びにそのシステム
JP3538334B2 (ja) * 1999-03-23 2004-06-14 沖電気工業株式会社 メモリテスト方法、メモリテスト回路及び半導体集積回路
JP2006236551A (ja) * 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
JP2007280546A (ja) * 2006-04-10 2007-10-25 Advantest Corp 半導体試験装置および半導体装置の試験方法
KR102250423B1 (ko) * 2015-01-13 2021-05-12 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
JP6858636B2 (ja) * 2017-05-18 2021-04-14 富士通セミコンダクターメモリソリューション株式会社 半導体記憶装置
JP2020042869A (ja) * 2018-09-06 2020-03-19 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2022112914A (ja) 2022-08-03
WO2022158349A1 (ja) 2022-07-28

Similar Documents

Publication Publication Date Title
KR930001792B1 (ko) 메모리 테스트방법 및 장치
TWI382190B (zh) 測試裝置及測試方法
US7984358B1 (en) Error-correction memory architecture for testing production errors
US8397132B2 (en) Memory device
JPS63102098A (ja) 集積回路
US7913126B2 (en) Semiconductor memory device and method of testing same
US20210174892A1 (en) Error-Correcting Code-Assisted Memory Repair
JPS6042560B2 (ja) 半導体記憶装置
CN112420115A (zh) 一种动态随机存取存储器的故障检测方法
US6973612B1 (en) Familial correction with non-familial double bit error detection for directory storage
US8161344B2 (en) Circuits and methods for error coding data blocks
TW202236289A (zh) 半導體記憶裝置
US20030154426A1 (en) Method and apparatus for programmable BIST and an optional error counter
JP2740899B2 (ja) 記憶装置自己試験方法及びその装置
CN115349149A (zh) 使用存储器内建自测试的参考位测试和修复
WO2004113941A1 (ja) 試験装置
JP3550295B2 (ja) 半導体記憶装置の並列テスト回路装置およびテスト回路装置
JP2003505816A (ja) 誤りパターンの間の所定の対応関係の検出時にその誤りパターンのうちの１つのみを圧縮応答の形式で信号化するための誤り応答信号化モードによってテストすることのできる、メモリアレイおよびメモリベース装置をテストする方法
US20240231992A9 (en) Memory address generation device, method and testing device for test mode and memory apparatus
US20240134735A1 (en) Memory address generation device, method and testing device for test mode and memory apparatus
US6963512B2 (en) Autotesting method of a memory cell matrix, particularly of the non-volatile type
JPS6132756B2 (zh)
CN115904228A (zh) 闪存的数据随机化处理方法和装置
JPH1196793A (ja) 半導体メモリ試験装置
JPS6235199B2 (zh)