KR20230159200A - 플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치 - Google Patents

플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치 Download PDF

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KR20230159200A
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플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치가 개시된다. 메모리 장치는 로우들이 세그먼트들로 분할되고 칼럼들을 틱들로 분할된 메모리 셀 어레이, 및 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고 제1 목적지 어드레스에 대응하는 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어하는 리페어 회로를 포함한다. 리페어 회로는 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 제1 목적지 어드레스를 저장하고, 메모리 장치로 인가되는 칼럼 어드레스 및 제1 소스 어드레스에 기초하여 제2 SD 플래그 신호를 생성하고, 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 제1 불량 칼럼 대신에 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행한다.

Description

플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치 {Memory device including flexible column repair circuit}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 더욱 상세하게는 불량 어드레스를 저장하는 퓨즈 어레이의 사이즈를 감소시키기 위하여 퓨즈 어레이 일부를 공유해서 재사용하는 플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치에 관한 것이다.
반도체 칩은 반도체 제조 공정을 통해 만들어지고, 이후 웨이퍼, 다이 또는 패키지 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고, 일부 메모리 셀이 불량일 경우 리페어 동작을 수행하여 반도체 칩을 구제한다. DRAM(Dynamic Random Access Memory)과 같은 반도체 칩은 미세 공정화가 계속됨에 따라 제조 공정 상에 에러 발생 가능성이 증가하고 있다. 또한, 초기 테스트 단계에서 검출되지 못했더라도 칩 동작 중에 에러가 발생할 수 있다.
대용량 데이터의 안정적이고 빠른 실시간 처리를 위해서 고용량을 갖는 DRAM에 대한 요구가 증가한다. 그런데, DRAM의 성능 품질이 시간에 따라 변경될 수 있다. 메모리 시스템은 DRAM에 대하여 RAS(Reliability Availability Serviceability, 안정성, 가용성 및 유지보수 편의성) 기능들을 기대할 수 있다. 이에 따라, 어떤 DRAM은 메모리 셀 어레이(Memory Cell Array: MCA)에 대한 테스트 동작 및 리페어 동작을 수행하도록 구성될 수 있는데, MCA 내 불량 셀을 검출하기 위한 테스트 패턴을 제공하고, MCA의 불량 메모리 셀을 리던던시 메모리 셀로 리페어할 수 있다.
한편, 테스트에서 검출된 불량 어드레스는 DRAM 내 비휘발성 메모리(예, 퓨즈 어레이)에 저장되고, 불량 어드레스에 대한 리페어 동작이 수행될 수 있다. 불량 어드레스를 저장하기 위해 복수의 퓨즈들을 사용하는 경우, 불량 어드레스 수에 따라 비례적으로 많은 수의 퓨즈들이 필요해지고, 불량 어드레스를 저장할 퓨즈 어레이 공간이 부족해지는 문제점이 발생될 수 있다. 따라서, 리페어 동작에서 퓨즈 어레이 일부를 공유해서 재사용할 수 있다면, 한정된 퓨즈 어레이 자원을 이용하여 RAS 기대(expection)를 충족시킬 수 있을 것이다. 또한, 퓨즈 어레이 사이즈를 최소화할 수 있을 것이다.
본 발명의 목적은 퓨즈 어레이 사이즈를 감소시키기 위하여 퓨즈 어레이 일부를 공유해서 재사용하는 플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치를 제공하는 데 있다.
본 발명의 실시예들에 따른 버스트 길이(BL)에 상응하는 데이터를 억세스하는 메모리 장치는, 복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 로우들을 세그먼트들로 분할하고 상기 칼럼들을 틱들로 분할하고, 상기 틱들은 상기 세그먼트들 각각에서 상기 BL의 버스트 데이터에 대응하는 노멀 틱들과 상기 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함하고; 및 상기 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 상기 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고, 상기 제1 목적지 어드레스에 대응하는 상기 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어하는 리페어 회로를 포함하고, 상기 리페어 회로는 상기 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 상기 제1 목적지 어드레스를 저장하고, 상기 메모리 장치로 인가되는 칼럼 어드레스 및 상기 제1 소스 어드레스에 기초하여 제2 SD 플래그 신호를 생성하고, 상기 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 상기 제1 불량 칼럼 대신에 상기 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행한다.
본 발명의 실시예들에 따른 버스트 길이(BL)에 상응하는 데이터를 억세스하는 메모리 장치는, 복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 로우들을 세그먼트들로 분할하고 상기 칼럼들을 틱들로 분할하고, 상기 틱들은 상기 세그먼트들 각각에서 상기 BL의 버스트 데이터에 대응하는 노멀 틱들과 상기 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함하고; 및 상기 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 상기 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고, 상기 제1 목적지 어드레스에 대응하는 상기 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어하는 리페어 회로를 포함하고, 상기 리페어 회로는 상기 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 상기 제1 목적지 어드레스를 저장하고, 상기 메모리 장치로 인가되는 칼럼 어드레스, 상기 제1 소스 어드레스 및 제1 상기 소스 어드레스와 관련된 플래그 신호에 기초하여 제2 SD 플래그 신호를 생성하고, 상기 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 상기 제1 불량 칼럼 대신에 상기 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행한다.
본 발명의 실시예들에 따른 버스트 길이(BL)에 상응하는 데이터를 억세스하는 메모리 장치는, 복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 로우들을 세그먼트들로 분할하고 상기 칼럼들을 틱들로 분할하고, 상기 틱들은 상기 세그먼트들 각각에서 상기 BL의 버스트 데이터에 대응하는 노멀 틱들과 상기 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함하고; 및 상기 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 상기 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로의 맵핑 관계를 표시하는 제1 소스-목적지(SD) 플래그 신호를 저장하고, 상기 제1 노멀 틱에서 발생된 제2 불량 칼럼의 제2 소스 어드레스가 상기 제1 목적지 어드레스에 맵핑되도록 표시하는 제2 SD 플래그 신호를 저장하는 리페어 회로를 포함하고, 상기 리페어 회로는 상기 제1 및 제2 소스 어드레스들을 제1 목적지 어드레스로 1차 리페어한 후, 상기 제1 목적지 어드레스에 대응하는 상기 스페어 틱의 제1 및 제2 리던던시 칼럼들로 2차 리페어한다.
본 발명의 메모리 장치에 따르면, 소스-목적지 어드레스 맵핑에 사용되는 퓨즈 어레이 일부를 공유해서 재사용함으로써, 퓨즈 어레이 사이즈를 줄이고 RAS 기능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 테스트하는 테스트 시스템을 개념적으로 나타내는 도면이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 칼럼 리페어 방법을 설명하기 위한 도면들이다.
도 4 내지 도 6은 도 1의 리페어 어드레스 저장 회로를 설명하는 예시적인 도면들이다.
도 7은 도 1의 리페어 회로를 설명하는 도면이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른, 퓨즈 어레이 사이즈를 감소시키기 위하여 퓨즈 어레이 일부를 공유하는 방법을 개념적으로 설명하는 도면들이다.
도 11 내지 도 14는 본 발명의 실시예에 따른 소스-목적지 플래그 발생 회로를 설명하는 도면들이다.
도 15는 본 발명의 실시예들에 따른 리페어 회로를 설명하는 도면이다.
도 16은 본 발명의 실시예들에 따른 플렉서블 칼럼 리페어 회로를 포함하는 시스템을 나타내는 블록 다이어그램이다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 테스트하는 테스트 시스템을 개념적으로 나타내는 도면이다.
도 1을 참조하면, 테스트 시스템(100)에서 테스트 장비(110)가 메모리 장치(120)를 테스트하는 방법을 보여준다. 테스트 장비(110)는 더트(DUT(Device Under Test))인 메모리 장치(120)를 테스트하는 테스트 호스트(112)를 포함할 수 있다. 테스트 호스트(112)는 메모리 장치(120)에 대한 테스트 동작을 수행하도록 하드웨어, 소프트웨어, 펌웨어를 제어하는 중앙 처리 장치(CPU, 114)를 포함할 수 있다. 테스트 호스트(112)는 중앙 처리 장치(114)의 테스트 신호를 메모리 장치(120)로 전송하거나 메모리 장치(120)의 테스트 신호에 대한 수행 결과 값을 중앙 처리 장치(114)로 전송할 수 있다.
테스트 호스트(112)는 테스트 프로그램으로 구현될 수 있다. 테스트 프로그램은 테스트 동작을 수행하기 위한 테스트 알고리즘 또는 패턴을 포함할 수 있다. 예를 들어, 테스트 호스트(112)는 더트(DUT)의 저장 영역, 즉 메모리 장치(120)의 메모리 셀 어레이(122)에 특정 데이터를 저장한 후, 이를 읽은 후에 읽혀진 데이터가 특정 데이터와 동일한지 여부에 따라 테스트 동작의 패스/페일을 판정할 수 있다. 테스트 호스트(112)는 메모리 장치(120)에 대해 다양한 구동 조건에서 전압/전류/주파수의 변화를 측정하여 변화의 범위가 허용 범위인지 테스트할 수 있다.
메모리 장치(120)는 DRAM으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(120)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 메모리 장치(120)는 SRAM(Static RAM), 고대역폭 메모리(high bandwidth memory, HBM) 또는 프로세서-인-메모리(Processor In Memory: PIM)로 구현될 수도 있다.
실시예에 따라, 메모리 장치(120)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 예시적으로, 메모리 장치(120)는 플래시 메모리 또는 PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수 있다.
테스트 호스트(112)는 채널(130)을 통해 메모리 장치(120)를 테스트할 수 있다. 채널(130)은 테스트 호스트(112)와 메모리 장치(120)를 물리적으로 또는 전기적으로 연결하는 버스를 포함할 수 있다. 예를 들어, 클록(CK)은 클록 버스를 통해 메모리 장치(120)에 의해 수신되고, 커맨드 및 어드레스(CA)는 커맨드/어드레스 버스를 통해 메모리 장치(120)에 의해 수신되고, 데이터(DQ)는 데이터 버스를 통해 테스트 호스트(112)와 메모리 장치(120) 사이에 제공될 수 있다. 도면의 간결성을 위하여, 테스트 호스트(112)와 메모리 장치(120) 사이에 하나의 신호 라인을 통하여 신호가 전송되는 것으로 도시하고 있으나, 실제로 각각의 버스는 신호가 제공되는 하나 이상의 신호 라인을 포함할 수 있다.
테스트 호스트(112)는 메모리 동작을 테스트하기 위해 메모리 장치(120)에 커맨드를 제공할 수 있다. 메모리 커맨드의 비제한적인 예는 다양한 동작의 타이밍을 제어하기 위한 타이밍 커맨드, 메모리를 억세스하기 위한 억세스 커맨드, 예컨대, 독출 동작을 수행하기 위한 독출 커맨드 및 기입 동작을 수행하기 위한 기입 커맨드 등을 포함할 수 있다.
테스트 시에, 테스트 호스트(112)에 의해 메모리 장치(120)로 기입 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 기입 커맨드 및 관련 어드레스를 수신하고, 기입 동작을 수행하여 테스트 호스트(112)로부터 기입 데이터를 관련 어드레스에 대응하는 메모리 위치에 기입할 수 있다. 기입 데이터는 기입 커맨드의 수신과 관련한 타이밍에 따라 테스트 호스트(112)에 의해 메모리 장치(120)로 제공된다. 예를 들어, 타이밍은 테스트 호스트(112)에 의해 메모리 장치(120)로 기입 데이터가 제공될 때, 기입 커맨드 이후의 클록 사이클 수를 나타내는 기입 레이턴시(WL) 값에 기초할 수 있다. WL 값은 테스트 호스트(112)에 의해 메모리 장치(120)의 모드 레지스터 세트(MRS)에 프로그래밍될 수 있다. 알려진 바와 같이, 메모리 장치(120)의 MRS는 다양한 동작 모드 설정을 위한 및/또는 메모리 동작을 위한 특징 선택을 위한 정보로 프로그래밍될 수 있다.
테스트 시에, 테스트 호스트(112)에 의해 메모리 장치(120)로 독출 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 독출 커맨드 및 관련 어드레스를 수신하고, 독출 동작을 수행하여 관련 어드레스에 대응하는 메모리 위치로부터 독출 데이터를 출력할 수 있다. 독출 데이터는 독출 커맨드의 수신과 관련한 타이밍에 따라 메모리 장치(120)에 의해 테스트 호스트(112)로 제공될 수 있다. 예를 들어, 타이밍은 독출 데이터가 메모리 장치(120)에 의해 테스트 호스트(112)로 제공될 때, 독출 커맨드 이후의 클록 사이클 수를 나타내는 독출 레이턴시(RL) 값에 기초할 수 있다. RL 값은 테스트 호스트(112)에 의해 메모리 장치(120)에 설정될 수 있다. 예를 들어, RL 값은 메모리 장치(120)의 MRS에 프로그래밍될 수 있다.
테스트 호스트(112)는 테스트 시 불량 어드레스를 검출하고 검출된 불량 어드레스를 메모리 장치(120)에 제공할 수 있다. 테스트 호스트(112)는 불량 어드레스를 메모리 장치(120) 내 비휘발성 메모리(예, 퓨즈 어레이)에 저장하고, 불량 어드레스에 대한 리페어 동작이 수행되도록 메모리 장치(120)에 지시할 수 있다. 메모리 장치(120)는 불량 어드레스에 의해 선택되는 불량 워드라인을 리던던시 워드라인으로 대체하거나, 불량 어드레스에 의해 선택되는 불량 비트라인을 리던던시 비트라인으로 대체하는 리페어 동작을 수행할 수 있다.
메모리 장치(120)는 메모리 셀 어레이(122) 및 리페어 회로(124)를 포함할 수 있다. 메모리 셀 어레이(122)는 복수의 로우들(또는 워드라인들)과 복수의 칼럼들(또는 비트라인들), 그리고 로우들과 칼럼들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(122)의 메모리 셀은 휘발성 메모리 셀, 예컨대, DRAM 셀일 수 있다. 또한, 메모리 셀 어레이(122)는 메모리 셀에 결함(defect) 또는 불량이 발생하는 경우 불량 메모리 셀을 리페어하기 위한 리던던시 메모리 셀들이 연결되는 리던던시 로우들 및/또는 리던던시 칼럼들을 포함할 수 있다.
일부 실시예에 따라, 메모리 셀 어레이(122)는, 도 2에 도시된 바와 같이, 로우들이 세그먼트들로 분할되고 칼럼들은 틱들로 분할될 수 있다. 틱들은 세그먼트들 각각에서 버스트 길이의 버스트 데이터에 대응하는 노멀 틱들과 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함할 수 있다.
리페어 회로(124)는 메모리 셀 어레이(122)에서 검출된 불량 메모리 셀들을 리던던시 메모리 셀들로 리페어하도록 구성될 수 있다. 리페어 회로(124)는 메모리 장치(120)의 반도체 제조 공정 후 EDS 테스트를 통해 검출되는 불량 셀들을 리페어를 수행할 수 있다. 또한, 리페어 회로(124)는 메모리 장치(120)의 패키지/모듈/실장 테스트 중 발생되는 불량 메모리 셀들을 리던던시 메모리 셀들로 리페어하는 포스트 패키지 리페어(PPR) 동작을 수행할 수 있다.
리페어 회로(124)는 메모리 셀 어레이(122)에서 검출된 불량 칼럼들을 리던던시 칼럼들로 리페어하기 위하여, 소스-목적지(SD) 플래그 발생 회로(126) 및 리페어 어드레스 저장 회로(128)를 포함할 수 있다.
일부 실시예에 따라, 리페어 회로(124)는 메모리 셀 어레이(122)의 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고, 제1 목적지 어드레스에 대응하는 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어할 수 있다.
일부 실시예에 따라, 리페어 회로(124)는 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 제1 목적지 어드레스를 저장하고, 메모리 장치로 인가되는 칼럼 어드레스 및 제1 소스 어드레스에 기초하여 제2 SD 플래그 신호를 생성하고, 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 제1 불량 칼럼 대신에 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행할 수 있다.
일부 실시예에 따라, 리페어 회로(124)는 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 제1 목적지 어드레스를 저장하고, 메모리 장치(120)로 인가되는 칼럼 어드레스, 제1 소스 어드레스 및 제1 소스 어드레스와 관련된 플래그 신호에 기초하여 제2 SD 플래그 신호를 생성하고, 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 제1 불량 칼럼 대신에 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행할 수 있다.
일부 실시예에 따라, 리페어 회로(124)는 제1 소스 어드레스를 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로의 맵핑 관계를 표시하는 제1 소스-목적지(SD) 플래그 신호를 저장하고, 제1 노멀 틱에서 발생된 제2 불량 칼럼의 제2 소스 어드레스가 제1 목적지 어드레스에 맵핑되도록 표시하는 제2 SD 플래그 신호를 저장하고, 제1 및 제2 소스 어드레스들을 제1 목적지 어드레스로 1차 리페어한 후, 제1 목적지 어드레스에 대응하는 스페어 틱의 제1 및 제2 리던던시 칼럼들로 2차 리페어할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 칼럼 리페어 방법을 설명하기 위한 도면들이다. 도 2는 도 1의 메모리 셀 어레이(122)의 로우 및 칼럼 방향에 따른 구조를 설명하고, 도 3은 도 2의 다수의 세그먼트(SEG[0]~SEG[m-1]) 중에서 예컨대, SEG[1] 세그먼트에서 발생된 불량 칼럼 유형들을 설명한다.
도 2를 참조하면, 메모리 셀 어레이(122)는 로우 방향으로 m(m은 자연수)개의 세그먼트(SEG[0]~SEG[m-1])로 분할하고, 칼럼 방향으로 n+1(n은 자연수)개의 틱(TICK[0]~TICK[n])으로 분할하도록 구성될 수 있다. 메모리 셀 어레이(122)는 세그먼트 및 틱으로 분할된 복수개의 서브 어레이(201)을 포함하고, 복수개의 서브 어레이(201) 각각은 복수개의 워드라인들(WL1~WLi)과 비트라인들(BL1~BLj)을 포함할 수 있다. 복수개의 메모리 셀들(MC)이 워드라인들(WL1~WLi)과 비트라인들(BL1~BLj)이 교차하는 지점에 위치할 수 있다.
각 세그먼트(SEG[0]~SEG[m-1])에서, n+1개 틱(TICK[0]~TICK[n]) 중에서 n개의 틱(TICK[0]~TICK[n-1])은 메모리 장치(120)에 설정된 버스트 길이(Burst Length, BL)에 대응하는 버스트 데이터를 저장하도록 구성될 수 있다. 그리고 나머지 TICK[n] 틱은 TICK[0]~TICK[n-1]) 틱들에서 발생되는 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱으로 사용되도록 구성될 수 있다.
일부 실시예에서, 버스트 길이 BL=16으로 설정된 경우, 각 세그먼트(SEG[0]~SEG[m-1])는 17개 틱(TICK[0]~TICK[16])을 포함할 수 있다. TICK[0] 틱에는 첫번째 버스트 데이터(BL0)을 저장하고, TICK[1] 틱에는 두번째 버스트 데이터(BL1)를 저장하고, TICK[15] 틱에는 마지막 버스트 데이터(BL15)를 저장하도록 구성될 수 있다. 그리고 TICK[16] 틱은 16개 틱(TICK[0]~TICK[15])에서 발생되는 불량 비트라인을 리페어하는 스페어 틱으로 사용되도록 구성될 수 있다. 설명의 편의를 위하여, BL0 버스트 데이터가 저장되는 TICK[0] 틱을 0T 틱, BL1 버스트 데이터가 저장되는 TICK[1] 틱을 1T 틱, 그리고 BL2 버스트 데이터가 저장되는 TICK[2] 틱을 2T 틱이라고 지칭하고, 스페어 틱을 ST 틱이라고 지칭할 수 있다. 스페어 틱에 대조적으로 개념으로서, 버스트 길이(BL)에 대응하는 버스트 데이터를 저장하는 틱은 노멀 틱으로 지칭될 수 있다.
일부 실시예에 따라, 메모리 셀 어레이(122)는 버스트 길이 BL=16에 대응하는 데이터 세트에 기초하여 생성되는 에러 정정 코드(ECC)를 저장하는 에러 정정 코드 틱을 더 포함하도록 구성될 수 있다. 이 경우, 각 세그먼트(SEG[0]~SEG[m-1])는 18개 틱(TICK[0]~TICK[17])을 포함할 수 있다. TICK[0]~TICK[15] 틱에는 버스트 길이 BL=16에 대응하는 데이터 세트를 저장하고, TICK[16] 틱에 에러 정정 코드(ECC)를 저장하고, TICK[17] 틱은 ST 틱으로 사용될 수 있다.
일부 실시예에 따라, 버스트 길이 BL=32로 설정된 경우, 메모리 셀 어레이(122)는 제1 버스트 길이 BL=16 데이터 세트를 저장하는 TICK[0]~TICK[15] 틱과 제1 버스트 길이 BL=16 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 TICK[16] 틱을 포함하고, 제2 버스트 길이 BL=16 데이터 세트를 저장하는 TICK[17]~TICK[32] 틱과 제2 버스트 길이 BL=16 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 TICK[33] 틱을 포함하도록 구성될 수 있다. TICK[34] 틱은 ST 틱으로 사용될 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 어레이(122)는 메모리 장치(120)에 설정된 버스트 길이에 따라 다양한 수의 틱으로 분할될 수 있다. 버스트 길이에 대응하는 데이터를 저장하는 0T, 1T, 2T, ?? 틱에 포함된 불량 칼럼은 ST 틱의 리던던시 칼럼으로 리페어될 수 있다. 이러한 칼럼 리페어 동작을 보다 효율적으로 수행하기 위하여, 메모리 셀 어레이(122)는 다양한 수의 세그먼트들로 구성될 수 있다. 예시적으로, 메모리 셀 어레이(122)는 16개 세그먼트(SEG[0]~SEG[15])로 분할될 수 있다.
도 3을 참조하면, 도 2의 다수의 세그먼트(SEG[0]~SEG[m-1]) 중에서 SEG[1] 세그먼트에서 발생된 불량 칼럼들을 리페어하는 방법을 보여준다. SEG[1] 세그먼트에 포함된 0T. 1T, 2T, ?? 틱들 각각은 버스트 길이에 해당하는 데이터를 저장하는데, 각 버스트 길이에 대응하는 데이터는 칼럼 선택 신호(CSL)에 의해 선택된 비트라인을 통해 억세스될 수 있다. 칼럼 선택 신호(CSL)는 칼럼 어드레스를 디코딩하여 생성될 수 있다. 예컨대, SEG[1] 세그먼트에 포함된 틱들(0T. 1T, 2T, ??) 각각은 4개의 칼럼들(또는 비트라인들)을 포함하고, 4개의 칼럼들은 제1 내지 제4 칼럼 선택 신호(CSL0 내지 CSL3)에 의해 선택되도록 설계될 수 있다. 실시예에 따라, 틱들(0T. 1T, 2T, ??)은 다양한 수의 칼럼들을 포함하고, 칼럼들 각각은 해당 칼럼 선택 신호에 의해 억세스될 수 있다.
예시적으로, 제1 칼럼 선택 신호(CSL0)에 의해 출력되는 제1 버스트 데이터 세트는, 0T 틱의 칼럼(300)에서 BL0 버스트 데이터가 출력되고 1T 틱의 칼럼(310)에서 BL1 버스트 데이터가 출력되고 2T 틱의 칼럼(320)에서 BL2 버스트 데이터가 출력되도록 구성될 수 있다. 제2 칼럼 선택 신호(CSL1)에 의해 출력되는 제2 버스트 데이터 세트는, 0T 틱의 칼럼(301)에서 BL0 버스트 데이터가 출력되고 1T 틱의 칼럼(311)에서 BL1 버스트 데이터가 출력되고 2T 틱의 칼럼(321)에서 BL2 버스트 데이터가 출력되도록 구성될 수 있다. 제3 칼럼 선택 신호(CSL2)에 의해 출력되는 제3 버스트 데이터 세트는, 0T 틱의 칼럼(302)에서 BL0 버스트 데이터가 출력되고 1T 틱에서 BL1 버스트 데이터가 출력되고 2T 틱에서 BL2 버스트 데이터가 출력되도록 구성될 수 있다. 제4 칼럼 선택 신호(CSL3)에 의해 출력되는 제4 버스트 데이터 세트는, 0T 틱의 칼럼(303)에서 BL0 버스트 데이터가 출력되고 1T 틱에서 BL1 버스트 데이터가 출력되고 2T 틱에서 BL2 버스트 데이터가 출력되도록 구성될 수 있다.
SEG[1] 세그먼트는 0T 및 2T 틱에서 제1 칼럼 선택 신호(CSL0)와 관련된 제1 불량 유형(A)과 제2 칼럼 선택 신호(CSL1)와 관련된 제2 불량 유형(B)을 보여준다. 제1 불량 유형(A)은 0T 틱의 불량 칼럼(300)과 2T 틱의 불량 칼럼(320)을 포함하고, 제2 불량 유형(B)은 0T 틱의 불량 칼럼(301)과 2T 틱의 불량 칼럼(321)을 포함한다. 0T 및 2T 틱 각각의 불량 칼럼(300, 320, 301, 321)은 ST 틱의 리던던시 칼럼(333, 330, 332, 331)으로 리페어될 수 있는데, 소스-목적지 리페어 동작을 이용하여 리페어될 수 있다.
제1 불량 유형(A)에서, 제1 칼럼 선택 신호(CSL0)에 응답하여 0T 틱의 칼럼(300)에서 BL0 버스트 데이터가 출력되고, 1T 틱의 칼럼(310)에서 BL1 버스트 데이터가 출력되고, 2T 틱의 칼럼(320)에서 BL2 버스트 데이터가 출력될 때, 테스트 호스트(112, 도 1)에 의한 테스트 결과로서 0T 틱의 칼럼(300)과 2T 틱의 칼럼(320)이 불량 칼럼으로 검출될 수 있다. 0T 틱의 불량 칼럼(300)과 2T 틱의 불량 칼럼(320) 각각은 최종적으로 ST 틱의 리던던시 칼럼(333)과 리던던시 칼럼(330) 각각으로 리페어될 수 있다.
구체적으로, 2T 틱의 불량 칼럼(320)은 ST 틱의 리던던시 칼럼(330)으로 바로 리페어될 수 있다(A-①). 0T 틱의 불량 칼럼(300)은 0T 틱 내 패스 칼럼(303)으로 1차 리페어될 수 있다(A-2) 0T 틱의 불량 칼럼(300)을 리페어하는 동일한 0T 틱의 패스 칼럼(303)은 리페어 칼럼(303)으로 지칭될 수 있다. 리페어 칼럼(303)은 0T 틱 내 패스 칼럼들 중 어느 하나로 설정될 수 있다. 0T 틱의 리페어 칼럼(303)은 ST 틱의 리던던시 칼럼(333)으로 2차 리페어될 수 있다(A-③). 0T 틱의 불량 칼럼(300)을 동일한 0T 틱의 리페어 칼럼(303)으로 리페어하는 A-2 동작은 소스-목적지 리페어 동작으로 지칭될 수 있다. 불량 칼럼(300)은 소스-목적지 리페어 동작의 소스 어드레스에 대응되고, 리페어 칼럼(303)은 목적지 어드레스에 대응된다. 소스-목적지 리페어 동작은 SD 리페어 동작으로 혼용될 수 있다.
제2 불량 유형(B)에서, 제2 칼럼 선택 신호(CSL1)에 응답하여 0T 틱의 칼럼(301)에서 BL0 버스트 데이터가 출력되고, 1T 틱의 칼럼(311)서 BL1 버스트 데이터가 출력되고, 2T 틱의 칼럼(321)에서 BL2 버스트 데이터가 출력될 때, 테스트 호스트(112)에 의한 테스트 결과로서 0T 틱의 칼럼(301)과 2T 틱의 칼럼(321)이 불량 칼럼으로 검출될 수 있다. 이에 따라, 2T 틱의 불량 칼럼(321)은 ST 틱의 리던던시 칼럼(331)으로 바로 리페어되고(B-1), 0T 틱의 불량 칼럼(301)은 SD 리페어 동작에 의해 0T 틱 내 리페어 칼럼(302)으로 1차 리페어된 후(B-2), 0T 틱의 리페어 칼럼(302)은 ST 틱의 리던던시 칼럼(332)으로 2차 리페어될 수 있다(B-3). 리페어 칼럼(302)은 0T 틱 내 패스 칼럼들 중 어느 하나로 설정될 수 있는데, 본 실시예에서는 제1 불량 유형(A)에서 설정된 리페어 칼럼(303)과는 다른 칼럼으로 설정될 수 있다. 실시예에 따라. 리페어 칼럼(302)과 리페어 칼럼(303)은 동일한 리페어 칼럼일 수 있다(도 8).
메모리 장치(120)는 0T 틱의 불량 칼럼(300, 301) 각각이 0T 틱의 리페어 칼럼(303, 302)으로 1차 리페어되도록 하는 소스-목적지 맵핑 정보를 저장할 수 있다. 소스-목적지 맵핑 정보는 도 4의 리페어 어드레스 저장 회로(128a)에 저장될 수 있다.
도 4 내지 도 6은 도 1의 리페어 어드레스 저장 회로(128)를 설명하는 예시적인 도면들이다. 이하, 참조 번호에 붙은 첨자(예컨대, 128a의 a, 128b의 b, 128c의 c)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 4를 참조하면, 버스트 길이 BL=16으로 설정된 경우, 리페어 어드레스 저장 회로(128a)는 다수의 퓨즈 박스(400~416)를 포함할 수 있다. 퓨즈 박스(400~416)는, 각 세그먼트(SEG[0]~SEG[m-1])가 버스트 길이 BL=16의 데이터 세트 및 에러 정정 코드(ECC)를 저장하도록 구성되는 예에 대하여, 버스트 데이터 및 에러 정정 코드(ECC)에 대응하는 0T, 1T, ?? , 15T 및 16T 틱에서의 소스-목적지 맵핑 정보를 저장하도록 제공될 수 있다.
다수의 퓨즈 박스(400~416) 중에서 대표적으로 퓨즈 박스(400)는 세그먼트(SEG[0]~SEG[m-1]) 각각에서 0T 틱에 포함된 불량 칼럼을 어드레싱하는 소스 어드레스와 0T 틱의 불량 칼럼을 리페어하는 0T 틱의 리페어 칼럼을 어드레싱하는 목적지 어드레스를 저장할 수 있다. 퓨즈 박스(401)는 세그먼트(SEG[0]~SEG[m-1]) 각각에서 1T 틱에 포함된 불량 칼럼을 어드레싱하는 소스 어드레스와 1T의 불량 칼럼을 리페어하는 1T 틱의 리페어 칼럼을 어드레싱하는 목적지 어드레스를 저장할 수 있다. 이와 유사하게, 퓨즈 박스(415)는 세그먼트(SEG[0]~SEG[m-1]) 각각에서 15T 틱에 포함된 불량 칼럼을 어드레싱하는 소스 어드레스와 15T 틱의 불량 칼럼을 리페어하는 15T 틱의 리페어 칼럼을 어드레싱하는 목적지 어드레스를 저장할 수 있다. 퓨즈 박스(416)는 세그먼트(SEG[0]~SEG[m-1]) 각각에서 에러 정정 코드(ECC)를 저장하는 16T 틱에 포함된 불량 칼럼을 어드레싱하는 소스 어드레스와 16T 틱의 불량 칼럼을 리페어하는 16T 틱의 리페어 칼럼을 어드레싱하는 목적지 어드레스를 저장할 수 있다.
퓨즈 박스(400)에서, 소스 어드레스가 예컨대, 6 비트로 저장되고, 목적지 어드레스가 예컨대, 4 비트로 저장되도록 하는 10 비트 단위의 퓨즈 어레이(600, 도 6)를 구현할 수 있다. 메모리 셀 어레이(122)가 예컨대, 16개 세그먼트(SEG[0]~SEG[15])로 분할되면, 퓨즈 박스(400)는 10*16=160 개의 퓨즈(610, 도 6)를 포함할 수 있다. 이에 따라, 리페어 어드레스 저장 회로(128a)의 퓨즈 박스(400~416)는 0T, 1T, ?? , 16T 틱의 17개 틱에 대하여 17*(10*16)=2720개의 퓨즈(610)를 필요할 수 있다.
도 5를 참조하면, 버스트 길이 BL=32로 설정된 경우, 리페어 어드레스 저장 회로(128b)는 다수의 퓨즈 박스(400~416, 500~516)를 포함할 수 있다. 제1 그룹의 퓨즈 박스(400~416)는 제1 버스트 길이 BL=16 데이터 세트를 저장하는 0T~15T 틱 및 제1 버스트 길이 BL=16 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 16T 틱에서의 소스-목적지 맵핑 정보를 저장하도록 제공되고, 제2 그룹의 퓨즈 박스(500~516)는 제2 버스트 길이 BL=16 데이터 세트를 저장하는 17T~32T 틱 및 제2 버스트 길이 BL=16 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 33T 틱에서의 소스-목적지 맵핑 정보를 저장하도록 제공될 수 있다. 리페어 어드레스 저장 회로(128b)는, 도 4의 리페어 어드레스 저장 회로(128a)와 비교하여 2배의 퓨즈, 즉 5440개의 퓨즈(610)를 필요할 수 있다.
리페어 어드레스 저장 회로(128)는, 도 6에 도시된 바와 같이, 다수의 퓨즈(610)가 배치된 퓨즈 어레이(600), 퓨즈(610)의 저항 상태를 변경하기 위한 고전압을 발생하는 레벨 쉬프터(620_1~620_m) 및 퓨즈 어레이(600)에 저장된 정보들을 감지/증폭하기 위한 센스앰프부(630)를 포함할 수 있다. 또한, 퓨즈 어레이(600)에 저장된 정보를 리드해서 생성된 퓨즈 데이터를 저장하기 위한 레지스터부(640)가 리페어 어드레스 저장 회로(128)에 포함될 수 있다.
퓨즈 어레이(600)는 다수의 퓨즈(610)를 포함하며, 각각의 퓨즈(610)에 정보가 저장된다. 퓨즈 어레이(600)는 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈를 포함할 수 있으며, 또는 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈를 포함할 수 있다. 또는, 퓨즈 어레이(600)는 안티-퓨즈(Anti-fuse)를 포함할 수 있으며, 안티-퓨즈는 전기적 신호(예컨대, 고전압 신호)에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다. 퓨즈 어레이(600)는 상기와 같은 다수의 종류 중 어느 하나가 적용되어도 무방하며, 이하 실시예에서는 소스-목적지 어드레스 맵핑 동작을 위해 퓨즈 어레이(600)가 안티-퓨즈를 구비하는 안티-퓨즈 어레이인 것으로 가정하여 설명한다. 퓨즈 어레이(600)는 안티-퓨즈 어레이(600)로 혼용되고, 퓨즈(610)는 안티-퓨즈(610)로 혼용될 수 있다. 또한, 안티-퓨즈(610)에 저장된 정보나 안티-퓨즈(610)로부터 리드된 데이터를 퓨즈 데이터로 지칭한다.
안티-퓨즈 어레이(600)는 다수의 로우 및 칼럼이 교차하는 위치에 안티-퓨즈(610)가 배치되는 어레이 구조를 갖는다. 예컨대, 안티-퓨즈 어레이(600)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 안티-퓨즈 어레이(600)는 m*n 개의 안티-퓨즈(610)를 갖는다. m개의 로우에 배치된 안티-퓨즈(610)를 억세스하기 위한 m 개의 워드라인(WL1~WLm)과 안티-퓨즈(610)로부터 리드된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n개의 비트라인(BL1~BLn)이 안티-퓨즈 어레이(600)에 구비된다.
안티-퓨즈 어레이(600)는 레벨 쉬프터(620_1~620_m)로부터 제공되는 전압 신호(VS1~VSm)를 안티-퓨즈 어레이(600)에 인가하여 안티-퓨즈(610)의 상태를 변화시킴으로써 프로그래밍된다. 안티-퓨즈(610)는 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장한다. 안티-퓨즈(610)는 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍된다.
안티-퓨즈 어레이(600)가 프로그래밍되고 난 후, 메모리 장치(120)의 구동 시작과 함께 안티-퓨즈 어레이(600)에 대한 리드 동작이 수행될 수 있다. 안티-퓨즈 어레이(600)에 대한 리드 동작은 메모리 장치(120)의 구동과 동시에 수행될 수도 있으며, 또는 메모리 장치(120)의 구동으로부터 소정의 설정된 시간 후에 수행될 수도 있다. 안티-퓨즈 어레이(600)의 워드라인(WL1~WLm)을 통하여 워드라인 선택 신호가 제공되며, 선택된 안티-퓨즈(610)에 저장된 정보는 비트라인(BL1~BLn)을 통해 센스앰프부(630)로 제공될 수 있다. 어레이 구조의 특성상 워드라인(WL1~WLm) 및 비트라인(BL1~BLn) 구동을 통하여 안티-퓨즈 어레이(600)의 정보는 랜덤(random)하게 억세스가 가능하다.
센스앰프부(630)는 안티-퓨즈 어레이(600)에서 억세스된 정보를 감지(Sensing)/증폭(Amplifying)하여 출력할 수 있다. 센스앰프부(630)로부터 출력된 퓨즈 데이터(OUT1~OUTn)는 레지스터부(640)로 제공된다. 레지스터부(640)는 안티-퓨즈 어레이(600)의 로우 단위로 퓨즈 데이터(OUT1~OUTn)를 수신할 수 있다. 예컨대, 안티-퓨즈 어레이(600)의 어느 하나의 로우가 선택되는 경우, 선택된 로우의 워드라인에 연결된 안티-퓨즈(610)로부터의 퓨즈 데이터(OUT1~OUTn)가 병렬하게 레지스터부(640)로 제공될 수 있다. 레지스터부(640)에 저장된 퓨즈 데이터(OUT1~OUTn)는 테스트에 후속하여 불량이 검출된 틱의 불량 칼럼을 리페어하기 위한 정보로서, 불량 칼럼의 소스 어드레스(S_ADDR)와 소스 어드레스(S_ADDR)에 맵핑되는 목적지 어드레스(D_ADDR)를 저장할 수 있다.
도 7은 도 1의 리페어 회로(124)를 설명하는 도면이다. 이하, 참조 번호에 붙은 첨자(예컨대, 124a의 a, 124b의 b)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다. 도 7의 리페어 회로(124a)는 도 3에서 설명된 SEG[1] 세그먼트에 대하여 도 4의 리페어 어드레스 저장 회로(128a)와 결합하여 리페어 동작을 수행할 수 있다. SEG[1] 세그먼트에서 버스트 길이 BL=16에 대응하는 데이터 및 에러 정정 코드(ECC)가 0T, 1T, ??, 16T 틱에서 순차적으로 출력될 것이다.
도 7을 참조하면, 리페어 회로(124a)는 메모리 장치(120)로 인가되는 칼럼 어드레스(CA[5:0])를 수신할 수 있다. 도 3의 제1 불량 유형(A)에 도시된 바와 같이, 0T 틱의 불량 칼럼(300)을 나타내는 소스 어드레스(S_ADDR)와 0T 틱의 리페어 칼럼(303)을 나타내는 목적지 어드레스(D_ADDR)가 퓨즈 박스(400)에 저장될 수 있다. 나머지 퓨즈 박스(401~416)에도 해당 틱의 불량 칼럼을 나타내는 소스 어드레스(S_ADDR)와 해당 틱의 리페어 칼럼을 나타내는 목적지 어드레스(D_ADDR)가 저장될 수 있다.
리페어 회로(124a)는 0T, 1T, ??, 16T 틱 각각에 대응하여 배치되는 비교부(710, 711, ?? , 726) 및 소스-목적지 리페어 회로(730, 731, ?? , 746)를 포함할 수 있다. 예시적으로, 비교부(710, 711, 726) 각각은 칼럼 어드레스(CA[5:0])와 리페어 어드레스 저장 회로(128a)의 퓨즈 박스(400, 401, 416) 각각에 저장된 소스 어드레스(S_ADDR)를 수신할 수 있다. 비교부(710, 711, 726) 각각은 칼럼 어드레스(CA[5:0])와 소스 어드레스(S_ADDR)를 비교하고, 비교 결과에 의해 매치 신호(MAT)를 활성화 또는 비활성화할 수 있다. 비교부(710, 711, 726) 각각은 칼럼 어드레스(CA[5:0])와 소스 어드레스(S_ADDR)가 일치하면 활성화된 매치 신호(MAT)를 출력하고, 일치하지 않으면 비활성화된 매치 신호(MAT)를 출력할 수 있다.
예시적으로, 칼럼 어드레스(CA[5:0])가 도 3의 제1 불량 유형(A)에 도시된 0T 틱의 불량 칼럼(300)을 어드레싱하는 경우, 칼럼 어드레스(CA[5:0])는 제1 퓨즈 박스(400)에 저장된 소스 어드레스(S_ADDR)와 일치할 수 있다. 비교부(710)는 활성화된 매치 신호(MAT)를 출력하고, 비교부(711, 726)는 비활성화된 매치 신호(MAT)를 출력할 수 있다. 비교부(710, 711, 726)의 매치 신호(MAT)는 소스-목적지 리페어 회로(730, 731, 746)로 제공될 수 있다.
소스-목적지 리페어 회로(730, 731, 746) 각각은 매치 신호(MAT)를 수신하고, 매치 신호(MAT)의 활성화 여부에 따라 칼럼 어드레스(CA[5:0])에 대한 리페어 동작을 수행할 수 있다. 비교부(710)로부터 활성화된 매치 신호(MAT)를 수신하는 소스-목적지 리페어 회로(730)는, 칼럼 어드레스(CA[5:0]) 및 제1 퓨즈 박스(400)에 저장된 목적지 어드레스(D_ADDR)를 수신하고, 칼럼 어드레스(CA[5:0])를 목적지 어드레스(D_ADDR)를 교체하고, 목적지 어드레스(D_ADDR)를 0T 틱의 지정(specified) 칼럼 어드레스(CA_0T)로 출력할 수 있다. 이에 따라, 소스-목적지 리페어 회로(730)는 칼럼 어드레스(CA[5:0]) 대신에 목적지 어드레스(D_ADDR)로의 리페어 동작을 수행할 수 있다.
한편, 비교부(711, 726)로부터 비활성화된 매치 신호(MAT)를 수신하는 소스-목적지 리페어 회로(731, 746)는 칼럼 어드레스(CA[5:0])에 대한 리페어 동작을 수행하지 않고, 칼럼 어드레스(CA[5:0])를 1T 틱 및 15T 틱의 지정 칼럼 어드레스(CA_1T, CA_15T)로 출력할 수 있다. 소스-목적지 리페어 회로(730, 731, 746)의 지정 칼럼 어드레스(CA_0T, CA_1T, CA_15T)는 칼럼 디코더(700)로 제공될 수 있다.
칼럼 디코더(700)는 0T, 1T, ?? , 16T 틱 각각에 대응하여 배치되는 칼럼 디코딩 및 구동 회로(750, 751, ?? , 766)를 포함할 수 있다. 예시적으로, 칼럼 디코딩 및 구동 회로(750, 751, 766) 각각은 지정 칼럼 어드레스(CA_0T, CA_1T, CA_15T)를 디코딩하여 0T, 1T 및 15T 틱 각각에 대한 칼럼 선택 신호(CSL_0T, CSL_1T, CSL_16T)를 생성할 수 있다. 칼럼 선택 신호(CSL_0T, CSL_1T, CSL_16T) 각각은 도 3에서 설명된 제1 내지 제4 칼럼 선택 신호(CSL0 내지 CSL3)에 대응될 수 있다.
칼럼 디코더(700)에서, 칼럼 디코딩 및 구동 회로(750)는 제1 퓨즈 박스(400)의 목적지 어드레스(D_ADDR)를 디코딩하여 CSL_0T 칼럼 선택 신호를 출력할 수 있다. 도 3의 제1 불량 유형(A)과 연계해서 CSL_0T 칼럼 선택 신호는 ST 틱의 제4 칼럼 선택 신호(CSL3)에 상응할 것이다. 이에 따라, 0T 틱에서, 불량 칼럼(300)의 칼럼 어드레스(CA[5:0])에 의해 CSL0 칼럼 선택 신호가 생성되지 않도록 하고, 그 대신에 ST 틱의 리던던시 칼럼(333)을 선택하는 CSL_0T 칼럼 선택 신호가 생성되도록 하여, 0T 틱의 불량 칼럼(300)은 ST 틱의 리던던시 칼럼(333)으로 리페어될 수 있다.
예시적으로, 칼럼 어드레스(CA[5:0])가 도 3의 제2 불량 유형(B)에 도시된 0T 틱의 불량 칼럼(301)을 어드레싱하는 경우, 칼럼 어드레스(CA[5:0])가 제1 퓨즈 박스(400)에 저장된 소스 어드레스(S_ADDR)와 일치할 것이므로, 비교부(710)는 활성화된 매치 신호(MAT)를 출력할 수 있다. 소스-목적지 리페어 회로(730)는 활성화된 매치 신호(MAT)를 수신하고, 칼럼 어드레스(CA[5:0])를 제1 퓨즈 박스(400)에 저장된 목적지 어드레스(D_ADDR)로 교체하고, 목적지 어드레스(D_ADDR)를 0T 틱의 지정 칼럼 어드레스(CA_0T)로 출력할 수 있다. 지정 칼럼 어드레스(CA_0T)는 칼럼 디코딩 및 구동 회로(750)에 의해 디코딩되어 CSL_0T 칼럼 선택 신호를 출력할 것인데, CSL_0T 칼럼 선택 신호는 ST 틱의 제3 칼럼 선택 신호(CSL2)에 상응할 것이다. 이에 따라, 0T 틱에서, 불량 칼럼(301)의 칼럼 어드레스(CA[5:0])에 의해 CSL1 칼럼 선택 신호가 생성되지 않도록 하고, 그 대신에 ST 틱의 리던던시 칼럼(332)을 선택하는 CSL_0T 칼럼 선택 신호가 생성되도록 하여, 0T 틱의 불량 칼럼(301)은 ST 틱의 리던던시 칼럼(332)으로 리페어될 수 있다.
도 8 내지 도 10은 본 발명의 실시예들에 따른, 퓨즈 어레이 사이즈를 감소시키기 위하여 퓨즈 어레이 일부를 공유하는 방법을 개념적으로 설명하는 도면들이다. 도 8 및 도 9는 도 3과 연계한 0T 틱에 대한 퓨즈 박스(400a)를 보여주는데, 0T 틱에 대한 퓨즈 박스(400a)에서, 불량 칼럼(300)에 대한 소스 어드레스(S_ADDR)는 예컨대, "00" 비트이고 불량 칼럼(301)에 대한 소스 어드레스(S-ADDR)는 예컨대, "01" 비트라고 가정하자.
도 8을 참조하면, 불량 칼럼(300)의 소스 어드레스(S_ADDR) "00" 비트에 맵핑되는 목적지 어드레스(D_ADDR)가 "11" 비트로 설정되고, 불량 칼럼(301)의 소스 어드레스(S_ADDR) "01" 비트에 맵핑되는 목적지 어드레스(D_ADDR)도 "11" 비트로 동일하게 설정될 수 있다. 퓨즈 박스(400a)는 서로 다른 불량 칼럼(300, 301)의 소스 어드레스(S_ADDR) 각각에 대하여 동일한 목적지 어드레스(D_ADDR)로의 맵핑을 저장하기 위하여, 도 6의 안티-퓨즈 어레이(600) 내 8개의 안티-퓨즈(610)를 사용할 수 있다.
도 9를 참조하면, 퓨즈 박스(400b)는 소스-목적지 리페어 플래그 신호(SDF)를 이용하여 하나의 목적지 어드레스(D_ADDR) 서로 다른 불량 칼럼(300, 301)의 소스 어드레스(S_ADDR) 각각에 맵핑되도록 설정할 수 있다. 예시적으로, 퓨즈 박스(400b)에서 소스-목적지 리페어 플래그 신호(SDF)가 "0" 비트이면, 목적지 어드레스(D_ADDR) "11" 비트는 불량 칼럼(300)의 소스 어드레스(S_ADDR) "00" 비트에 맵핑되도록 설정되고, 소스-목적지 리페어 플래그 신호(SDF)가 "1" 비트이면, 불량 칼럼(301)의 소스 어드레스(S_ADDR) "01" 비트에 맵핑되도록 설정될 수 있다. 퓨즈 박스(400b)는 도 8의 퓨즈 박스(400a)와 비교하면 1개 안티 퓨즈(610)만을 줄일 수 있는 것으로 보인다. 그렇지만, 메모리 셀 어레이(122) 전체로 확장해보면, 도 10에 도시된 리페어 어드레스 저장 회로(128c)의 0T, 1T, ??, 16T 틱 각각에 대응하여 배치되는 퓨즈 박스(1000~1016)로 구현될 수 있다.
도 10을 참조하면, 퓨즈 박스(1000~1016)는, 버스트 길이 BL=16의 버스트 데이터 및 에러 정정 코드(ECC)에 대응하는 0T, 1T, ?? , 15T 및 16T 틱에서의 소스-목적지 맵핑 정보를 저장하도록 제공될 수 있다. 퓨즈 박스(1000~1016) 중에서 대표적으로 퓨즈 박스(1000)에는 소스-목적지 리페어 플래그 신호(SDF) 및 목적지 어드레스(D_ADDR)를 저장할 수 있다. 예컨대, 소스-목적지 리페어 플래그 신호 신호(SDF)는 3 비트로 설정되고, 목적지 어드레스(D_ADDR)는 도 4에서 설명된 퓨즈 박스(400)의 목적지 어드레스(D_ADDR)처럼 4 비트로 설정될 수 있다. 퓨즈 박스(1000)에서, 하나의 목적지 어드레스(D_ADDR)는 3 비트의 소스-목적지 리페어 플래그 신호(SDF)에 의해 7개의 소스 어드레스에 공유적으로 맵핑될 수 있다. 그리고, 퓨즈 박스(1000)에는 소스-목적지 리페어 플래그 신호(SDF) 및 목적지 어드레스(D_ADDR)가 어느 세그먼트(SEG[0]~SEG[m-1])에 대응되는지를 표시하는 1 비트의 세그먼트 플래그 신호(SF)를 저장할 수 있다. 세그먼트 플래그 신호(SF)는 세그먼트(SEG[0]~SEG[m-1]) 수 만큼 할당될 수 있다.
퓨즈 박스(1000)에 사용되는 안티-퓨즈(610)를 계산해 보면, 3 비트의 소스-목적지 리페어 플래그 신호(SDF)를 저장하는 3개, 4 비트의 목적지 어드레스(D_ADDR)를 저장하는 4개, 그리고 1 비트의 세그먼트 플래그 신호(SF)를 저장하는 16개를 합하여 3+4+16=23개 안티 퓨즈(610)가 사용될 수 있다. 이에 따라, 리페어 어드레스 저장 회로(128c)의 퓨즈 박스(1000~1016)는 0T, 1T, ?? , 16T 틱의 17개 틱에 대하여 17*23=391개 안티-퓨즈(610)를 필요할 수 있다.
일부 실시예에서, 버스트 길이 BL=32로 설정된 경우, 도 5에서 설명된 바와 같이, 제1 버스트 길이 BL=16 데이터 세트를 저장하는 0T~15T 틱, 제1 버스트 길이 BL=16 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 16T 틱, 제2 버스트 길이 BL=16 데이터 세트를 저장하는 17T~32T 틱 및 제2 버스트 길이 BL=16 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 33T 틱으로 구성되면, 도 10의 안티-퓨즈 수보다 2배의 안티-퓨즈(610), 즉 2*391=782개의 안티-퓨즈(610)가 필요할 수 있다.
도 11 내지 도 14는 본 발명의 실시예에 따른 소스-목적지 플래그 발생 회로(126)를 설명하는 도면들이다. 이하, 참조 번호에 붙은 첨자(예컨대, 126a의 a, 126b의 b)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 11의 소스-목적지 플래그 발생 회로(126a)는 도 2의 다수의 세그먼트(SEG[m-1:0])에서 발생된 불량 칼럼의 소스 어드레스(S_ADDR)에 대하여 소스-목적지 플래그 신호(SD_FLAG)를 생성하는 예를 설명한다. 도 12는 도 11의 비교 회로(1120, 1121, 1122)를 설명한다.
도 11을 참조하면, 소스-목적지 플래그 발생 회로(126a)는 비교 회로(1120, 1121, 1122) 및 인코더(1130)를 포함할 수 있다. 비교 회로(1120, 1121, 1122)는 다수의 세그먼트(SEG[m-1:0])에서 발생된 불량 칼럼의 소스 어드레스(S_ADDR)를 저장하고, 칼럼 어드레스(CA[5:0])를 수신할 수 있다. 비교 회로(1120, 1121, 1122) 각각은, 도 12에 도시된 바와 같이, 다수의 세그먼트(SEG[m-1:0])에서 발생된 불량 칼럼의 소스 어드레스(S_ADDR)를 저장하는 퓨즈 어레이(1200) 및 비교부(1202)를 포함할 수 있다.
퓨즈 어레이(1200)는 예컨대, 16개 세그먼트(SEG[0]~SEG[15]) 각각에 대하여 소스 어드레스(S_ADDR)가 예컨대, 6 비트로 저장될 수 있다. 비교부(1202)는 칼럼 어드레스(CA[5:0])와 퓨즈 어레이(1200)에 저장된 소스 어드레스(S_ADDR)를 수신하고, 칼럼 어드레스(CA[5:0])와 소스 어드레스(S_ADDR)를 비교하고, 비교 결과, 동일한 경우 히트 신호(HFG0, HFG1, HFG2)를 생성할 수 있다. 비교 회로(1120, 1121, 1122)의 히트 신호(HFG0, HFG1, HFG2)는 인코더(1130)로 제공될 수 있다. 도 11의 인코더(1130)는 비교 회로(1120, 1121, 1122)의 히트 신호(HFG0, HFG1, HFG2)을 인코딩하여 소스-목적지 플래그 신호(SD_FLAG)를 생성할 수 있다. 예시적으로, 소스-목적지 플래그 신호(SD_FLAG)는 3 비트로 구성될 수 있다. 3 비트의 소스-목적지 플래그 신호(SD_FLAG[2:0])는 23=8 상태를 가질 수 있는데, 최초 상태를 제외한 7개 상태를 소스-목적지 맵핑에 이용할 수 있다.
도 11의 소스-목적지 플래그 발생 회로(126a)에서 사용되는 안티-퓨즈(610)를 계산하면, 도 12의 퓨즈 어레이(1200)에서 16개 세그먼트(SEG[0]~SEG[15]) 마다 6비트 소스 어드레스(S_ADDR)가 할당되어 16*6=96개 안티-퓨즈(610)가 사용되고, 96개 안티-퓨즈(610)는 단위 소스-목적지 맵핑에 이용되므로 7번 소스-목적지 맵핑을 위하여 7*96=672개 안티-퓨즈(610)가 사용될 수 있다.
도 10에서 설명된 바와 같이, 버스트 길이 BL=32로 설정된 경우, 리페어 어드레스 저장 회로(128c)의 퓨즈 박스(1000~1016)는 782개의 안티-퓨즈(610)를 사용할 수 있다. 도 11 및 도 12의 소스-목적지 플래그 발생 회로(126a)는 672개의 안티-퓨즈(610)를 사용할 수 있다. 이에 따라, 리페어 어드레스 저장 회로(128c) 및 소스-목적지 플래그 발생 회로(126a)는 782+672=1454개 안티-퓨즈(610)를 사용할 수 있다. 이는 도 5에서 사용되는 5440개의 안티-퓨즈(610)에 비해 -73% 정도의 안티-퓨즈 감소가 가능하다는 것을 알 수 있다.
다른 실시예에 따라, 도 13의 소스-목적지 플래그 발생 회로(126b)는 다수의 세그먼트(SEG[m-1:0]) 각각에 대한 소스 어드레스(S_ADDR) 및 플래그 신호(FG_EN)에 기초하여 소스-목적지 플래그 신호(SD_FLAG)를 생성하는 예를 설명한다. 도 14는 도 13의 비교 회로(1320, 1321, 1322)를 설명한다.
도 13을 참조하면, 소스-목적지 플래그 발생 회로(126b)는 비교 회로(1320, 1321, 1322) 및 멀티플렉서(1330)를 포함할 수 있다. 비교 회로(1320, 1321, 1322)는 다수의 세그먼트(SEG[m-1:0])의 소스 어드레스(S_ADDR) 및 소스 어드레스(S_ADDR)에 대한 플래그 신호(FG_EN)를 저장하고, 칼럼 어드레스(CA[5:0])를 수신할 수 있다. 비교 회로(1320, 1321, 1322) 각각은, 도 14에 도시된 바와 같이, 다수의 세그먼트(SEG[m-1:0])의 소스 어드레스(S_ADDR) 및 플래그 신호(FG_EN)를 저장하는 퓨즈 어레이(1400) 및 비교부(1402)를 포함할 수 있다.
퓨즈 어레이(1400)는 예컨대, 16개 세그먼트(SEG[0]~SEG[15]) 각각에 대하여 소스 어드레스(S_ADDR)가 예컨대, 6 비트로 저장되고, 플래그 신호(FG_EN)가 2 비트로 저장될 수 있다. 비교부(1402)는 칼럼 어드레스(CA[5:0])와 퓨즈 어레이(1200)에 저장된 소스 어드레스(S_ADDR)를 수신하고, 칼럼 어드레스(CA[5:0])와 소스 어드레스(S_ADDR)를 비교하고, 비교 결과, 동일한 경우 히트 신호(HFG0, HFG1, HFG2)를 생성할 수 있다. 그리고, 비교부(1402)는 생성된 히트 신호(HFG0, HFG1, HFG2)와 관련되는 소스 어드레스(S_ADDR)의 플래그 신호(FG_EN)를 플래그 인에이블 신호(FG_EN0, FG_EN1, FG_EN2)로서 출력할 수 있다.
비교 회로(1420, 1421, 1422)의 히트 신호(HFG0, HFG1, HFG2) 및 플래그 인에이블 신호(FG_EN0, FG_EN1, FG_EN2)를 멀티플렉서(1330)로 제공될 수 있다. 도 13의 멀티플렉서(1330)는 플래그 인에이블 신호(FG_EN0, FG_EN1, FG_EN2)에 응답하여 히트 신호(HFG0, HFG1, HFG2)을 조합해서 소스-목적지 플래그 신호(SD_FLAG)를 생성할 수 있다. 도 11 또는 도 13의 소스-목적지 플래그 발생 회로(126a, 126b)에서 생성되는 소스-목적지 플래그 신호(SD_FLAG)는 도 15의 리페어 회로(124b)로 제공될 수 있다.
도 15는 본 발명의 실시예들에 따른 리페어 회로(124b)를 설명하는 도면이다. 도 15의 리페어 회로(124b)는 도 10의 리페어 어드레스 저장 회로(128c) 및 도 11의 소스-목적지 플래그 발생 회로(126a)와 결합하여 리페어 동작을 수행할 수 있다.
도 15를 참조하면, 리페어 회로(124b)는 소스-목적지 플래그 발생 회로(126a)에서 출력되는 소스-목적지 플래그 신호(SD_FLAG)를 수신할 수 있다. 도 3의 제1 불량 유형(A)에 도시된 0T 틱의 불량 칼럼(300)에 대한 소스-목적지 리페어 플래그 신호(SDF) 및 목적지 어드레스(D_ADDR)가 퓨즈 박스(1000)에 저장될 수 있다. 나머지 퓨즈 박스(1001~1016)에도 해당 틱의 불량 칼럼에 대한 소스-목적지 리페어 플래그 신호(SDF) 및 목적지 어드레스(D_ADDR)가 저장될 수 있다.
리페어 회로(124b)는 0T, 1T, ??, 16T 틱 각각에 대응하여 배치되는 비교부(1510, 1511, ?? ,1526) 및 소스-목적지 리페어 회로(1530, 1531, ?? , 1546)를 포함할 수 있다. 예시적으로, 비교부(1510, 1511, 1526) 각각은 소스-목적지 플래그 발생 회로(126a)의 소스-목적지 플래그 신호(SD_FLAG)와 퓨즈 박스(1000, 1001, 1016) 각각에 저장된 소스-목적지 리페어 플래그 신호(SDF)를 수신할 수 있다. 비교부(1510, 1511, 1526) 각각은 소스-목적지 플래그 신호(SD_FLAG)와 소스-목적지 리페어 플래그 신호(SDF)를 비교하고, 비교 결과에 의해 매치 신호(MAT)를 활성화 또는 비활성화할 수 있다. 비교부(1510, 1511, 1526) 각각은 소스-목적지 플래그 신호(SD_FLAG)와 소스-목적지 리페어 플래그 신호(SDF)가 일치하면 활성화된 매치 신호(MAT)를 출력하고, 일치하지 않으면 비활성화된 매치 신호(MAT)를 출력할 수 있다. 설명의 편의를 위하여, 리페어 어드레스 저장 회로(128c)의 퓨즈 박스(1000, 1001, 1016) 각각에 저장된 소스-목적지 리페어 플래그 신호(SDF)는 제1 SD 플래그 신호로 지칭되고, 소스-목적지 플래그 발생 회로(126a)에서 출력되는 소스-목적지 플래그 신호(SD_FLAG)는 제1 SD 플래그 신호로 지칭될 수 있다.
예시적으로, 칼럼 어드레스(CA[5:0])가 도 3의 제1 불량 유형(A)에 도시된 0T 틱의 불량 칼럼(300)을 어드레싱하는 경우, 소스-목적지 플래그 발생 회로(126a)에서 생성된 소스-목적지 플래그 신호(SD_FLAG)는 퓨즈 박스(1000)에 저장된 소스-목적지 리페어 플래그 신호(SDF)와 일치할 수 있다. 비교부(1510)는 활성화된 매치 신호(MAT)를 출력하고, 비교부(1511, 1526)는 비활성화된 매치 신호(MAT)를 출력할 수 있다. 비교부(1510, 1511, 1526)의 매치 신호(MAT)는 소스-목적지 리페어 회로(1530, 1531, 1546)로 제공될 수 있다.
소스-목적지 리페어 회로(1530, 1531, 1546) 각각은 매치 신호(MAT)를 수신하고, 매치 신호(MAT)의 활성화 여부에 따라 칼럼 어드레스(CA[5:0])에 대한 리페어 동작을 수행할 수 있다. 비교부(1510)로부터 활성화된 매치 신호(MAT)를 수신하는 소스-목적지 리페어 회로(1530)는, 칼럼 어드레스(CA[5:0]) 및 제1 퓨즈 박스(1000)에 저장된 목적지 어드레스(D_ADDR)를 수신하고, 칼럼 어드레스(CA[5:0])를 목적지 어드레스(D_ADDR)를 교체하고, 목적지 어드레스(D_ADDR)를 0T 틱의 지정(specified) 칼럼 어드레스(CA_0T)로 출력할 수 있다. 이에 따라, 소스-목적지 리페어 회로(1530)는 칼럼 어드레스(CA[5:0]) 대신에 목적지 어드레스(D_ADDR)로의 리페어 동작을 수행할 수 있다.
한편, 비교부(1511, 1526)로부터 비활성화된 매치 신호(MAT)를 수신하는 소스-목적지 리페어 회로(1531, 1546)는 칼럼 어드레스(CA[5:0])에 대한 리페어 동작을 수행하지 않고, 칼럼 어드레스(CA[5:0])를 1T 틱 및 15T 틱의 지정 칼럼 어드레스(CA_1T, CA_15T)로 출력할 수 있다. 소스-목적지 리페어 회로(1530, 1531, 1546)의 지정 칼럼 어드레스(CA_0T, CA_1T, CA_15T)는 칼럼 디코더(700)로 제공될 수 있다.
칼럼 디코더(700)에서, 칼럼 디코딩 및 구동 회로(750)는 제1 퓨즈 박스(1000)의 목적지 어드레스(D_ADDR)를 디코딩하여 CSL_0T 칼럼 선택 신호를 출력하는데, 도 3의 제1 불량 유형(A)의 불량 칼럼(300)과 연계하면 CSL_0T 칼럼 선택 신호는 ST 틱의 제4 칼럼 선택 신호(CSL3)에 상응할 것이다. 칼럼 어드레스(CA[5:0])가 도 3의 제2 불량 유형(B)의 불량 칼럼(301)과 연계하면 CSL_0T 칼럼 선택 신호는 ST 틱의 제3 칼럼 선택 신호(CSL2)에 상응할 것이다.
상술한 바와 같이, 리페어 회로(124b)는 리페어 어드레스 저장 회로(128c) 및 소스-목적지 플래그 발생 회로(126a)와 결합하여, 0T 틱의 불량 칼럼(300)을 ST 틱의 리던던시 칼럼(333)으로 리페어하고, 0T 틱의 불량 칼럼(301)을 ST 틱의 리던던시 칼럼(332)으로 리페어할 수 있다.
도 16은 본 발명의 실시예들에 따른 플렉서블 칼럼 리페어 회로를 포함하는 시스템(2000)을 나타내는 블록 다이어그램이다.
도 16을 참조하면, 시스템(2000)은 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM들(2500a, 2500b), 플래시 메모리들(2600a, 2600b), I/O 디바이스들(2700a, 2700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(2000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.
카메라(2100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(2200)로 전송할 수 있다. 오디오 처리부(2300)는 플래시 메모리 장치들(2600a, 2600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(2400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(2700a, 2700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.
AP(2800)는 시스템(2000)의 전반적인 동작을 제어할 수 있다. AP(2800)는 플래시 메모리 장치들(2600a, 2600b)에 저장된 컨텐츠의 일부가 디스플레이(2200)에 표시되도록 디스플레이(2200)를 제어할 수 있다. AP(2800)는 I/O 디바이스들(2700a, 2700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(2800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(2800)와 별개로 엑셀레이터 칩(2820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(2820)에 추가적으로 DRAM(2500b)이 장착될 수 있다. 엑셀레이터는 AP(2800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다
시스템(2000)은 복수의 DRAM들(2500a, 2500b)을 포함할 수 있다. AP(2800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(2500a, 2500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(2800)는 LPDDR4, LPDDR5, HBM 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(2500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(2820)는 DRAM(2500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(2500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 16에서는 DRAM들(2500a, 2500b)만을 도시하였으나, 이에 한정되지 않고 AP(2800)이나 엑셀레이터 칩(2820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(2500a, 2500b)은 I/O 디바이스(2700a, 2700b)나 플래시 메모리들(2600a, 2600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(2500a, 2500b)은 시스템(2000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM들(2500a, 2500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(2500a, 2500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(2100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(2500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(2820)은 DRAM(2500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
시스템(2000)은 DRAM들(2500a, 2500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(2600a, 2600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(2820)은 플래시 메모리 장치(2600a, 2600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(2600a, 2600b)은 메모리 콘트롤러(2610) 내에 구비된 연산 장치를 사용하여 AP(2800) 및/내지 엑셀레이터 칩(2820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(2600a, 2600b)은 카메라(2100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
시스템(2000)에서, DRAM들(2500a, 2500b)은 도 1 내지 도 15를 참조하여 설명된 플렉서블 칼럼 리페어 회로를 포함하도록 구성될 수 있다. 플렉서블 칼럼 리페어 회로는 메모리 셀 어레이(122)의 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고, 제1 목적지 어드레스에 대응하는 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어할 수 있다. 플렉서블 칼럼 리페어 회로는 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 제1 목적지 어드레스를 저장하고, DRAM들(2500a, 2500b)로 인가되는 칼럼 어드레스 및 제1 소스 어드레스에 기초하여 제2 SD 플래그 신호를 생성하고, 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 제1 불량 칼럼 대신에 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행할 수 있다. 플렉서블 칼럼 리페어 회로는 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 제1 목적지 어드레스를 저장하고, 메모리 장치(120)로 인가되는 칼럼 어드레스, 제1 소스 어드레스 및 제1 소스 어드레스와 관련된 플래그 신호에 기초하여 제2 SD 플래그 신호를 생성하고, 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 제1 불량 칼럼 대신에 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행할 수 있다. 플렉서블 칼럼 리페어 회로는 제1 소스 어드레스를 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로의 맵핑 관계를 표시하는 제1 소스-목적지(SD) 플래그 신호를 저장하고, 제1 노멀 틱에서 발생된 제2 불량 칼럼의 제2 소스 어드레스가 제1 목적지 어드레스에 맵핑되도록 표시하는 제2 SD 플래그 신호를 저장하고, 제1 및 제2 소스 어드레스들을 제1 목적지 어드레스로 1차 리페어한 후, 제1 목적지 어드레스에 대응하는 스페어 틱의 제1 및 제2 리던던시 칼럼들로 2차 리페어할 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (10)

  1. 버스트 길이(BL)에 상응하는 데이터를 억세스하는 메모리 장치에 있어서,
    복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 로우들을 세그먼트들로 분할하고 상기 칼럼들을 틱들로 분할하고, 상기 틱들은 상기 세그먼트들 각각에서 상기 BL의 버스트 데이터에 대응하는 노멀 틱들과 상기 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함하고; 및
    상기 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 상기 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고, 상기 제1 목적지 어드레스에 대응하는 상기 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어하는 리페어 회로를 포함하고,
    상기 리페어 회로는 상기 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 상기 제1 목적지 어드레스를 저장하고, 상기 메모리 장치로 인가되는 칼럼 어드레스 및 상기 제1 소스 어드레스에 기초하여 제2 SD 플래그 신호를 생성하고, 상기 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 상기 제1 불량 칼럼 대신에 상기 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행하는 메모리 장치.
  2. 제1항에 있어서, 상기 리페어 회로는,
    상기 세그먼트들 각각의 상기 노멀 틱들 각각에 대하여, 상기 제1 소스 어드레스의 상기 제1 목적지 어드레스로의 맵핑 관계를 표시하는 상기 제1 SD 플래그 신호 및 상기 제1 목적지 어드레스를 저장하는 리페어 어드레스 저장 회로; 및
    상기 세그먼트들 각각의 상기 제1 소스 어드레스를 저장하고, 상기 제1 소스 어드레스와 상기 칼럼 어드레스를 비교하여 히트 신호들을 생성하고, 상기 히트 신호들을 인코딩하여 상기 제2 SD 플래그 신호를 출력하는 소스-목적지 플래그 발생 회로를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 리페어 어드레스 저장 회로는 상기 제1 노멀 틱에서 발생된 제2 불량 칼럼의 제2 소스 어드레스가 상기 제1 목적지 어드레스에 맵핑되도록 표시하는 제2 SD 플래그 신호를 저장하는 메모리 장치.
  4. 제2항에 있어서,
    상기 리페어 어드레스 저장 회로는 상기 제1 SD 플래그 신호, 상기 제1 목적지 어드레스 및 상기 제1 SD 플래그 신호 및 상기 제1 목적지 어드레스가 어느 세그먼트에 대응되는지를 표시하는 세그먼트 플래그 신호를 저장하는 안티-퓨즈 어레이를 포함하는 메모리 장치.
  5. 제2항에 있어서,
    상기 소스-목적지 플래그 발생 회로는 상기 제1 소스 어드레스를 저장하는 안티-퓨즈 어레이를 포함하는 메모리 장치.
  6. 제2항에 있어서, 상기 리페어 회로는,
    상기 세그먼트들 각각의 상기 노멀 틱들 각각에 대한 상기 제1 SD 플래그 신호를 수신하고, 상기 제1 SD 플래그 신호와 상기 제2 SD 플래그 신호를 비교하여 매치 신호를 출력하는 비교 회로, 상기 매치 신호는 상기 제1 SD 플래그 신호와 상기 제2 SD 플래그 신호가 매치될 때 활성화되고; 및
    상기 세그먼트들 각각의 상기 노멀 틱들 각각에 대하여 상기 칼럼 어드레스 및 상기 제1 목적지 어드레스를 수신하고, 상기 활성화된 매치 신호에 응답하여 상기 제1 목적지 어드레스를 출력하여 상기 리페어 동작이 수행되도록 하는 소스-목적지 리페어 회로를 더 포함하는 메모리 장치.
  7. 버스트 길이(BL)에 상응하는 데이터를 억세스하는 메모리 장치에 있어서,
    복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 로우들을 세그먼트들로 분할하고 상기 칼럼들을 틱들로 분할하고, 상기 틱들은 상기 세그먼트들 각각에서 상기 BL의 버스트 데이터에 대응하는 노멀 틱들과 상기 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함하고; 및
    상기 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 상기 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로 1차 리페어하고, 상기 제1 목적지 어드레스에 대응하는 상기 스페어 틱의 제1 리던던시 칼럼으로 2차 리페어하는 리페어 회로를 포함하고,
    상기 리페어 회로는 상기 제1 소스 어드레스와 관련되는 제1 소스-목적지(SD) 플래그 신호 및 상기 제1 목적지 어드레스를 저장하고, 상기 메모리 장치로 인가되는 칼럼 어드레스, 상기 제1 소스 어드레스 및 상기 제1 소스 어드레스와 관련된 플래그 신호에 기초하여 제2 SD 플래그 신호를 생성하고, 상기 제1 및 제2 SD 플래그 신호들의 매치 여부를 판단하여 상기 제1 불량 칼럼 대신에 상기 제1 리던던시 칼럼으로 교체하는 리페어 동작을 수행하는 메모리 장치.
  8. 버스트 길이(BL)에 상응하는 데이터를 억세스하는 메모리 장치에 있어서,
    복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 로우들을 세그먼트들로 분할하고 상기 칼럼들을 틱들로 분할하고, 상기 틱들은 상기 세그먼트들 각각에서 상기 BL의 버스트 데이터에 대응하는 노멀 틱들과 상기 노멀 틱들의 불량 칼럼을 리던던시 칼럼으로 리페어하는 스페어 틱을 포함하고; 및
    상기 세그먼트들 각각에서 발생된 제1 불량 칼럼의 제1 소스 어드레스를 상기 제1 불량 칼럼이 발생된 제1 노멀 틱 내 패스 칼럼의 제1 목적지 어드레스로의 맵핑 관계를 표시하는 제1 소스-목적지(SD) 플래그 신호를 저장하고, 상기 제1 노멀 틱에서 발생된 제2 불량 칼럼의 제2 소스 어드레스가 상기 제1 목적지 어드레스에 맵핑되도록 표시하는 제2 SD 플래그 신호를 저장하는 리페어 회로를 포함하고,
    상기 리페어 회로는 상기 제1 및 제2 소스 어드레스들을 제1 목적지 어드레스로 1차 리페어한 후, 상기 제1 목적지 어드레스에 대응하는 상기 스페어 틱의 제1 및 제2 리던던시 칼럼들로 2차 리페어하는 메모리 장치.
  9. 제8항에 있어서,
    상기 노멀 틱들에는 상기 BL의 버스트 데이터 세트에 대한 에러 정정 코드(ECC)를 저장하는 틱을 더 포함하는 메모리 장치.
  10. 제8항에 있어서,
    상기 BL은 상기 메모리 장치의 모드 레지스터 세트에 16 또는 32로 설정되는 메모리 장치.
KR1020220080000A 2022-05-13 2022-06-29 플렉서블 칼럼 리페어 회로를 포함하는 메모리 장치 KR20230159200A (ko)

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