CN115565595A - 测试电路、测试方法、半导体存储器和控制器 - Google Patents

Abstract

本申请提供一种测试电路、测试方法、半导体存储器和控制器，包括参考模块、第一比较模块和第二比较模块，第一比较模块的输入端与参考模块连接，第一比较模块的输出端与第二比较模块连接。参考模块比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果，第一比较模块比较同一个位线连接的所有存储单元的参考结果，输出每个位线的第一比较结果，第二比较模块比较所有位线的第一比较结果，输出第二比较结果，第二比较结果指示与每个位线连接的列选择线是否失效，从而能够对列选择线是否失效进行有效测试。

Description

测试电路、测试方法、半导体存储器和控制器

技术领域

本申请涉及半导体技术领域，尤其涉及一种测试电路、测试方法、半导体存储器和控制器。

背景技术

半导体存储器包括多个呈阵列排布的存储单元，同一列的存储单元连接一条位线(BL)，一条列选择线(YS)连接多条位线，用于控制多条位线上的存储单元进行读写操作。

列选择线失效(fail)会影响多条位线上的存储单元的读写操作，因而对列选择线失效的有效测试是目前亟需解决的问题。

发明内容

本申请提供一种测试电路、测试方法、半导体存储器和控制器，有效测试列选择线是否失效。

第一方面，本申请提供一种测试电路，包括：

参考模块，用于比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果；

第一比较模块，其输入端与所述参考模块的输出端连接，用于比较同一个所述位线连接的所有存储单元的参考结果，输出每个所述位线的第一比较结果；

第二比较模块，其输入端与所述第一比较模块的输出端连接，用于比较所有所述位线的第一比较结果，输出第二比较结果，所述第二比较结果用于指示列选择线是否失效，所述列选择线用于控制每个所述位线。

在一些实施例中，所述参考模块在存储单元的读取数据和写入数据一致时，输出第一参考结果，在存储单元的读取数据和写入数据不一致时，输出第二参考结果。

在一些实施例中，所述第一比较模块用于在所述位线连接的所有存储单元的参考结果均为第二参考结果时，输出第三比较结果，以及在所述位线连接的部分存储单元的参考结果为第一参考结果时，输出第四比较结果。

在一些实施例中，所述第二比较模块用于在所有所述位线的第一比较结果均为第三比较结果时，输出第五比较结果，以及在部分所述位线的第一比较结果为第四比较结果时，输出第六比较结果，所述第五比较结果用于指示所述列选择线失效，所述第六比较结果用于指示所述列选择线未失效。

在一些实施例中，所述参考模块包括：

多个第一比较器，每个所述第一比较器用于比较对应存储单元的读取数据和写入数据，输出对应存储单元的参考结果。

在一些实施例中，每个所述第一比较器包括：

异或门，其用于比较对应存储单元的读取数据和写入数据，输出对应存储单元的参考结果。

在一些实施例中，所述第一比较模块包括：

多个第二比较器，每个所述第二比较器的输入端与所述参考模块的输出端连接，用于比较对应位线连接的所有存储单元的参考结果，输出对应位线的第一比较结果。

在一些实施例中，每个所述第二比较器包括：

与非门，其输入端作为对应第二比较器的输入端，用于比较对应位线连接的所有存储单元的参考结果，输出对应位线的第一比较结果。

在一些实施例中，所述第二比较模块包括：

与门，其输入端作为所述第二比较模块的输入端，与所述第一比较模块的输出端连接，用于比较所有所述位线的第一比较结果，输出第二比较结果。

第二方面，本申请提供一种测试方法，包括：

比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果；

比较同一个所述位线连接的所有存储单元的参考结果，输出每个所述位线的第一比较结果；

比较所有所述位线的第一比较结果，输出第二比较结果，所述第二比较结果用于指示列选择线是否失效，所述列选择线用于控制每个所述位线。

在一些实施例中，所述比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果，具体包括：

比较每个位线连接的每个存储单元的读取数据和写入数据，在存储单元的读取数据和写入数据一致时，输出对应存储单元的第一参考结果，在存储单元的读取数据和写入数据不一致时，输出对应存储单元的第二参考结果。

在一些实施例中，所述比较同一个所述位线连接的所有存储单元的参考结果，输出每个所述位线的第一比较结果，具体包括：

比较同一个所述位线连接的所有存储单元的参考结果，在同一个位线连接的所有存储单元的参考结果均为第二参考结果时，输出对应位线的第三比较结果，以及在同一个位线连接的部分存储单元的参考结果为第一参考结果时，输出对应位线的第四比较结果。

在一些实施例中，所述比较所有所述位线的第一比较结果，输出第二比较结果，所述第二比较结果用于指示列选择线是否失效，具体包括：

比较所有所述位线的第一比较结果，在所有所述位线的第一比较结果均为第三比较结果时，输出第五比较结果，以及在部分所述位线的第一比较结果为第四比较结果时，输出第六比较结果，所述第五比较结果用于指示列选择线失效，所述第六比较结果用于指示列选择线未失效。

第三方面，本申请提供一种半导体存储器，包括如第一方面及第一方面任一种所述的测试电路。

第四方面，本申请提供一种控制器，用于实现如第二方面及第二方面任一种所述的测试方法。

本申请提供的测试电路，包括参考模块、第一比较模块和第二比较模块，第一比较模块的输入端与参考模块连接，第一比较模块的输出端与第二比较模块连接。参考模块比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果，第一比较模块比较同一个位线连接的所有存储单元的参考结果，输出每个位线的第一比较结果，第二比较模块比较所有位线的第一比较结果，输出第二比较结果，第二比较结果指示与每个位线连接的列选择线是否失效，从而能够对列选择线是否失效进行有效测试。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的一种测试电路的电路图；

图2为本申请一实施例提供的一种测试方法的流程图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由上面的权利要求书指出。

列选择线连接多条位线，从而能够控制多条位线上的存储单元进行读写操作。相应地，列选择性失效也会影响多条位线上的存储单元的读写操作。

图1为本申请一实施例提供的测试电路的电路图。参考图1所示，测试电路包括参考模块101、第一比较模块102和第二比较模块103，第一比较模块102的输入端与参考模块101连接，第一比较模块102的输出端与第二比较模块103连接。

参考模块101用于比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果，参考结果用于指示读取数据和写入数据是否一致。第一比较模块102获取参考模块101输出的每个存储单元的参考结果，比较每个位线连接的所有存储单元的参考结果，输出每个位线的第一比较结果，每个第一比较结果用于指示对应位线连接的所有存储单元的参考结果是否均指示读取数据和写入数据不一致。第二比较模块103获取第一比较模块102输出的每个位线的第一比较结果，比较所有位线的第一比较结果，输出第二比较结果，第二比较结果用于指示每个位线连接的每个存储单元的参考结果是否均指示读取数据和写入数据不一致，即第二比较结果用于指示与每个位线连接的列选择线是否失效，列选择线用于控制每个位线，以控制每个位线连接的存储单元的写入操作。

因此，每个位线连接的每个存储单元的读取数据和写入数据不一致时，参考模块101输出的每个存储单元的参考结果均指示读取数据和写入数据不一致，第一比较模块102输出的每个位线的第一比较结果指示对应位线连接的所有存储单元的读取数据和写入数据不一致，第二比较模块103输出的第二比较结果指示每个位线连接的每个存储单元的读取数据和写入数据不一致，以确定列选择线失效。部分位线连接的部分存储单元的读取数据和写入数据一致时，参考模块101输出的部分存储单元的参考结果指示读取数据和写入数据一致，第一比较模块102输出的部分位线的第一比较结果指示对应位线连接的部分存储单元的读取数据和写入数据一致，第二比较模块103输出的第二比较结果指示部分位线连接的部分存储单元的读取数据和写入数据一致，以确定列选择线未失效。

并且第一比较模块102在对每个位线连接的所有存储单元的参考结果进行比较的过程即为对每个位线进行压缩的过程，第一比较模块102输出的每个位线的第一比较结果即为每个位线的压缩结果，从而使得对列选择线是否失效的判断与对位线压缩同步进行，实现邻近概率激活模式和判断列选择线是否失效的兼容。

在一些实施例中，参考结果包括第一参考结果和第二参考结果，第一参考结果用于指示存储单元的读取数据和写入数据一致，第二参考结果用于指示存储单元的读取数据和写入数据不一致。参考模块101在获取与列选择线连接的多个位线连接的多个存储单元的读取数据和写入数据之后，比较各个存储单元的读取数据和写入数据是否一致，在存储单元的读取数据和写入数据一致时，输出第一参考结果，在存储单元的读取数据和写入数据不一致时，输出第二参考结果，从而能够通过第一参考结果和第二参考结果确定存储单元的读取数据和写入数据是否一致。第一参考结果例如为0，第二参考结果例如为1。

第一比较结果可以包括第三比较结果和第四比较结果，第三比较结果用于指示同一位线连接的所有存储单元的参考结果均指示读取数据和写入数据不一致，第四比较结果用于指示同一位线连接的部分存储单元的参考结果指示读取数据和写入数据一致。第一比较模块102可以在一个位线连接的所有存储单元的参考结果均为第二参考结果时，输出第三比较结果，也可以在一个位线连接的部分存储单元的参考结果为第一参考结果时，输出第四比较结果，从而通过第三比较结果和第四比较结果确定同一位线连接的所有存储单元的读取数据和写入数据是否一致。第三比较结果例如为0，第四比较结果例如为1。

第二比较结果可以包括第五比较结果和第六比较结果，第五比较结果用于指示每个位线连接的每个存储单元的参考结果均指示读取数据和写入数据不一致，即列选择线失效，第六比较结果用于指示部分位线连接的部分存储单元的参考结果指示读取数据和写入数据一致，即列选择线未失效。第二比较模块103可以在所有位线的第一比较结果均为第三比较结果时，输出第五比较结果，在部分位线的第一比较结果为第四比较结果时，输出第六比较结果，从而根据第五比较结果和第六比较结果确定列选择线是否失效。第五比较结果例如为0，第六比较结果例如为1。

在一些实施例中，参考模块101包括多个第一比较器1011，第一比较器1011的数量可以与存储单元的数量一致，每个第一比较器1011对应一个存储单元，每个第一比较器1011用于比较一个存储单元的读取数据和写入数据，输出对应存储单元的参考结果。例如，在读取数据和写入数据一致时，输出第一参考结果，在读取数据和写入数据不一致时，输出第二参考结果。

第一比较模块102可以包括多个第二比较器1021，第二比较器1021的数量可以与位线的数量一致，每个第二比较器1021与一个位线对应，每个第二比较器1021的输入端与参考模块101的输出端连接，获取对应位线连接的所有存储单元的参考结果并比较对应位线连接的所有存储单元的参考结果，输出对应位线的第一比较结果。例如，每个第二比较器1021与对应位线连接的所有存储单元的第一比较器1011连接，获取对应位线中所有第一比较器1011的输出结果，比较对应位线中所有第一比较器1011的输出结果，输出对应位线的第一比较结果。例如，在一个位线连接的所有存储单元的参考结果均为第二参考结果时，输出第三比较结果，在一个位线连接的部分存储单元的参考结果为第一参考结果时，输出第四比较结果。

例如，一个存储阵列包括四条位线和八条字线，四条位线分为即为第一位线、第二位线、第三位线和第四位线，八条字线分别记为第一字线、第二字线、第三字线、第四字线、第五字线、第六字线、第七字线和第八字线。

参考图1所示，第一字线连接的存储单元记为Y0，第二字线连接的存储单元记为Y1，第三字线连接的存储单元记为Y2，第四字线连接的存储单元记为Y3，第五字线连接的存储单元记为Y4，第六字线连接的存储单元记为Y5，第七字线连接的存储单元记为Y6，第八字线连接的存储单元记为Y7。相应的，第一位线连接的存储单元、第二位线连接的存储单元、第三位线连接的存储单元以及第四位线连接的存储单元均包括Y0中的一个存储单元、Y1中的一个存储单元、Y2中的一个存储单元、Y3中的一个存储单元、Y4中的一个存储单元、Y5中的一个存储单元、Y6中的一个存储单元以及Y7中的一个存储单元。Y0-Y7中的四个存储单元的读取数据均分别记为DQ0、DQ1、DQ2和DQ3，写入数据均分别记为D0、D1、D2和D3。

每个位线分别对应一个第二比较器1021，四个位线对应的四个第二比较器1021分别记为DQ0比较器、DQ1比较器、DQ2比较器和DQ3比较器。DQ0比较器将Y0中DQ0和D0的参考结果、Y1中DQ0和D0的参考结果、Y2中的DQ0和D0的参考结果、Y3中的DQ0和D0的参考结果、Y4中的DQ0和D0的参考结果、Y5中的DQ0和D0的参考结果、Y6中的DQ0和D0的参考结果以及Y7中的DQ0和D0的参考结果进行比较，当Y0-Y7中每个DQ0和D0的参考结果均指示读取数据和写入数据不一致时，DQ0比较器输出第三比较结果，当Y0-Y7中DQ0和D0的任意一个或多个参考结果指示读取数据和写入数据一致，DQ0比较器输出第四比较结果。此处的第三比较结果和第四比较结果也可以理解为对Y0-Y7中每个DQ0和D0的参考结果进行压缩获得的压缩结果，即为DQ0比较器对应的位线的压缩结果。

DQ1比较器将Y0中DQ1和D1的参考结果、Y1中DQ1和D1的参考结果、Y2中的DQ1和D1的参考结果、Y3中的DQ1和D1的参考结果、Y4中的DQ1和D1的参考结果、Y5中的DQ1和D1的参考结果、Y6中的DQ1和D1的参考结果以及Y7中的DQ1和D1的参考结果进行比较，当Y0-Y7中每个DQ1和D1的参考结果均指示读取数据和写入数据不一致时，DQ1比较器输出第三比较结果，当Y1-Y7中DQ1和D1的任意一个或多个参考结果指示读取数据和写入数据一致，DQ1比较器输出第四比较结果。此处的第三比较结果和第四比较结果也可以理解为对Y0-Y7中每个DQ1和D1的参考结果进行压缩获得的压缩结果，即为DQ1比较器对应的位线的压缩结果。

DQ2比较器将Y0中DQ2和D2的参考结果、Y1中DQ2和D2的参考结果、Y2中的DQ2和D2的参考结果、Y3中的DQ2和D2的参考结果、Y4中的DQ2和D2的参考结果、Y5中的DQ2和D2的参考结果、Y6中的DQ2和D2的参考结果以及Y7中的DQ2和D2的参考结果进行比较，当Y0-Y7中每个DQ2和D2的参考结果均指示读取数据和写入数据不一致时，DQ2比较器输出第三比较结果，当Y0-Y7中DQ2和D2的任意一个或多个参考结果指示读取数据和写入数据一致，DQ2比较器输出第四比较结果。此处的第三比较结果和第四比较结果也可以理解为对Y0-Y7中每个DQ2和D2的参考结果进行压缩获得的压缩结果，即为DQ2比较器对应的位线的压缩结果。

DQ3比较器将Y0中DQ3和D3的参考结果、Y1中DQ3和D3的参考结果、Y2中的DQ3和D3的参考结果、Y3中的DQ3和D3的参考结果、Y4中的DQ3和D3的参考结果、Y5中的DQ3和D3的参考结果、Y6中的DQ3和D3的参考结果以及Y7中的DQ3和D3的参考结果进行比较，当Y0-Y7中每个DQ3和D3的参考结果均指示读取数据和写入数据不一致时，DQ3比较器输出第三比较结果，当Y0-Y7中DQ3和D3的任意一个或多个参考结果指示读取数据和写入数据一致，DQ3比较器输出第四比较结果。此处的第三比较结果和第四比较结果也可以理解为对Y0-Y7中每个DQ3和D3的参考结果进行压缩获得的压缩结果，即为DQ3比较器对应的位线的压缩结果。

第二比较模块103对DQ0比较器的输出结果、DQ1比较器的输出结果、DQ2比较器的输出结果以及DQ3比较器的输出结果进行比较，当DQ0比较器、DQ1比较器、DQ2比较器以及DQ3比较器的输出结果均为第三比较结果时，第二比较模块103输出第五比较结果，当DQ0比较器、DQ1比较器、DQ2比较器以及DQ3比较器中的任意一个或多个比较器的输出结果为第四比较结果时，第二比较模块103输出第六比较结果。

需要说明的是，一个存储阵列可以包括两条位线、四条位线等。一个存储阵列包括两条位线时仅需要第一比较模块102中的两个第二比较器1021即可，一个存储阵列包括八条字线时需要第一比较模块102中的八个第二比较器1021。

在一些实施例中，每个第一比较器1011可以包括异或门，每个异或门对应一个存储单元，每个异或门用于比较对应存储单元的读取数据和写入数据，输出对应存储单元的参考结果。例如存储单元的读取数据和写入数据一致时，异或门输出对应存储单元的参考结果为0，存储单元的读取数据和写入数据不一致时，异或门输出对应存储单元的参考结果为1。

每个第二比较器1021可以包括与非门，与非门的输入端作为对应第二比较器1021的输入端，用于获取对应位线连接所有存储单元的参考结果，比较对应位线连接的所有存储单元的参考结果，输出对应位线的第一比较结果。例如位线连接的所有存储单元的参考结果均指示读取数据和写入数据不一致时，与非门输出位线的第一比较结果为0，位线连接的部分存储单元的参考结果指示读取数据和写入数据一致时，与非门输出位线的第一比较结果为1。

第二比较模块103可以包括与门1031，与门1031的输入端作为第二比较模块103的输入端，与第一比较模块102的输出端连接，用于比较所有位线的第一比较结果，输出第二比较结果。例如，所有位线的第一比较结果均为1时，与门输出的第二比较结果为1，部分位线的第一比较结果为0时，与门输出的第二比较结果为0。

以上对本申请实施例提供的测试电路进行详细描述，参考模块比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果，第一比较模块比较每个位线连接的所有存储单元的参考结果，输出每个位线的第一比较结果，第二比较模块比较所有位线的第一比较结果，输出第二比较结果，第二比较结果指示与每个位线连接的列选择线是否失效，从而有效判断列选择线是否失效。

图2为本申请一实施例提供的测试方法的流程图。参考图2所示，本申请实施例提供的测试方法包括：

S101、比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果。

半导体存储器包括多个存储阵列，每个存储阵列包括多个呈阵列排布的存储单元。

存储单元的读取数据为存储单元当前的存储数据，存储单元的写入数据为存储单元最开始的数据，在存储单元中写入数据可以通过X-fast modify Write方式，其在每一次执行写操作之前，顺序开启同一条位线上的所有字线，开启一条字线顺序写完这条字线上一个突发长度(burst lengths)单元的内容后，关闭这条字线，然后开启下一条字线再顺序写完这条字线上一个突发长度单元的内容。

比较每个位线连接的每个存储单元的读取数据和写入数据，在存储单元的读取数据和写入数据一致时，输出对应存储单元的第一参考结果，在存储单元的读取数据和写入数据不一致时，输出对应存储单元的第二参考结果。第一参考结果指示读取数据和写入数据一致，第二参考结果指示读取数据和写入数据不一致。

S102、比较同一个位线连接的所有存储单元的参考结果，输出每个位线的第一比较结果。

比较同一个位线连接的所有存储单元的参考结果，同一个位线连接的所有存储单元的参考结果均为第二参考结果时，输出对应位线的第三比较结果，同一个位线连接的部分存储单元的参考结果为第一参考结果时，输出对应位线的第四比较结果。第三比较结果指示同一位线连接的所有存储单元的读取数据和写入数据均不一致，第四比较结果指示同一位线连接的部分存储单元的读取数据和写入数据一致。

S103、比较所有位线的第一比较结果，输出第二比较结果，第二比较结果用于指示列选择线是否失效。

列选择线用于控制多个位线，以控制多个位线连接的多个存储单元的写入操作。比较所有位线的第一比较结果。所有位线的第一比较结果均为第三比较结果时，输出第五比较结果，第五比较结果用于指示每个位线连接的每个存储单元的读取数据和写入数据均不一致，即列选择线失效。部分位线的第一比较结果为第四比较结果时，输出第六比较结果，第六比较结果用于指示部分位线连接的部分存储单元的读取数据和写入数据一致，即列选择线未失效。

本申请实施例提供的测试方法，将与一个列选择线连接的多个位线连接的多个存储单元的读取数据和写入数据进行比较，输出每个存储单元的参考结果，而后将同一位线连接的所有存储单元的参考结果进行比较，输出每个位线的第一比较结果，随后比较所有位线的第一比较结果，输出第二比较结果，第二比较结果指示与每个位线连接的列选择线是否失效，从而有效判断列选择线线是否失效。

本申请一实施例还提供一种半导体存储器，包括上述的测试电路。

本申请一实施例还提供一种控制器，用于实现上述的测试方法。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种测试电路，其特征在于，包括：

参考模块，用于比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果；

第一比较模块，其输入端与所述参考模块的输出端连接，用于比较同一个所述位线连接的所有存储单元的参考结果，输出每个所述位线的第一比较结果；

第二比较模块，其输入端与所述第一比较模块的输出端连接，用于比较所有所述位线的第一比较结果，输出第二比较结果，所述第二比较结果用于指示列选择线是否失效，所述列选择线用于控制每个所述位线。

2.根据权利要求1所述的测试电路，其特征在于，所述参考模块在存储单元的读取数据和写入数据一致时，输出第一参考结果，在存储单元的读取数据和写入数据不一致时，输出第二参考结果。

3.根据权利要求2所述的测试电路，其特征在于，所述第一比较模块用于在所述位线连接的所有存储单元的参考结果均为第二参考结果时，输出第三比较结果，以及在所述位线连接的部分存储单元的参考结果为第一参考结果时，输出第四比较结果。

4.根据权利要求3所述的测试电路，其特征在于，所述第二比较模块用于在所有所述位线的第一比较结果均为第三比较结果时，输出第五比较结果，以及在部分所述位线的第一比较结果为第四比较结果时，输出第六比较结果，所述第五比较结果用于指示所述列选择线失效，所述第六比较结果用于指示所述列选择线未失效。

5.根据权利要求1-4中任意一项所述的测试电路，其特征在于，所述参考模块包括：

多个第一比较器，每个所述第一比较器用于比较对应存储单元的读取数据和写入数据，输出对应存储单元的参考结果。

6.根据权利要求5所述的测试电路，其特征在于，每个所述第一比较器包括：

异或门，其用于比较对应存储单元的读取数据和写入数据，输出对应存储单元的参考结果。

7.根据权利要求1-4中任意一项所述的测试电路，其特征在于，所述第一比较模块包括：

多个第二比较器，每个所述第二比较器的输入端与所述参考模块的输出端连接，用于比较对应位线连接的所有存储单元的参考结果，输出对应位线的第一比较结果。

8.根据权利要求7所述的测试电路，其特征在于，每个所述第二比较器包括：

与非门，其输入端作为对应第二比较器的输入端，用于比较对应位线连接的所有存储单元的参考结果，输出对应位线的第一比较结果。

9.根据权利要求1-4中任意一项所述的测试电路，其特征在于，所述第二比较模块包括：

与门，其输入端作为所述第二比较模块的输入端，与所述第一比较模块的输出端连接，用于比较所有所述位线的第一比较结果，输出第二比较结果。

10.一种测试方法，其特征在于，所述方法包括：

比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果；

比较同一个所述位线连接的所有存储单元的参考结果，输出每个所述位线的第一比较结果；

比较所有所述位线的第一比较结果，输出第二比较结果，所述第二比较结果用于指示列选择线是否失效，所述列选择线用于控制每个所述位线。

11.根据权利要求10所述的测试方法，其特征在于，所述比较每个位线连接的每个存储单元的读取数据和写入数据，输出每个存储单元的参考结果，具体包括：

比较每个位线连接的每个存储单元的读取数据和写入数据，在存储单元的读取数据和写入数据一致时，输出对应存储单元的第一参考结果，在存储单元的读取数据和写入数据不一致时，输出对应存储单元的第二参考结果。

12.根据权利要求11所述的测试方法，其特征在于，所述比较同一个所述位线连接的所有存储单元的参考结果，输出每个所述位线的第一比较结果，具体包括：

比较同一个所述位线连接的所有存储单元的参考结果，在同一个位线连接的所有存储单元的参考结果均为第二参考结果时，输出对应位线的第三比较结果，以及在同一个位线连接的部分存储单元的参考结果为第一参考结果时，输出对应位线的第四比较结果。

13.根据权利要求12所述的测试方法，其特征在于，所述比较所有所述位线的第一比较结果，输出第二比较结果，所述第二比较结果用于指示列选择线是否失效，具体包括：

比较所有所述位线的第一比较结果，在所有所述位线的第一比较结果均为第三比较结果时，输出第五比较结果，以及在部分所述位线的第一比较结果为第四比较结果时，输出第六比较结果，所述第五比较结果用于指示列选择线失效，所述第六比较结果用于指示列选择线未失效。

14.一种半导体存储器，其特征在于，包括如权利要求1至9中任意一项所述的测试电路。

15.一种控制器，其特征在于，用于实现如权利要求10至13中任意一项所述的测试方法。

Images