CN107527642B - 包括缓冲存储器的存储器器件和存储器模块 - Google Patents

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Abstract

本发明涉及一种存储器器件和存储器模块。所述存储器器件可包括：连接至字线和位线的存储器单元；第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线。可通过从处理器接收的地址选择第二位线感测放大器，并且可根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据。在本文所述的一些方面，存储器器件可包括高速操作的缓冲存储器，从而提高了存储器模块的性能。

Description

包括缓冲存储器的存储器器件和存储器模块
相关申请的交叉引用
本申请要求于2016年6月17日提交的韩国专利申请No.10-2016-0075912的优先权，其全部内容以引用方式并入本文中。
技术领域
本公开涉及存储器器件和存储器模块，并且更具体地说，涉及一种克服了由包括具有不同容量的存储器导致的存取时间之间的差异的存储器模块。
背景技术
半导体存储器器件可分为易失性存储器器件或者非易失性存储器器件。与非易失性存储器器件相比，易失性存储器器件可具有诸如读速度高和写速度高的优点。存储器器件的示例可为动态随机存取存储器(DRAM)。
存储器器件广泛用于诸如移动装置、计算机等的电子装置中。随着制造处理技术的发展，存储器器件的容量不断增大。由于电子装置的性能的快速提高和最近电子装置使用数量的快速增加，超级电容性存储器器件和超级电容性存储器模块越来越被期望。
由于实现超级电容性存储器模块会需要包括大量存储器器件，因此存储器模块的价格会变得极其昂贵。因此，具有低成本特性和超级电容性特性的存储器模块和用于该存储器模块的存储器器件是理想的。
发明内容
本公开的示例实施例提供了一种存储器器件。存储器器件可包括：连接至字线和位线的存储器单元；第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线。可通过从处理器接收的地址选择第二位线感测放大器，并且可根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据。根据本公开的示例实施例的存储器器件可包括高速操作的缓冲存储器，从而提高了存储器模块的性能。
本公开的示例实施例可提供一种存储器模块。存储器模块可包括第一存储器器件和具有与第一存储器器件不同的操作速度或不同的容量的第二存储器器件。第一存储器器件可包括：存储器单元阵列，其包括多个存储器单元；第一位线感测放大器电路，其通过多条位线连接至所述多个存储器单元，并且构造为放大所述多条位线的信号；第二位线感测放大器电路，其邻近于第一位线感测放大器电路布置，并且不连接至所述多条位线中的任一条；以及行解码器，其构造为选择连接至所述多个存储器单元的多条字线和连接至第二位线感测放大器电路的子字线。
本公开的示例实施例可提供一种存储器模块。存储器模块可具有：第一超级电容性存储器器件和第二超级电容性存储器器件；第一存储器器件和第二存储器器件，它们构造为用作用于第一超级电容性存储器器件和第二超级电容性存储器器件的高速缓冲存储器；第一数据缓冲器和第二数据缓冲器，它们构造为发送输入至第一存储器器件和第二存储器器件或第一超级电容性存储器器件和第二超级电容性存储器器件的输入数据；以及寄存器时钟驱动器。所述寄存器时钟驱动器可构造为确定是对第一超级电容性存储器器件和第二超级电容性存储器器件进行驱动还是对第一存储器器件和第二存储器器件进行驱动。
附图说明
图1是示出根据本公开的示例实施例的计算系统的图。
图2是示出根据本公开的示例实施例的存储器模块的框图。
图3是示出根据本公开的示例实施例的超级电容性存储器器件的框图。
图4是示出图3所示的组块的框图。
图5是示出图4所示的位线感测放大器电路的框图。
图6是示出根据本公开的示例实施例的存储器器件的框图。
图7是示出根据本公开的示例实施例的存储器器件的框图。
图8是示出图6所示的组块和行解码器的框图。
图9是示出相对于根据本公开的示例实施例的存储器模块执行读命令的处理的流程图。
图10是示出相对于根据本公开的示例实施例的存储器模块执行写命令的处理的流程图。
图11是示出根据本公开的示例实施例的存储器模块的一部分的图。
图12至图14是示出根据本公开的示例实施例的存储器器件的图。
图15是示出堆叠了根据本公开的示例实施例的存储器器件的结构的框图。
图16是示出根据本公开的示例实施例的存储器模块的图。
图17是示出根据本公开的示例实施例的存储器模块的图。
图18至图25是示出根据本公开的示例实施例的2DPC存储器系统的框图。
具体实施方式
下面，将按照本领域普通技术人员之一可实施本公开的各方面的程度参照附图更完全地描述本公开的实施例。
图1是示出根据本公开的示例实施例的计算系统的图。参照图1，计算系统100可包括处理器110、第一存储器模块(DIMM)120和第二存储器模块(DIMM)130。
处理器110可控制计算系统100的整体操作。处理器110可处理各种数据并执行在计算系统100中执行的各种算术操作。虽然图1中未示出，但是处理器110还可包括存储器管理模块(MMU)，以管理第一存储器模块120和第二存储器模块130。
可通过双列直插式存储器模块来实现第一存储器模块120。第一存储器模块120可包括存储器器件121和122。第一存储器模块120可用作处理器110的工作存储器。
第二存储器模块130可包括存储器器件(DRAM)131和超级电容性存储器器件(UDRAM)132。超级电容性存储器器件132可提供超高容量，并且在一些方面可以低成本提供超高容量。存储器器件131可作为超级电容性存储器器件132的高速缓冲存储器操作。因此，与可为一般存储器模块的第一存储器模块120相比，第二存储器模块130可通过超级电容性存储器器件132提供超高容量。第二存储器模块130可通过作为高速缓冲存储器操作的存储器器件131高速地操作。
图2是示出根据本公开的示例实施例的存储器模块的框图。图2中所示的存储器模块1000可对应于图1中所示的第二存储器模块130。参照图2，存储器模块1000可包括：第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b；第一存储器器件(DRAM)1200a、第二存储器器件(DRAM)1200b和第三存储器器件(DRAM)1300；第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b；以及寄存器时钟驱动器(RCD)1500。
参照图2，在存储器模块1000中，第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b分别布置在左侧和右侧，同时寄存器时钟驱动器1500位于它们之间。在存储器模块1000中，第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b分别布置在左侧和右侧，同时寄存器时钟驱动器1500位于它们之间。在存储器模块1000中，第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b分别布置在左侧和右侧，同时寄存器时钟驱动器1500位于它们之间。可以理解，这种内部构造布置方式没有限制本公开。
可根据第一命令和地址CAD1相对于第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b执行输入/输出操作(例如，写或读操作)。与一般存储器器件相比，第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b中的每一个可实现为具有超高容量。
可根据第二命令和地址CAD2相对于第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b执行输入/输出操作。第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b的总容量可小于第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b的总容量。与第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b相比，第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b中的每一个可高速地操作。因此，第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b中的每一个可作为第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b中的每一个的高速缓冲存储器操作。可将存储在第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b中的每一个中的数据的一部分(高速缓存数据)存储在第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b中的每一个中。因此，在处理器110(参照图1)在访问第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b之前访问第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b的情况下，可提高存储器模块1000的数据传输速度。
第三存储器器件1300可包括作为高速缓冲存储器操作的第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b的标签信息。例如，标签信息可包括存储了高速缓存数据的第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b的实际地址。例如，寄存器时钟驱动器1500可将处理器110频繁使用的数据存储在作为高速缓冲存储器操作的第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b中。寄存器时钟驱动器1500可将关于频繁使用的数据(高速缓存数据)的地址信息(例如，标签信息)存储在第三存储器器件1300中。
处理器(诸如图1中的处理器110)可将地址信息输入至存储器模块1000以从存储器模块1000中读数据。该地址信息可包括标签信息。在相对于存储器模块1000执行读操作的情况下，第三存储器器件1300可通过寄存器时钟驱动器1500的控制将存储的标签信息发送至寄存器时钟驱动器1500。
在从处理器(例如，图1的处理器110)输入的标签信息与存储在第三存储器器件1300中的标签信息一致的情况下，可从作为高速缓冲存储器操作的第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b中输出读数据。在从处理器110输入的标签信息与存储在第三存储器器件1300中的标签信息不一致的情况下，可从第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b输出读数据。
第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b可连接至第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b以及第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b。第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b可将从处理器110(参照图1)输入的数据(IO)发送至第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b或者第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b。第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b可将数据从第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b或者第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b发送至处理器110。
寄存器时钟驱动器1500可控制存储器模块1000的整体操作。寄存器时钟驱动器1500可从处理器110接收命令和地址(CA)。寄存器时钟驱动器1500可基于接收到的命令和地址(CA)产生控制第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b的第一命令和地址(CAD1)。寄存器时钟驱动器1500可参照接收到的命令和地址(CA)产生控制第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b的第二命令和地址(CAD2)。寄存器时钟驱动器1500可由第三存储器器件1300提供标签信息(TAG)。寄存器时钟驱动器1500可将上述标签信息与从处理器110输入的标签信息进行比较。寄存器时钟驱动器1500可通过比较结果确定是对第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b进行驱动还是对第一存储器器件(DRAM)1200a和第二存储器器件(DRAM)1200b进行驱动。
图3是示出根据本公开的示例实施例的超级电容性存储器器件的框图。参照图3，超级电容性存储器器件1100可包括组块1110、行解码器1120、列解码器1130和外围电路1140。
组块1110可包括多条字线WL和多条位线BL。组块1110可包括位于字线与位线交叉的区的存储器单元MC。例如，存储器单元MC可为包括一个晶体管和一个电容器的DRAM单元。
参照图3，超级电容性存储器器件1100可包括组块。组块的数量不限于图3所示的。可通过预先排列的规格确定组块的数量。随着组块的数量增加，存储器器件的性能可提高。在存储器器件包括多个组块的情况下，处理器110(参照图1)可在访问任一个组块的同时访问其它组块。因此，存储器器件可包括多个组块，以使得处理器110可同时访问多个组块。
组块1110可由行解码器1120和列解码器1130驱动。在存储器器件包括多个组块的情况下，存储器器件可包括与所述多个组块的数量匹配的多个行解码器和多个列解码器。因此，组块1110的数量减少可导致存储器器件的面积减小。例如，根据本公开的示例实施例的超级电容性存储器器件1100可包括一个组块或者两个组块以限制存储器器件的面积。然而，组块的数量不限于此。
行解码器1120可根据外围电路1140的控制在字线WL中选择至少一条字线。行解码器1120可从外围电路1140接收行解码器控制信号R_CTL和行地址RA。可响应于处理器110的命令通过外围电路1140产生行解码器控制信号R_CTL和行地址RA。例如，当激活命令和将需要被激活的字线的地址输入至超级电容性存储器器件1100时，外围电路1140可激活行解码器控制信号R_CTL并产生行地址RA。行解码器1120可参照行解码器控制信号R_CTL和行地址RA选择至少一条字线。可将连接至被选字线的一组存储器单元看作被选择的页。当将预充电命令输入至超级电容性存储器器件1100时，外围电路1140可将行解码器控制信号R_CTL去激活。
列解码器1130可根据外围电路1140的控制从位线BL中选择至少一条位线。列解码器1130可从外围电路1140接收列解码器控制信号C_CTL和列地址CA。可将写命令或读命令输入至超级电容性存储器器件1100，以在激活命令之后将数据存储在被选择的页中或者从被选择的页读数据。这样，外围电路1140可激活列解码器控制信号C_CTL并产生列地址CA。当完成写操作或读操作时，外围电路1140可将列解码器控制信号C_CTL去激活。
外围电路1140可从处理器110接收命令CMD和地址ADD。外围电路1140可响应于从处理器110接收的命令CMD和地址ADD产生行解码器控制信号R_CTL、行地址RA、列解码器控制信号C_CTL或者列地址CA。外围电路1140可将行解码器控制信号R_CTL和行地址RA发送至行解码器1120。外围电路1140可将列解码器控制信号C_CTL和列地址CA发送至列解码器1130。
外围电路1140可与处理器110交换输入/输出数据。这样，外围电路1140可包括用于命令CMD、地址ADD和输入/输出数据的焊盘1141。参照图3，焊盘1141可布置在超级电容性存储器器件1100的边缘上。可通过减少组块的数量或者将焊盘1141布置在超级电容性存储器器件1100的边缘上来减小超级电容性存储器器件1100的面积。
图4是示出组块(例如，图3所示的组块1110)的框图。参照图4，组块1110可包括多个阵列MAT 1111、多个位线感测放大器电路(BLSA)1112a和1112b、多个子字线驱动器(SWD)1113a和1113b以及多个连接部分(CJT)1114。
阵列MAT 1111可包括多条子字线(SWL)和多条子位线(SBL)。所述多条子字线(SWL)可在行方向上延伸，并且可沿着列方向布置。所述多条子位线(SBL)可在列方向上延伸，并且可沿着行方向布置。可通过BLSA 1112a和BLSA 1112b依次驱动子位线(SBL)。可通过SWD 1113a和SWD 1113b依次驱动子字线(SWL)。可以理解，这种内部构造布置方式并不限制本公开。
可通过输入至存储器器件1100的列地址的数量确定阵列MAT 1111的SBL的数量。例如，SBL的数量可为1024。可通过DRAM单元的电容器(CS)的大小和子位线的电容器(CBL)的大小确定阵列MAT 1111的SWL的数量。例如，子字线(SWL)的数量可为512、640、768、832、1024、2048、4096等。
阵列MAT 1111的大小(例如，SWL的数量)可具有较大的值，以减小超级电容性存储器器件1100的面积。这种现象的原因可为，例如，随着阵列MAT 1111的大小增大，BLSA 1112和CJT 1114的数量可减小，因此超级电容性存储器器件1100的面积可减小。
BLSA 1112可放大子位线(SBL)与反子位线(sub bit line bar，SBLB)之间的微小的电压差。在处理器110(参照图1)将激活命令输入至存储器器件中的情况下，在激活SWL并且过去特定时间之后，BLSA 1112可操作。参照图4，BLSA 1112可连接至子位线(SBL)和反子位线(SBLB)。BLSA 1112可重复地布置在阵列MAT 1111之间。可将在行方向上布置的一组BLSA 1112看作是一个位线感测放大器阵列。可以理解，这种内部构造布置方式并不限制本公开。将在图5中描述BLSA 1112的结构。
SWD 1113可驱动子字线(SWL)。在处理器110(参照图1)将激活命令输入至存储器器件中的情况下，SWD 1113可根据行解码器1120(图3所示)的控制驱动SWL。参照图4，SWD1113可重复地布置在阵列MAT 1111之间。可以理解，这种内部构造布置方式并不限制本公开。由于认为本领域技术人员熟知子字线驱动器1113的结构，因此省略对其的描述。
CJT 1114可布置在BLSA 1112与SWD 1113之间。CJT 1114可通过行解码器1120(图3所示)将用于控制BLSA 1112或者SWD 1113的信号放大。
图5是示出图4所示的位线感测放大器电路的框图。参照图5，位线感测放大器电路1112可包括位线感测放大器(SA0至SA1023)。位线感测放大器(SA0至SA1023)中的每一个可从行解码器1120(参照图3)接收电源信号(LA、LAB)。位线感测放大器(SA0至SA1023)中的每一个可连接至子位线(SBL)和反子位线(SBLB)。例如，位线感测放大器(SA0)可连接至子位线(SBL0)和反子位线(SBLB0)。位线感测放大器(SA0至SA1023)中的每一个可将子位线(SBL)与反子位线(SBLB)之间的微小的电压差放大并且存储放大结果。位线感测放大器(SA0至SA1023)中的每一个的结构不限于图5所示的SRAM(静态随机存取存储器)的结构。
图6是示出根据本公开的示例实施例的存储器器件的框图。参照图6，存储器器件1200可包括组块(1210_1至1210_n)、行解码器(1220_1至1220_n)、列解码器(1230_1至1230_n)和外围电路1240。这里，n表示组块的数量。存储器器件1200可包括多个组块。存储器器件1200可比超级电容性存储器器件1100(参照图3)包括更多的组块。处理器110(参照图1)可同时访问所述多个组块以执行数据输入/输出操作。因此，在存储器器件1200中可比在超级电容性存储器器件1100中更快速地执行数据输入/输出操作。
组块1210可与图3所示的组块1110基本相同。但是，参照图6，与组块1110不同的是，组块1210可另外包括位线感测放大器阵列1215和1216。组块1210可包括通过位线感测放大器阵列1215和1216的另外的存储器。上述另外的存储器可意指缓冲存储器。与一般DRAM单元的存取时间相比，缓冲存储器的存取时间可减少。因此，存储器器件1200可能够通过缓冲存储器快速地执行图3所述的高速缓冲存储器操作。缓冲存储器不仅可通过高速缓冲存储器操作存储数据，而且可写入通过处理器110(参照图1)发送的数据。存储在缓冲存储器中的数据不限于此。将在图8中描述缓冲存储器。
行解码器1220整体上可与图3所示的行解码器1120基本相同。与行解码器1120不同的是，行解码器1220可包括用于控制位线感测放大器阵列1215和1216的多个BLSA控制电路(BLSA CTRL)。将在下面参照图8进一步描述BLSA控制电路(BLSA CTRL)。
列解码器1230与图3所示的列解码器1130执行相同功能。参照图6，与列解码器1130不同的是，列解码器1230可暂时存储存储在位线感测放大器阵列1215和1216中的数据。列解码器1230可与列解码器1130具有相同结构，或者包括用于执行位线感测放大器阵列1215和1216的数据输入/输出的另外的电路。
外围电路1240整体上可与图3所示的外围电路1140基本相同。外围电路1240可与外围电路1140具有相同结构，或者包括用于执行位线感测放大器阵列1215和1216的数据输入/输出的另外的电路。下面将参照图12进一步描述所述另外的电路。
图7是示出根据本公开的示例实施例的存储器器件的框图。参照图7，存储器器件1200可包括组块1210、行解码器1220、列解码器1230、命令解码器1241、地址缓冲器1242、组块控制器1243、输入/输出门1244、串行器1245、解串器1246、数据缓冲器1247和焊盘1248。
由于组块1210、行解码器1220和列解码器1230整体上与图6所示的那些相同，因此这里省略对它们的描述。为了简化描述，在图7中，仅示出了一个组块1210、一个行解码器1220和一个列解码器1230，但是本公开不受这种示出和简化的限制。
命令解码器1241可解码从外部接收的命令CMD，以产生用于访问位线感测放大器阵列1215和1216的控制信号(例如，R_CTL、B_CTL、C_CTL)。例如，命令解码器1241可解码写使能信号WE、行地址选通信号RAS、列地址选通信号CAS、激活信号ACT、片选信号CS、从地址缓冲器1242发送的地址信息等，并且可产生对应于命令CMD的控制信号。
命令CMD可包括用于使用组块1210中的一般存储器单元的命令或者用于使用位线感测放大器阵列1215和1216的命令。例如，上述命令可为激活命令、读命令或者写命令。命令解码器1241可从外部接收额外信号以解码用于使用位线感测放大器阵列1215和1216的命令。
地址缓冲器1242可从外部接收地址ADD。地址缓冲器1242可接收用于选择位线感测放大器阵列1215和1216的地址ADD。地址缓冲器1242可参照从外部接收的地址ADD和命令CMD产生组块地址BA、行地址RA和列地址CA。地址缓冲器1242可接收用于访问位线感测放大器阵列1215和1216的地址ADD。组块控制器1243可参照组块控制信号B_CTL和组块地址BA选择组块中的至少一个。组块控制器1243可将控制信号发送至对组块中的每一个进行控制的行解码器和列解码器。
行解码器1220可参照行解码器控制信号R_CTL、组块控制器1243的控制和行地址RA来选择多条字线WL或者多条子字线WL_S。行解码器1220可选择用于访问一般存储器单元的字线WL或者用于访问位线感测放大器阵列1215和1216的子字线WL_S。在行解码器1220选择任意子字线的情况下，可激活连接至所选子字线的位线感测放大器。
列解码器1230可参照列解码器控制信号C_CTL、组块控制器1243的控制和列地址CA来产生选择信号CSL以使用连接至通过行解码器1220选择的字线的存储器单元。列解码器1230可产生选择信号CSL以使用连接至选择的子字线的位线感测放大器。当将选择信号CSL发送至组块1210时，存储在连接至所选子字线的位线感测放大器中的数据可发送至输入/输出线路(I/O线路)。可替换地，数据可通过输入/输出线路(I/O线路)发送至位线感测放大器。在另一实施例中，列解码器1230可不产生选择信号CSL。在这种情况下，可相对于连接至所选子字线的所有位线感测放大器执行读操作或写操作。
输入/输出门1244可连接至输入/输出线路、串行器1245和解串器1246。输入/输出门1244可通过输入/输出线路将数据写入位线感测放大器阵列1215和1216中，或者可从位线感测放大器阵列1215和1216中感测数据。输入/输出门1244可从列解码器1230接收控制信号以执行读操作或写操作。虽然未示出，但是输入/输出门1244可从命令解码器1241直接接收控制信号。输入/输出门1244可将读数据发送至串行器1245或者可从解串器1246接收写数据。
串行器1245可将存储在位线感测放大器阵列1215和1216中的数据串行化，以将串行化的数据发送至数据缓冲器1247。解串器1246可将将待写入位线感测放大器阵列1215和1216中的数据解串并且可将解串的数据发送至输入/输出门1244。数据缓冲器1247可连接至串行器1245、解串器1246和焊盘1248，以执行数据输入/输出。
图8是示出图6所示的组块和行解码器的框图。参照图8，组块1210可包括多个阵列MAT 1211、多个位线感测放大器电路(BLSA)1212、多个子字线驱动器(SWD)1213和多个连接部分(CJT)1214。由于阵列MAT 1211、BLSA 1212、SWD 1213和CJT 1214与图4所示的阵列MAT1111、BLSA 1112、SWD 1113和CJT 1114执行相同的功能，因此这里省略对它们的描述。
与组块1110(图3所示)不同的是，组块1210还可包括位线感测放大器阵列1215和1216。位线感测放大器阵列1215和1216可独立于阵列MAT 1211操作。
参照图8，位线感测放大器阵列1215和1216可布置在组块1210的两端。可替换地，位线感测放大器阵列可仅布置在组块1210的一端。可替换地，位线感测放大器阵列可布置在除组块1210的两端之外的位置。位线感测放大器阵列1215和1216中的每一个可包括多个位线感测放大器电路(BLSA)1217。位线感测放大器阵列1215和1216中的每一个可包括(或者，在一些方面，可不包括)多个连接部分(CJT)1218。位线感测放大器电路1217可与BLSA1212相同或不同。在位线感测放大器电路1217与BLSA 1212不同的情况下，位线感测放大器电路1217的内部结构可与BLSA 1212的内部结构不同。位线感测放大器电路1217可由SRAM单元(未示出)构成。相似地，连接部分1218的内部结构可与CJT 1214相同或不同。在连接部分1218的内部结构与CJT 1214不同的情况下，连接部分1218可构造为独立于SWD 1213操作。
为了包括低成本的缓冲存储器，存储器器件1200可按原样使用在组块1210中使用的位线感测放大器电路1212。位线感测放大器电路1217可在内部包括位线感测放大器(参照图5)，并且各个位线感测放大器可作为SRAM单元操作。位线感测放大器电路1217具有SRAM单元的特性，并因此存储在位线感测放大器电路1217中的数据不需要在DRAM单元中执行的刷新操作。
在一个实施例中，存储在位线感测放大器电路1217中的读数据可通过连接至BLSA1212的输入/输出线路(未示出)发送至外围电路1240(参照图6)。可将写数据从外围电路1240通过输入/输出线路(未示出)发送至位线感测放大器电路1217。也就是说，可使用用于访问阵列MAT 1211的输入/输出线路(未示出)来访问位线感测放大器电路1217。
在另一实施例中，可将存储在位线感测放大器电路1217中的读数据通过与阵列MAT 1211无关的输入/输出线路(未示出)发送至外围电路1240。可将写数据从外围电路1240通过与阵列MAT 1211无关的输入/输出线路(未示出)发送至位线感测放大器电路1217。
缓冲存储器的容量与位线感测放大器电路1217的数量成比例。例如，在在位线感测放大器电路1217中存在1024个位线感测放大器的情况下，缓冲存储器的容量为通过将1024乘以位线感测放大器电路1217的数量获得的值。在存储器器件1200包括多个组块的情况下，缓冲存储器的容量为通过将组块的数量乘以通过将1024乘以位线感测放大器电路1217的数量获得的值所获得的值。
参照图8，行解码器1220可包括多个子行解码器1221、多个位线感测放大器控制电路(BLSA CTRLS)1222、1225和1226。
子行解码器1221可根据外围电路1240的控制选择字线WL中的至少一条，并且可激活所选字线。位线感测放大器控制电路1222可根据外围电路1240的控制来控制位线感测放大器电路1212。在将激活命令输入在存储器器件1200中的情况下，位线感测放大器控制电路1222可激活位线感测放大器电路1212。位线感测放大器控制电路1222可激活邻近于选择的字线的位线感测放大器电路1212。在将预充电命令输入在存储器器件1200中的情况下，位线感测放大器控制电路1222可将位线感测放大器电路1212去激活。参照图8，子行解码器1221和位线感测放大器电路1222可沿着列方向交替地和重复地布置。
所述多个BLSA CTRL 1225和1226中的每一个可控制所述多个位线感测放大器电路1217。所述多个BLSA CTRL 1225和1226中的每一个也可控制所述多个连接部分1218。所述多个BLSA CTRL 1225和1226中的每一个可通过子字线(WL_S)控制按照一行布置的所述多个位线感测放大器电路1217或者所述多个连接部分1218。所述多个BLSA CTRL 1225和1226中的每一个可与位线感测放大器控制电路1222相同或不同。在所述多个BLSA CTRL1225和1226中的每一个与BLSA CTRL 1222不同的情况下，所述多个BLSA CTRL 1225和1226中的每一个可包括用于读存储在位线感测放大器电路1217中的数据或者将数据写入位线感测放大器电路1217中的另外的电路(未示出)。在所述多个BLSA CTRL 1225和1226中的每一个与BLSA CTRL 1222相同的情况下，存储器器件1200可按原样使用用于行解码器1220中以控制缓冲存储器(位线感测放大器阵列1215和1216)的BLSA CTRL 1222。
处理器110(参照图1)可向存储器器件1200提供另外的行地址(未示出)，以使用缓冲存储器(位线感测放大器阵列1215和1216)。提供的行地址被按次序发送至外围电路1240和行解码器1220，并且随后被发送至BLSA CTRL 1225和1226。
与处理器110(参照图1)用于访问一般DRAM单元区的时间相比，处理器110(参照图1)耗用以访问缓冲存储器(位线感测放大器阵列1215和1216)的时间可相对减少。例如，减少的时间可为tRCD。在处理器110访问缓冲存储器(位线感测放大器阵列1215和1216)的情况下，由于缓冲存储器(位线感测放大器阵列1215和1216)包括SRAM单元，因此不需要放大微小的电压差来读DRAM单元的处理。与DRAM单元相比，缓冲存储器(位线感测放大器阵列1215和1216)可高速地操作。
图9是示出相对于根据本公开的示例实施例的存储器模块执行读命令的处理的流程图。将参照图1、图2和图6描述图9。
在操作S110中，存储器模块1000(参照图2)可从处理器110(参照图1)接收读命令。存储器模块1000还可从处理器110接收对应于读命令的读地址。
在操作S120中，寄存器时钟驱动器1500(参照图2)可从第三存储器器件1300(参照图2)接收标签信息。寄存器时钟驱动器1500(参照图2)可将从第三存储器器件1300接收的标签信息与包括在从处理器110接收的读地址中的标签信息进行比较。
在操作S130中，参照操作S120中的比较结果，寄存器时钟驱动器1500(参照图2)可检查上述标签信息是否彼此相符。在上述标签信息彼此相符(操作S130的“是”分支)的情况下，可执行操作S140。在上述标签信息彼此不相符(操作S140的“否(不相符)”分支)的情况下，可执行操作S150。
在操作S140中，寄存器时钟驱动器1500(参照图2)可从第一存储器器件1200a和第二存储器器件1200b(参照图2)输出读数据。可比第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b更快速地从第一存储器器件1200a和第二存储器器件1200b输出读数据。
在操作S150中，寄存器时钟驱动器1500(参照图2)可检查第一存储器器件1200a和第二存储器器件1200b(参照图2)内的数据是否存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中。在数据存储(操作S150的“是”分支)的情况下，可执行操作S170。在数据未存储(操作S150的“否(未清除)”分支)的情况下，可接着执行操作S160和S170。
在操作S160中，寄存器时钟驱动器1500(参照图2)可将存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中的旧数据存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中(回写或迁移)。为了执行操作S160，寄存器时钟驱动器1500(参照图2)可将旧数据写入缓冲存储器(位线感测放大器阵列1215和1216)中，而不是将旧数据立即写入第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中。如上所述，与访问一般DRAM单元所用的时间相比，访问缓冲存储器(位线感测放大器阵列1215和1216)所用的时间可相对减少。可通过寄存器时钟驱动器1500(参照图2)将旧数据写入缓冲存储器(位线感测放大器阵列1215和1216)中来完成操作S160。然后，寄存器时钟驱动器1500(参照图2)可将存储在缓冲存储器(位线感测放大器阵列1215和1216)中的旧数据存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中(回写或迁移)。该方法随后可前进至操作S170。
在操作S170中，寄存器时钟驱动器1500(参照图2)可从第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)输出读数据。与在第一存储器器件1200a和第二存储器器件1200b(参照图2)中相比，在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中，读数据的输出可延迟得更多。该方法随后可前进至操作S180。
在操作S180中，寄存器时钟驱动器1500(参照图2)可将正被输出或待输出至处理器110(参照图1)的读数据存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中(更新)。处理器110(参照图1)通过存储器模块1000(参照图2)读的数据在不久的时间内很可能可再次被读。因此，寄存器时钟驱动器1500(参照图2)可将读数据存储在作为高速缓冲存储器操作的第一存储器器件1200a和第二存储器器件1200b(参照图2)中。
为了执行操作S180，寄存器时钟驱动器1500(参照图2)可将读数据存储在缓冲存储器(位线感测放大器阵列1215和1216)中，而不是将读数据立即存储在组块(1210_1至1210_n)(参照图6)中。如上所述，与访问一般DRAM单元所用的时间相比，访问缓冲存储器(位线感测放大器阵列1215和1216)所用的时间可相对减少。可通过寄存器时钟驱动器1500(参照图2)将读数据存储在缓冲存储器(位线感测放大器阵列1215和1216)中来完成操作S180。然后，寄存器时钟驱动器1500(参照图2)可将存储在缓冲存储器(位线感测放大器阵列1215和1216)中的数据存储在组块(1210_1至1210_n)(参照图6)中(更新)。
图10是示出相对于根据本公开的示例实施例的存储器模块执行写命令的处理的流程图。将参照图1、图2和图6描述图10。
在操作S210中，存储器模块1000(参照图2)可从处理器110(参照图1)接收写命令。在操作S210中，存储器模块1000还可从处理器110接收对应于写命令的写地址。
在操作S220中，寄存器时钟驱动器1500(参照图2)可从第三存储器器件1300(参照图2)接收标签信息。寄存器时钟驱动器1500可将上述标签信息与包括在从处理器110接收的写地址中的标签信息进行比较。
在操作S230中，参照操作S220中的比较结果，寄存器时钟驱动器1500(参照图2)可检查上述标签信息是否彼此相符。在上述标签信息彼此相符(操作S210的“是”分支)的情况下，可执行操作S240。在上述标签信息彼此不相符(操作S230的“否(不相符)”分支)的情况下，可执行操作S250。不管上述标签信息是否彼此相符，都可在第一存储器器件1200a和第二存储器器件1200b(参照图2)中存储写数据。
在操作S240中，寄存器时钟驱动器1500(参照图2)可检查第一存储器器件1200a和第二存储器器件1200b(参照图2)内的数据是否存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中。在数据存储的情况下(操作S240的“是”分支)，可执行操作S241。在数据未存储(操作S240的“否(未清除)”分支)的情况下，可执行操作S243。
在操作S241中，寄存器时钟驱动器1500(参照图2)可将写数据存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中。该方法随后可前进至操作S242。在操作S242中，由于存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中的写数据变得与存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中的写数据不同，因此寄存器时钟驱动器1500(参照图2)可设置未清除位。未清除位可表示存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中的写数据与存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中的写数据不同。可将未清除位存储在第一存储器器件1200a、第二存储器器件1200b或第三存储器器件1300(参照图2)中。
在操作S243中，寄存器时钟驱动器1500(参照图2)可将写数据存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中。由于在执行操作S243之前已经设置了未清除位，因此寄存器时钟驱动器1500(参照图2)不需要执行操作S242。
在如上所述在从第三存储器器件1300接收的标签信息与包括在从处理器110接收的写地址中的标签信息不相符的情况下执行的操作S250中，寄存器时钟驱动器1500(参照图2)可检查第一存储器器件1200a和第二存储器器件1200b(参照图2)内的数据是否存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中。在数据存储(操作S250的“是”分支)的情况下，可执行操作S251。在数据未存储(操作S250的“否(未清除)”分支)的情况下，可执行操作S253。
在操作S251中，在第一存储器器件1200a和第二存储器器件1200b(参照图2)内的数据存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中的情况下，寄存器时钟驱动器1500(参照图2)可将写数据存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中。
该方法随后可前进至操作S252。在操作S252中，由于存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中的写数据变得与存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中的写数据不同，因此寄存器时钟驱动器1500(参照图2)可设置未清除位。
在操作S253中，寄存器时钟驱动器1500(参照图2)可将存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中的旧数据存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中(回写或迁移)。为了执行操作S253，寄存器时钟驱动器1500(参照图2)可将旧数据写入第一存储器器件1200a和第二存储器器件1200b(参照图2)的缓冲存储器(位线感测放大器阵列1215和1216(参照图6)中，而不是将旧数据立即写入第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中。如上所述，与访问一般DRAM单元所用的时间相比，访问缓冲存储器(位线感测放大器阵列1215和1216)所用的时间可相对减少。可通过寄存器时钟驱动器1500(参照图2)将旧数据写入缓冲存储器(位线感测放大器阵列1215和1216)中来完成操作S253。然后，寄存器时钟驱动器1500(参照图2)可将存储在缓冲存储器(位线感测放大器阵列1215和1216)中的旧数据存储在第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)中(回写或迁移)。该方法随后可前进至操作S254。
在操作S254中，寄存器时钟驱动器1500(参照图2)可将写数据存储在第一存储器器件1200a和第二存储器器件1200b(参照图2)中。由于在执行操作S254之前已经设置了未清除位，因此寄存器时钟驱动器1500(参照图2)不需要执行操作S252。
通过图9和图10，描述了存储器模块1000(参照图2)执行读命令和写命令的处理。存储器模块1000(参照图2)可包括具有相对快的存取时间和小容量的第一存储器器件1200a和第二存储器器件1200b(参照图2)以及具有相对慢的存取时间和大容量的第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)二者。为了克服访问第一存储器器件1200a和第二存储器器件1200b(参照图2)所用的时间与访问第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)所用的时间之间的差异，第一存储器器件1200a和第二存储器器件1200b(参照图2)可另外包括具有非常快的存取时间的缓冲存储器(位线感测放大器阵列1215和1216(参照图6))。因此，存储器模块1000(参照图2)可通过缓冲存储器(位线感测放大器阵列1215和1216)有效地执行从第一存储器器件1200a和第二存储器器件1200b(参照图2)至第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)的数据迁移操作(S160、S253)。存储器模块1000(参照图2)还可通过缓冲存储器(位线感测放大器阵列1215和1216)有效地执行从第一超级电容性存储器器件1100a和第二超级电容性存储器器件1100b(参照图2)至第一存储器器件1200a和第二存储器器件1200b(参照图2)的数据迁移操作(S180)。
图11是示出根据本公开的示例实施例的存储器模块的一部分的图。参照图11，存储器模块1000可包括超级电容性存储器器件1100、存储器器件1200和数据缓冲器1400。将参照图3、图6、图8、图9和图10描述图11。
超级电容性存储器器件1100可包括组块1110和外围电路1140。由于以上已参照图3详细描述了组块1110和外围电路1140，因此这里省略对其的描述。参照图11，外围电路1140还可包括解串器1146。虽然未示出，但是解串器1146可分散地布置在组块1110中。在数据从存储器器件1200迁移至超级电容性存储器器件1100的情况下，解串器1146可将从存储器器件1200发送的数据解串。可将解串的数据发送至组块1110。
存储器器件1200可包括组块(1210_1至1210_n)和外围电路1240。由于以上参照图6和图8详细描述了组块1210，因此这里省略对其的描述。参照图11，外围电路1240可包括串行器1245。虽然未示出，但是串行器1245可分散地布置在组块1110中。在数据从存储器器件1200迁移至超级电容性存储器器件1100(S160、S253)的情况下，串行器1245可将存储在缓冲存储器(1211_1至1211_n、1212_1至1212_n)中的数据串行化。串行器1245可将存储在组块(1210_1至1210_n)中的数据串行化。虽然未示出，但是串行器1245可包括内部的时钟产生电路。可将串行化的数据发送至超级电容性存储器器件1100。
传输方法可为单端法或者差分法。例如，可通过多级信令提高串行化的数据的传输速度。在一个实施例中，数据可从超级电容性存储器器件1100发送至存储器器件1200。也就是说，可在超级电容性存储器器件1100与存储器器件1200之间执行双工通信。为了执行双工通信，可在超级电容性存储器器件1100与存储器器件1200之间设置另外的通道。
由于上面参照图2详细描述了数据缓冲器1400，因此省略对其的描述。
图12是示出根据本公开的示例实施例的存储器器件的图。将参照图8和图11描述图12。参照图12，存储器器件1200可包括组块(1210_1至1210_n)、串行器(1245_1至1245_n)和焊盘(DQE)1248。
由于上面参照图8详细描述了组块(1210_1至1210_n)，因此省略对其的描述。与图11不同的是，在图12中，存储器器件1200可包括多个串行器(1245_1至1245_n)。所述多个串行器(1245_1至1245_n)可包括在外围电路(未示出)或者组块(1210_1至1210_n)中。串行器(1245_1至1245_n)中的每一个可将存储在缓冲存储器(1211_1至1211_n、1212_1至1212_n)中的每一个中的数据串行化。可通过焊盘1248将串行化的数据发送至超级电容性存储器器件1100。虽然图12中仅示出了一个焊盘1248，但是焊盘1248的数量可为两个或更多个。虽然未示出，但是可通过现有焊盘(未示出)将串行化的数据发送至超级电容性存储器器件1100，存储在组块(1210_1至1210_n)中的数据通过所述现有焊盘输出。
图13是示出根据本公开的示例实施例的存储器器件的图。参照图13，存储器器件1200可包括组块(1210_1至1210_n)、串行器(1245_1至1245_n)、焊盘(DQE)1248和硅通孔(TSV)区域(1250_1和1250_2)。由于上面参照图12详细描述了组块(1210_1至1210_n)、串行器(1245_1至1245_n)和焊盘(DQE)1248，因此这里省略对其的描述。
TSV区域(1250_1和1250_2)中的每一个可为存储在缓冲存储器(1211_1至1211_n，1212_1至1212_n)中的数据通过其运动的路径。另外，TSV区域(1250_1和1250_2)中的每一个可为存储在组块(1210_1至1210_n)中的数据通过其运动的路径。存储器模块1000可包括通过TSV区域(1250_1和1250_2)堆叠以增大其容量的存储器器件1200。可将存储在缓冲存储器(1211_1至1211_n、1212_1至1212_n)中的数据通过对应的TSV区域(1250_1和1250_2)发送至最下面的存储器器件1200的串行器(1245_1至1245_n)。可将存储在组块(1210_1至1210_n)中的数据通过对应的TSV区域(1250_1和1250_2)发送至最下面的存储器器件1200的串行器(1245_1至1245_n)。发送至串行器(1245_1至1245_n)的数据可通过焊盘1248发送至超级电容性存储器器件1100。可以理解，这种内部构造布置方式不限制本公开。
图14是示出根据本公开的示例实施例的存储器器件的图。参照图14，存储器器件1200可包括组块(1210_1至1210_n)、串行器(1245_1至1245_n)、焊盘(DQE)1248和硅通孔(TSV)区域(1250_1和1250_2)。与图13不同的是，在图14中，串行器(1245_1至1245_n)和TSV区域(1250_1和1250_2)的排列次序改变了。可以理解，这种内部构造布置方式不限制本公开。
存储在缓冲存储器(1211_1至1211_n、1212_1至1212_n)中的数据可通过串行器(1245_1至1245_n)被串行化。存储在组块(1210_1至1210_n)中的数据可通过串行器(1245_1至1245_n)被串行化。可将串行化的数据通过对应的TSV区域(1250_1和1250_2)发送至最下面的存储器器件1200的焊盘1248。由于上面参照图12和图13详细描述了组块(1210_1至1210_n)、串行器(1245_1至1245_n)、焊盘(DQE)1248和硅通孔(TSV)区域(1250_1和1250_2)，因此这里省略对其的描述。
图15是示出堆叠了根据本公开的示例实施例的存储器器件的结构的框图。参照图15，堆叠了存储器器件的结构可包括存储器器件(1200_1至1200_n)。存储器器件(1200_1至1200_n)中的每一个可与图14所示的存储器器件1200相同。
可将存储在存储器器件(1200_1至1200_n)中的数据通过TSV(硅通孔)发送至最下面的存储器器件1200_1。最下面的存储器器件1200_1可为与外界交互的主芯片，并且其余存储器器件(1200_2至1200_n)可为从芯片。
虽然未示出，但是堆叠了存储器器件的结构还可包括最下层的执行主芯片的功能的另外的存储器器件。可通过TSV将存储在存储器器件(1200_1至1200_n)中的数据发送至最下面的主芯片。在这种情况下，存储器器件(1200_1至1200_n)可为从芯片。
图16是示出根据本公开的示例实施例的存储器模块的图。参照图16，存储器模块2000可包括：第一超级电容性存储器器件(UDRAM)2100a、第二超级电容性存储器器件(UDRAM)2100b、第三超级电容性存储器器件(UDRAM)2100c和第四超级电容性存储器器件(UDRAM)2100d；第一数据缓冲器(DB)2400a和第二数据缓冲器(DB)2400b；以及寄存器时钟驱动器(RCD)2500。由于第一超级电容性存储器器件(UDRAM)2100a、第二超级电容性存储器器件(UDRAM)2100b、第三超级电容性存储器器件(UDRAM)2100c和第四超级电容性存储器器件(UDRAM)2100d与图2所示的第一超级电容性存储器器件(UDRAM)1100a和第二超级电容性存储器器件(UDRAM)1100b执行相同的功能，第一数据缓冲器(DB)2400a和第二数据缓冲器(DB)2400b与图2所示的第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b执行相同的功能，并且寄存器时钟驱动器(RCD)2500与图2所示的寄存器时钟驱动器(RCD)1500执行相同的功能，因此这里省略对它们的描述。
由于存储器模块2000包括超级电容性存储器器件2100，存储器模块2000的容量可大于存储器模块1000(图2所示)的容量。
图17是示出根据本公开的示例实施例的存储器模块的图。参照图17，存储器模块3000可包括：第一非易失性存储器器件(NVM)3100a和第二非易失性存储器器件(NVM)3100b；第一存储器器件(DRAM)3200a、第二存储器器件(DRAM)3200b和第三存储器器件(DRAM)3300；第一数据缓冲器(DB)3400a和第二数据缓冲器(DB)3400b；寄存器时钟驱动器(RCD)3500；以及第一非易失性存储器器件控制器(NVM CTRL)3600a和第二非易失性存储器器件控制器(NVM CTRL)3600b。由于第一存储器器件(DRAM)3200a、第二存储器器件(DRAM)3200b和第三存储器器件(DRAM)3300；第一数据缓冲器(DB)3400a和第二数据缓冲器(DB)3400b以及寄存器时钟驱动器(RCD)3500与图2所示的第一存储器器件(DRAM)1200a、第二存储器器件(DRAM)1200b和第三存储器器件(DRAM)1300；第一数据缓冲器(DB)1400a和第二数据缓冲器(DB)1400b以及寄存器时钟驱动器(RCD)1500执行相同的功能，因此这里省略对它们的描述。
非易失性存储器器件3100可与图2所示的超级电容性存储器器件1100执行相同或相似的功能。与超级电容性存储器器件1100不同的是，即使可不供应功率，非易失性存储器器件3100也可保持存储的数据。非易失性存储器器件3100可包括NAND单元或NOR单元。第一非易失性存储器器件控制器(NVM CTRL)3600a和第二非易失性存储器器件控制器(NVMCTRL)3600b可分别控制第一非易失性存储器器件(NVM)3100a和第二非易失性存储器器件(NVM)3100b。
根据本公开的一些方面，在图18、图19、图20、图21、图22、图23、图24和图25中通过举例的方式示出了各种每通道两个DIMM(2DPC)的存储器系统。连接至一通道的存储器模块的数量不限于图18、图19、图20、图21、图22、图23、图24和图25所示的存储器模块的数量。
图18是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图18，2DPC存储器系统10可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(socket1、socket2)。
存储器模块(DIMM1、DIMM2)中的每一个可与图2所示的存储器模块1000相同。存储器模块(DIMM1、DIMM2)中的每一个的一侧可构成一个区块。存储器模块DIMM1可包括第一区块和第二区块。存储器模块DIMM2可包括第三区块和第四区块。每个区块可包括存储器器件1200和超级电容性存储器器件1100。存储器模块DIMM1可安装在第一插口上。存储器模块DIMM2可安装在第二插口上。
图19是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图19，2DPC存储器系统20可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(socket1、socket2)。
存储器模块(DIMM1、DIMM2)中的每一个的一侧可构成一个区块。存储器模块DIMM1可包括第一区块和第二区块。第一区块可包括存储器器件1200。第二区块可包括超级电容性存储器器件1100。存储器模块DIMM2可包括第三区块和第四区块。第三区块可包括存储器器件1200。第四区块可包括超级电容性存储器器件1100。存储器模块DIMM1可安装在第一插口上。存储器模块DIMM2可安装在第二插口上。
图20是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图20，2DPC存储器系统30可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(Socket1、Socket2)。
存储器模块(DIMM1、DIMM2)中的每一个的一侧可构成一个区块。存储器模块DIMM1可包括第一区块和第二区块。第一区块和第二区块中的每一个可包括存储器器件1200。存储器模块DIMM2可包括第三区块和第四区块。第三区块和第四区块中的每一个可包括超级电容性存储器器件1100。存储器模块DIMM1可安装在第一插口上。存储器模块DIMM2可安装在第二插口上。
图21是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图21，2DPC(每通道2个DIMM)存储器系统40可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(Socket1、Socket2)。存储器模块(DIMM1、DIMM2)中的每一个可与图16所示的存储器模块2000相同或相似。存储器模块(DIMM1、DIMM2)中的每一个的一侧可构成一个区块。存储器模块DIMM1可包括第一区块和第二区块。存储器模块DIMM2可包括第三区块和第四区块。每个区块可包括超级电容性存储器器件1100。存储器模块DIMM1可安装在第一插口上。存储器模块DIMM2可安装在第二插口上。
Figure BDA0001323898210000261
表1
参照表1，可检查在包括在图18、图19、图20和图21(例如，对应的实例1、2、3和4)所示的2DPC存储器系统中的每一个中的区块中包括的存储器器件的类型。
图22是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图22，2DPC存储器系统50可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(Socket1、Socket2)。为了增大2DPC存储器系统50的容量，2DPC存储器系统50可包括比图18所示的存储器模块DIMM更高(例如，当从存储器模块的插口端至存储器模块的远端测量时，更高或更长)的存储器模块DIMM。例如，图18所示的存储器模块DIMM可包括两行存储器器件，而图22所示的存储器模块DIMM可包括四行存储器器件。
图23是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图23，2DPC存储器系统60可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(Socket1、Socket2)。为了增大2DPC(每通道2个DIMM)存储器系统60的容量，与图18所示的存储器模块DIMM不同，2DPC(每通道2个DIMM)存储器系统60可包括堆叠了PCB(印刷电路板)的存储器模块。参照图23，PCB可堆叠在存储器模块(DIMM1、DIMM2)中的每一个的两侧上。存储器器件1200和超级电容性存储器器件1100可连接至堆叠的PCB。
图24是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图24，2DPC存储器系统70可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(Socket1、Socket2)。存储器模块(DIMM1、DIMM2)中的每一个可与图2所示的存储器模块1000相同。为了增大2DPC存储器系统70的容量，存储器模块(DIMM1、DIMM2)中的每一个可按照封装件堆叠方法堆叠存储器器件1200。为了增大2DPC存储器系统70的容量，存储器模块(DIMM1、DIMM2)中的每一个可按照封装件堆叠方法堆叠超级电容性存储器器件1100。
图25是示出根据本公开的示例实施例的2DPC存储器系统的框图。参照图25，2DPC存储器系统80可包括存储器模块(DIMM1、DIMM2)以及第一插口和第二插口(Socket1、Socket2)。存储器模块(DIMM1、DIMM2)中的每一个可与图2所示的存储器模块1000相同。为了增大2DPC存储器系统80的容量，存储器模块(DIMM1、DIMM2)中的每一个可通过硅通孔(TSV)堆叠存储器器件1200。为了增大2DPC存储器系统80的容量，存储器模块(DIMM1、DIMM2)中的每一个可通过TSV堆叠超级电容性存储器器件1100。通过举例的方式在图18、图19、图20、图21、图22、图23、图24和图25中示出了2DPC存储器系统。连接至通道的存储器模块的数量不限于图18、图19、图20、图21、图22、图23、图24和图25所示的存储器模块的数量。
虽然已经参照示例性实施例描述了本公开，但是本领域技术人员应该清楚，在不脱离本公开的精神和范围的情况下，可作出各种改变和修改。因此，应该理解，以上实施例并非限制性的，而是示出性的。

Claims (13)

1.一种存储器器件，包括：
连接至字线和位线的存储器单元；
第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及
第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线，
其中，通过从处理器接收的地址选择第二位线感测放大器，并且根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据，
其中，所述存储器器件还包括：
命令解码器，其构造为基于从处理器接收的命令相对于第二位线感测放大器产生激活命令；
地址缓冲器，其构造为基于从处理器接收的地址产生对应于第二位线感测放大器的行地址和列地址；以及
行解码器，其通过字线连接至存储器单元，通过子字线连接至第二位线感测放大器，并且构造为参照行地址和产生的激活命令选择第二位线感测放大器。
2.根据权利要求1所述的存储器器件，其中，第二位线感测放大器的结构与第一位线感测放大器的结构相同。
3.根据权利要求1所述的存储器器件，其中，第一位线感测放大器构造为感测位线的信号并放大感测的信号，并且其中,行解码器包括：
第一位线感测放大器控制电路，其构造为将功率供应至第一位线感测放大器；以及
第二位线感测放大器控制电路，其构造为通过子字线控制第二位线感测放大器。
4.根据权利要求3所述的存储器器件，其中，第二位线感测放大器控制电路的结构与第一位线感测放大器控制电路的结构相同。
5.根据权利要求1所述的存储器器件，还包括：
串行器，其构造为对存储在第二位线感测放大器中的数据进行串行化；以及
解串器，其构造为对将被存储在第二位线感测放大器中的数据进行解串。
6.根据权利要求5所述的存储器器件，其中，命令解码器还构造为基于从处理器接收的命令产生读命令或写命令，存储器器件还包括通过输入/输出线路连接至第二位线感测放大器的列解码器，并且列解码器构造为参照列地址和产生的读命令或者产生的写命令选择第二位线感测放大器。
7.根据权利要求6所述的存储器器件，还包括输入/输出门，其连接至串行器和解串器，并且构造为根据列解码器的控制将数据写入第二位线感测放大器中或者感测存储在第二位线感测放大器中的数据。
8.一种存储器模块，包括：
第一存储器器件；以及
第二存储器器件，其具有与第一存储器器件不同的操作速度或者不同的容量，
其中，第一存储器器件包括：
存储器单元阵列，其包括多个存储器单元；
第一位线感测放大器电路，其通过多条位线连接至所述多个存储器单元，并且构造为放大所述多条位线的信号；
第二位线感测放大器电路，其邻近于第一位线感测放大器电路布置，并且不连接至所述多条位线中的任一条；以及
行解码器，其构造为选择连接至所述多个存储器单元的多条字线和连接至第二位线感测放大器电路的子字线，
其中，与第二存储器器件相比，第一存储器器件以更高的速度操作，并且其中，第二存储器器件的容量比第一存储器器件的容量更大。
9.根据权利要求8所述的存储器模块，其中，第二位线感测放大器电路的结构与第一位线感测放大器电路的结构相同。
10.根据权利要求9所述的存储器模块，其中，在执行从第一存储器器件至第二存储器器件的数据迁移操作的过程中，将存储在所述多个存储器单元中的第一数据存储在第二位线感测放大器电路中，并且将存储在第二位线感测放大器电路中的第二数据迁移至第二存储器器件。
11.根据权利要求8所述的存储器模块，其中，第一存储器器件作为第二存储器器件的高速缓冲存储器进行操作。
12.根据权利要求11所述的存储器模块，其中，第一存储器器件包括构造为对存储在第二位线感测放大器电路中的数据进行串行化的串行器，并且
其中，第二存储器器件包括构造为对串行化的数据进行解串的解串器。
13.根据权利要求9所述的存储器模块，其中，在从第二存储器器件至第一存储器器件的迁移操作中，将存储在第二存储器器件中的数据存储在第二位线感测放大器电路中，并且将存储在第二位线感测放大器电路中的数据存储在所述多个存储器单元中。
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