JP2016058111A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】隣接したローカルビット線のカップリングノイズによる、メモリセルへのリストアレベルの低下量を減少させる半導体装置及びその制御方法を提供する。
【解決手段】サブワード線ＳＷＬによって選択されるメモリセルＭＣ１が接続されたローカルビット線ＬＢＬ１と、サブワード線ＳＷＬによって選択されるメモリセルＭＣ２が接続されたローカルビット線ＬＢＬ２と、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬ１とグローバルビット線ＧＢＬとの間に設けられたトランジスタＱ１１と、ローカルビット線ＬＢＬ２とグローバルビット線ＧＢＬとの間に設けられたトランジスタＱ１２と、グローバルビット線ＧＢＬに接続されたグローバルセンスアンプＧＳＡ１，ＧＳＡ２とを備える。隣接したローカルビット線でのリストア動作を個別に複数回おこなうことで、カップリングノイズによるリストアレベルの低下量を抑制することが可能となる。
【選択図】図２

Description

本発明は半導体装置及びその制御方法に関し、特に、ビット線が階層化された半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の中には、ビット線がローカルビット線とグローバルビット線に階層化されたものが存在する（特許文献１，２参照）。ローカルビット線は下位のビット線であり、メモリセルに接続される。一方、グローバルビット線は上位のビット線であり、グローバルセンスアンプに接続される。ビット線を階層化すると、比較的電気抵抗の高いローカルビット線の配線長を短縮しつつ、１つのグローバルセンスアンプに割り当てられるメモリセル数を増やすことが可能となる。

特開２０１３−１７５２５６号公報 特開２０１４−３８６７８号公報

しかしながら、１回のロウアクセスで複数のローカルビット線から情報を読み出す場合、アクセス対象となるローカルビット線が互いに隣接していると、カップリングノイズによってリストアレベルが低下するという問題があった。

本発明の一側面による半導体装置は、サブワード線によって選択される第１のメモリセルが接続された第１のローカルビット線と、前記サブワード線によって選択される第２のメモリセルが接続された第２のローカルビット線と、グローバルビット線と、前記第１のローカルビット線と前記グローバルビット線との間に設けられた第１のトランジスタと、前記第２のローカルビット線と前記グローバルビット線との間に設けられた第２のトランジスタと、前記グローバルビット線に接続された第１及び第２のグローバルセンスアンプと、を備える。

本発明の他の側面による半導体装置は、サブワード線によって選択される第１のメモリセルが接続された第１のローカルビット線と、前記サブワード線によって選択される第２のメモリセルが接続された第２のローカルビット線と、グローバルビット線と、前記第１のローカルビット線と前記グローバルビット線との間に設けられた第１のトランジスタと、前記第２のローカルビット線と前記グローバルビット線との間に設けられた第２のトランジスタと、前記第１のトランジスタを導通させ前記第２のトランジスタを非導通として前記グローバルビット線から第１のデータを前記第１のメモリセルに書き込んだ後、前記第２のトランジスタを導通させ前記第１のトランジスタを非導通として前記グローバルビット線から第２のデータを前記第２のメモリセルに書き込み、その後さらに、前記第１のトランジスタを導通させ前記第２のトランジスタを非導通として前記グローバルビット線から前記第１のデータを前記第１のメモリセルに再度書き込みするよう制御する制御回路と、を備える。

本発明による半導体装置の制御方法は、第１のメモリセルから読み出した情報を、第１のローカルビット線及びグローバルビット線を介して第１のグローバルセンスアンプに転送し、第２のメモリセルから読み出した情報を、第２のローカルビット線及び前記グローバルビット線を介して第２のグローバルセンスアンプに転送し、前記第１のグローバルセンスアンプによって増幅された情報を、前記グローバルビット線及び前記第１のローカルビット線を介して前記第１のメモリセルにリストアし、前記第２のグローバルセンスアンプによって増幅された情報を、前記グローバルビット線及び前記第２のローカルビット線を介して前記第２のメモリセルにリストアする。

本発明によれば、データ転送を複数回行うことにより、カップリングノイズによるリストアレベルの低下量を抑制することが可能となる。

本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。

メモリセルアレイ領域１０の回路構成を説明するための回路図である。 本発明の好ましい実施形態による半導体装置のロウアクセス時における動作を説明するためのタイミング図である。 データ転送時におけるデータ配線Ｌ０〜Ｌ２の電位変化を示す図である。 １本のデータ配線から４本のデータ配線Ｌ０〜Ｌ３に対してデータ転送を行う場合の電位変化を示す図である。 データ量を２回に分けて転送する場合の動作を説明するための図である。 データ量を３回に分けて転送する場合の動作を説明するための図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置はＤＲＡＭであり、メモリセルアレイ領域１０を有している。詳細については後述するが、メモリセルアレイ領域１０内においては、階層化されたグローバルビット線及びローカルビット線が設けられており、サブワード線とローカルビット線との交点にメモリセルが配置される。サブワード線の選択はロウ系制御回路１１によって行われ、グローバルビット線及びローカルビット線の選択はカラム系制御回路１２によって行われる。また、グローバルビット線とローカルビット線との間には、後述するリードトランジスタ及びライトトランジスタが接続されており、その制御についてもロウ系制御回路１１によって行われる。

ロウ系制御回路１１には、ロウアドレスバッファ１３を介してロウアドレスＲＡが供給される。また、カラム系制御回路１２には、カラムアドレスバッファ１４を介してカラムアドレスＣＡが供給される。ロウアドレスＲＡ及びカラムアドレスＣＡはいずれも外部から供給されるアドレス信号ＡＤＤであり、ロウアドレスバッファ１３及びカラムアドレスバッファ１４のいずれに入力されるかは、制御回路１８によって制御される。制御回路１８は、外部コマンドＣＭＤをデコードするコマンドデコーダ１７の出力に基づいて、各種機能ブロックを制御する回路である。具体的には、外部コマンドＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウアドレスバッファ１３に供給される。また、外部コマンドＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムアドレスバッファ１４に供給される。

したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルからデータＤＱを読み出すことができる。また、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルにデータＤＱを書き込むことができる。データＤＱの読み出し及び書き込みは、入出力制御回路１５及びデータバッファ１６を介して行われる。

また、本実施形態による半導体装置にはモードレジスタ１９が設けられており、その設定値は制御回路１８に供給される。モードレジスタ１９には、本実施形態による半導体装置の動作モードを示すパラメータが設定される。

図２は、メモリセルアレイ領域１０の回路構成を説明するための回路図である。

図２に示すように、メモリセルアレイ領域１０内にはグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬ上のデータを増幅する第１及び第２のグローバルセンスアンプＧＳＡ１，ＧＳＡ２が含まれている。グローバルビット線ＧＢＬと第１のグローバルセンスアンプＧＳＡ１との間には、スイッチ信号ＳＨ１によって制御される第１のスイッチＳＷ１が接続されている。グローバルビット線ＧＢＬと第２のグローバルセンスアンプＧＳＡ２との間には、スイッチ信号ＳＨ２によって制御される第２のスイッチＳＷ２が接続されている。図２には１本のグローバルビット線ＧＢＬのみが図示されているが、実際には多数のグローバルビット線ＧＢＬがメモリセルアレイ領域１０に含まれていることは言うまでもない。

グローバルビット線ＧＢＬは、ローカルセンスアンプＬＳＡを介して複数のローカルビット線ＬＢＬ１〜ＬＢＬ４に接続される。図２には、グローバルビット線ＧＢＬに接続された１つのローカルセンスアンプＬＳＡのみを図示しているが、実際には１本のグローバルビット線ＧＢＬに複数のローカルセンスアンプＬＳＡが接続される。

本実施形態では、１つのローカルセンスアンプＬＳＡに４本のローカルビット線ＬＢＬ１〜ＬＢＬ４が割り当てられる。ローカルビット線ＬＢＬ１〜ＬＢＬ４にはそれぞれ多数のメモリセルＭＣが接続されている。図２には、ローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ１と、ローカルビット線ＬＢＬ２に接続されたメモリセルＭＣ２が図示されている。メモリセルＭＣ１，ＭＣ２は、同じサブワード線ＳＷＬによって選択される。

ローカルビット線ＬＢＬ１〜ＬＢＬ４は、それぞれトランジスタＱ１１〜Ｑ１４を介してグローバルビット線ＧＢＬに接続されている。トランジスタＱ１１〜Ｑ１４はそれぞれライト信号ＷＴ１〜ＷＴ４によって制御され、ロウアクセス時の所定のタイミングでオンする。また、ローカルビット線ＬＢＬ１〜ＬＢＬ４は、それぞれトランジスタＱ２１〜Ｑ２４を介してセンスノードＳＡＩに接続されている。トランジスタＱ２１〜Ｑ２４はそれぞれコントロール信号ＣＴＲ１〜ＣＴＲ４によって制御され、ロウアクセス時の所定のタイミングでオンする。

センスノードＳＡＩは、ローカルセンスアンプＬＳＡを構成するトランジスタＱ１のゲート電極に接続されている。つまり、ローカルセンスアンプＬＳＡは、シングルエンド型のセンスアンプである。トランジスタＱ１の一端にはアレイ電位ＶＡＲＹが供給され、他端はトランジスタＱ２を介してグローバルビット線ＧＢＬに接続されている。アレイ電位ＶＡＲＹは、メモリセルＭＣに書き込まれるハイレベルのデータに相当する。トランジスタＱ２はリード信号ＲＴによって制御され、ロウアクセス時の所定のタイミングでオンする。

また、ローカルビット線ＬＢＬ１〜ＬＢＬ４にはプリチャージ用のトランジスタＱ３が接続されており、プリチャージ信号ＰＣＥによってトランジスタＱ３がオンすると、ローカルビット線ＬＢＬ１〜ＬＢＬ４は接地電位ＶＳＳにプリチャージされる。同様に、グローバルセンスアンプＧＳＡ１，ＧＳＡ２の入力ノードには、プリチャージ用のトランジスタＱ４が接続されており、プリチャージ信号ＰＣＧによってトランジスタＱ４がオンすると、グローバルセンスアンプＧＳＡ１，ＧＳＡ２の入力ノードが接地電位ＶＳＳにプリチャージされる。接地電位ＶＳＳは、メモリセルＭＣに書き込まれるローレベルのデータに相当する。

さらに、センスノードＳＡＩにはトランジスタＱ５が接続されており、プリチャージ信号ＳＴによってトランジスタＱ５がオンすると、センスノードＳＡＩがセットレベルＶＳＥＴ又はハーフレベルＶＢＬＰにプリチャージされる。ハーフレベルＶＢＬＰとは、ＶＳＳレベルとＶＡＲＹレベルの中間値である。また、セットレベルＶＳＥＴは、ハーフレベルＶＢＬＰよりもやや高いレベルである。

次に、本実施形態による半導体装置のロウアクセス時における動作について説明する。

図３は、本実施形態による半導体装置のロウアクセス時における動作を説明するためのタイミング図である。

期間Ｔ１は、ロウアクセスが行われる前の第１のプリチャージ状態である。この期間においては、プリチャージ信号ＰＣＥ，ＰＣＧはローレベルであり、プリチャージ信号ＳＴはハイレベルである。また、コントロール信号ＣＴＲ１〜ＣＴＲ４及びライト信号ＷＴ１〜ＷＴ４が全てハイレベルであるため、センスノードＳＡＩ、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬは全てＶＢＬＰレベルにプリチャージされる。

この状態で外部からアクティブコマンドが発行されると、期間Ｔ２の状態に遷移する。期間Ｔ２においては、プリチャージ信号ＰＣＥ，ＰＣＧがハイレベルに変化し、プリチャージ信号ＳＴがローレベルに変化する。また、コントロール信号ＣＴＲ１〜ＣＴＲ４及びライト信号ＷＴ１〜ＷＴ４が全てローレベルに変化する。これにより、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬは全てＶＳＳレベルにプリチャージされる。これは、上述した第１のプリチャージ状態とは異なる第２のプリチャージ状態である。さらに、トランジスタＱ５のドレインに供給される電位がＶＢＬＰからＶＳＥＴに切り替わるため（符号Ａ参照）、センスノードＳＡＩはＶＳＥＴレベルにプリチャージされる。

期間Ｔ３になると、ロウアドレスＲＡによって指定される所定のサブワード線ＳＷＬがＶＰＰレベルに変化する。これにより、当該サブワード線ＳＷＬに対応するメモリセルＭＣからデータが読み出される。本例では、図２に示したメモリセルＭＣ１，ＭＣ２からデータが読み出されており、その結果、ローカルビット線ＬＢＬ１の電位はＶＢＬＰ以上のレベルに変化し、ローカルビット線ＬＢＬ２の電位はＶＢＬＰ未満のレベルを維持している。これは、メモリセルＭＣ１にハイレベルのデータが保持されており、メモリセルＭＣ２にローレベルのデータが保持されているためである。

期間Ｔ４になると、コントロール信号ＣＴＲ１がハイレベルに変化する。これにより、トランジスタＱ２１を介してローカルビット線ＬＢＬ１とセンスノードＳＡＩが短絡され、両者間においてチャージシェアが行われる。本例では、期間Ｔ４以前におけるローカルビット線ＬＢＬ１のレベルがＶＢＬＰレベル以上であることから、チャージシェア後におけるセンスノードＳＡＩのレベルはほとんど変わらず、ＶＢＬＰレベル以上に維持される。その結果、ローカルセンスアンプＬＳＡを構成するトランジスタＱ１がオンする。

期間Ｔ５になると、リード信号ＲＴ及びスイッチ信号ＳＨ１がハイレベルに変化する。これにより、トランジスタＱ２がオンするため、ＶＳＳレベルにプリチャージされていたグローバルビット線ＧＢＬがＶＡＲＹレベルに変化する。その結果、グローバルセンスアンプＧＳＡ１はハイレベルのデータを検知し、これを増幅する。以上により、メモリセルＭＣ１からのデータの読み出しが完了する。

期間Ｔ６になると、プリチャージ信号ＳＴ，ＰＣＧがハイレベルに変化する。これにより、センスノードＳＡＩは再びＶＳＥＴレベルにプリチャージされ、グローバルビット線ＧＢＬは再びＶＳＳレベルにプリチャージされる。

期間Ｔ７になると、今度はコントロール信号ＣＴＲ２がハイレベルに変化する。これにより、トランジスタＱ２２を介してローカルビット線ＬＢＬ２とセンスノードＳＡＩが短絡され、両者間においてチャージシェアが行われる。本例では、期間Ｔ７以前におけるローカルビット線ＬＢＬ２のレベルがＶＢＬＰレベル未満であることから、チャージシェア後におけるセンスノードＳＡＩのレベルは大きく低下し、ＶＢＬＰレベル未満となる。その結果、ローカルセンスアンプＬＳＡを構成するトランジスタＱ１はオフ状態となる。

期間Ｔ８になると、リード信号ＲＴ及びスイッチ信号ＳＨ２がハイレベルに変化する。これにより、トランジスタＱ２がオンするが、トランジスタＱ１がオフ状態であることから、グローバルビット線ＧＢＬはＶＳＳレベルを維持する。その結果、グローバルセンスアンプＧＳＡ２はローレベルのデータを検知し、これを増幅する。以上により、メモリセルＭＣ２からのデータの読み出しが完了する。

メモリセルＭＣ１，ＭＣ２からのデータの読み出しが完了すると、カラムアクセスを実行することが可能な期間Ｔ９に遷移する。例えば、リードコマンドを発行することにより、グローバルセンスアンプＧＳＡ１，ＧＳＡ２にそれぞれ読み出されたメモリセルＭＣ１，ＭＣ２のデータを半導体装置の外部に出力することが可能となる。

期間Ｔ９においては、いわゆるフローティングボディ効果によるデータの消失を防止するための動作が実行される。フローティングボディ効果とは、例えばＳＯＩ（Silicon on Insulator）構造を有するフローティングボディ型のトランジスタにおいてリーク電流が増大する現象であり、メモリセルトランジスタにおいてこれが発生すると、セルキャパシタに蓄積された電荷が消失するおそれが生じる。フローティングボディ効果は、ローカルビット線の電位が中間電位であるＶＢＬＰレベルとは異なる電位である場合に顕著となるため、ローカルビット線をＶＢＬＰレベルに維持しておけば、電荷の消失を最小限に抑えることができる。

具体的には、符号Ｂで示すように、期間Ｔ９においてはトランジスタＱ５のドレインに供給される電位がＶＳＥＴからＶＢＬＰに切り替わるとともに、プリチャージ信号ＳＴがハイレベルとなる。さらに、コントロール信号ＣＴＲ１〜ＣＴＲ４が全てハイレベルとなる。これにより、ローカルビット線ＬＢＬ１〜ＬＢＬ４は全てＶＢＬＰレベルにプリチャージされ、フローティングボディ効果によるリーク電流が低減される。

カラムアクセスが完了すると、外部からプリチャージコマンドが発行される。プリチャージコマンドが発行されると、まず、メモリセルＭＣ１，ＭＣ２に対するリストア動作が行われる。本実施形態では、リストア動作が期間Ｔ１０〜Ｔ１２に実行される。

まず、期間Ｔ１０においては、ライト信号ＷＴ１及びスイッチ信号ＳＨ１がハイレベルに変化する。これにより、グローバルセンスアンプＧＳＡ１に保持されているハイレベルのデータ（ＶＡＲＹ）がグローバルビット線ＧＢＬ、トランジスタＱ１１及びローカルビット線ＬＢＬ１を介して、メモリセルＭＣ１にリストアされる。

次に、期間Ｔ１１においては、ライト信号ＷＴ２及びスイッチ信号ＳＨ２がハイレベルに変化する。これにより、グローバルセンスアンプＧＳＡ２に保持されているローレベルのデータ（ＶＳＳ）がグローバルビット線ＧＢＬ、トランジスタＱ１２及びローカルビット線ＬＢＬ２を介して、メモリセルＭＣ２にリストアされる。この時、ローカルビット線ＬＢＬ１とローカルビット線ＬＢＬ２との間の寄生容量によってカップリングノイズが生じ、メモリセルＭＣ１のリストアレベルが僅かに低下する。かかるリストアレベルの低下は、次の期間Ｔ１２において回復する。

つまり、期間Ｔ１２においては、ライト信号ＷＴ１及びスイッチ信号ＳＨ１が再びハイレベルに変化する。これにより、グローバルセンスアンプＧＳＡ１に保持されているハイレベルのデータ（ＶＡＲＹ）がグローバルビット線ＧＢＬ、トランジスタＱ１１及びローカルビット線ＬＢＬ１を介して、メモリセルＭＣ１に再度リストアされる。これにより、カップリングノイズによって低下したリストアレベルが本来のレベルに回復する。この時、カップリングノイズによってメモリセルＭＣ２のリストアレベルが変化するが、期間Ｔ１１におけるローカルビット線ＬＢＬ１のレベルと、期間Ｔ１２におけるローカルビット線ＬＢＬ１のレベルは大きく変わらないため、カップリングノイズの影響は小さい。この影響についてもキャンセルする必要がある場合、期間Ｔ１１と同様の動作を再度実行すればよい。

以上により、メモリセルＭＣ１，ＭＣ２へのリストアが完了する。リストアが完了すると、プリチャージ信号ＰＣＥ，ＰＣＧがローレベル、プリチャージ信号ＳＴがハイレベルとなり、且つ、コントロール信号ＣＴＲ１〜ＣＴＲ４及びライト信号ＷＴ１〜ＷＴ４が全てハイレベルとなる。これにより、センスノードＳＡＩ、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬは全てＶＢＬＰレベルにプリチャージされるため、期間Ｔ１における第１のプリチャージ状態に戻る。

このように、本実施形態による半導体装置は、メモリセルＭＣ１に対するリストア動作を２回行っていることから、メモリセルＭＣ２に対するリストア動作の際にカップリングノイズによって低下したリストアレベルを回復させることが可能となる。

尚、上記の実施形態では、メモリセルＭＣへのリストア動作に着目して説明したが、本発明がこれに限定されるものではなく、相互にカップリングノイズが生じうる複数のデータ配線へのデータ転送全般に応用することができる。

ここで、カップリングノイズによるデータレベルの低下と、これを回復させる動作に着目してさらに説明を行う。

図４は、データ転送時におけるデータ配線Ｌ０〜Ｌ２の電位変化を示す図である。このうち、データ配線Ｌ０，Ｌ２に対してはハイレベルのデータが転送され、データ配線Ｌ０，Ｌ２に挟まれたデータ配線Ｌ１に対してはローレベルのデータが転送されるケースが示されている。

図４に示す例では、期間Ｔ１００においてデータ配線Ｌ０，Ｌ２にハイレベルのデータが転送されている。これにより、データ配線Ｌ０，Ｌ２はそれぞれ正しいレベルＶ０，Ｖ２となるが、両側からカップリングノイズを受けるデータ配線Ｌ１のレベルは、Ｖ１ｒ０に上昇する。次に、期間Ｔ１０１においてデータ配線Ｌ１にローレベルのデータが転送され、これによりデータ配線Ｌ１のレベルはＶ１となる。しかしながら、カップリングノイズを受けるデータ配線Ｌ０，Ｌ２のレベルは、それぞれＶ０ｆ１，Ｖ２ｆ１だけ低下する。

さらに、期間Ｔ１０２においてデータ配線Ｌ０，Ｌ２に再びハイレベルのデータが転送されると、データ配線Ｌ０，Ｌ２のレベルはそれぞれＶ０，Ｖ２に回復する。しかしながら、両側からカップリングノイズを受けるデータ配線Ｌ１のレベルは、Ｖ１ｒ２に上昇する。かかる上昇幅は、データ配線Ｌ０，Ｌ２の上昇幅が期間Ｔ１００よりも小さいため、Ｖ１ｒ０よりも僅かとなる。

そして、期間Ｔ１０３においてデータ配線Ｌ１に再びローレベルのデータが転送されると、データ配線Ｌ１のレベルはＶ１に回復する。しかしながら、カップリングノイズを受けるデータ配線Ｌ０，Ｌ２のレベルは、それぞれＶ０ｆ３，Ｖ２ｆ３だけ低下する。かかる低下幅は、データ配線Ｌ１の低下幅が期間Ｔ１０１よりも小さいため、Ｖ０ｆ１，Ｖ２ｆ１よりも僅かとなる。

さらに、期間Ｔ１０４においてデータ配線Ｌ０，Ｌ２に再びハイレベルのデータが転送されると、データ配線Ｌ０，Ｌ２のレベルはそれぞれＶ０，Ｖ２に回復する。しかしながら、両側からカップリングノイズを受けるデータ配線Ｌ１のレベルは、Ｖ１ｒ３に上昇する。かかる上昇幅は、データ配線Ｌ０，Ｌ２の上昇幅が期間Ｔ１０２よりも小さいため、Ｖ１ｒ２よりもさらに僅かとなる。

このように、データ配線Ｌ０，Ｌ２に対するデータ転送動作と、データ配線に対するデータ転送動作を交互に実行すれば、カップリングノイズ影響を低減させることが可能となる。

図５は、１本のデータ配線から４本のデータ配線Ｌ０〜Ｌ３に対してデータ転送を行う場合の電位変化を示す図である。このようなケースは、例えば、１本のグローバルビット線ＧＢＬを介して、４本のローカルビット線ＬＢＬにそれぞれ接続された４つのメモリセルＭＣにリストアを行う場合が該当する。図５では、データ配線Ｌ０，Ｌ２にハイレベルのデータが転送され、データ配線Ｌ１，Ｌ３にローレベルのデータが転送されるケースを示している。

まず、期間Ｔ１１０においてデータ配線線Ｌ０にハイレベルのデータが転送されている。これにより、データ配線Ｌ０は正しいレベルＶ０となるが、カップリングノイズの影響により、他のデータ配線Ｌ１〜Ｌ３のレベルはそれぞれＶ１ｒ０，Ｖ２ｒ０，Ｖ３ｒ０に上昇する。

次に、期間Ｔ１１１においてデータ配線Ｌ１にローレベルのデータが転送され、これによりデータ配線Ｌ１は正しいレベルＶ１となる。しかしながら、カップリングノイズの影響により、データ配線Ｌ０のレベルはＶ０ｆ１だけ低下し、データ配線Ｌ３のレベルはＶ３ｒ１に上昇する。データ配線Ｌ２については、期間Ｔ１１０におけるノイズと期間Ｔ１１１におけるノイズが相殺されている。

次に、期間Ｔ１１２においてデータ配線Ｌ２にハイレベルのデータが転送され、これによりデータ配線Ｌ２は正しいレベルＶ２となる。しかしながら、カップリングノイズの影響により、データ配線Ｌ１のレベルはＶ１ｒ２に上昇し、データ配線Ｌ３のレベルはＶ３ｒ２に上昇する。データ配線Ｌ０については、期間Ｔ１１１におけるノイズと期間Ｔ１１２におけるノイズが相殺されている。

次に、期間Ｔ１１３においてデータ配線Ｌ３にローレベルのデータが転送され、これによりデータ配線Ｌ３は正しいレベルＶ３となる。しかしながら、カップリングノイズの影響により、データ配線Ｌ０のレベルはＶ０ｆ３だけ低下し、データ配線Ｌ１のレベルはＶ１ｒ３に変化し、データ配線Ｌ２のレベルはＶ２ｆ３だけ低下する。

以上により、１回目のデータ転送が完了する。図５に示す例では、このような動作を２回繰り返しており、その結果、カップリングノイズによるデータレベルのずれが大幅に低減されていることが分かる。図示しないが、上記の動作を３回以上繰り返せば、データレベルのずれをよりいっそう低減させることが可能となる。

以上説明した動作は、データ量を複数回に分けて転送する方式に応用することも可能である。

図６は、データ量を２回に分けて転送する場合の動作を説明するための図である。

図６に示す例では、まず期間Ｔ１２０においてデータ配線Ｌ０，Ｌ２にハイレベルのデータの１／２が転送される。これにより、データ配線Ｌ０，Ｌ２のレベルは、それぞれ本来のレベルの半分であるＶ０／２，Ｖ２／２となる。この時、カップリングノイズを受けるデータ配線Ｌ１のレベルもやや上昇する。

次に、期間Ｔ１２１においてデータ配線Ｌ１にローレベルのデータ（全量）が転送される。これにより、データ配線Ｌ１のレベルはＶ１となる。この時、カップリングノイズを受けるデータ配線Ｌ０，Ｌ２のレベルは、それぞれＶ０ｆ１，Ｖ２ｆ１だけ低下する。

そして、期間Ｔ１２２においてデータ配線Ｌ０，Ｌ２にハイレベルのデータの残り１／２が転送される。これにより、データ配線Ｌ０，Ｌ２はそれぞれＶ０／２，Ｖ２／２だけ上昇する。この時、カップリングノイズを受けるデータ配線Ｌ１のレベルもやや上昇し、Ｖ１ｒとなる。

このように、データ量を２回に分けて転送することにより、カップリングノイズによるデータ量の損失を減少させることが可能となる。

図７は、データ量を３回に分けて転送する場合の動作を説明するための図である。

図７に示す例では、まず期間Ｔ１３０においてデータ配線Ｌ０，Ｌ２にハイレベルのデータの１／３が転送される。これにより、データ配線Ｌ０，Ｌ２のレベルは、それぞれ本来のレベルの１／３であるＶ０／３，Ｖ２／３となる。この時、カップリングノイズを受けるデータ配線Ｌ１のレベルもやや上昇する。

次に、期間Ｔ１３１においてデータ配線Ｌ１にローレベルのデータ（全量）が転送される。これにより、データ配線Ｌ１のレベルはＶ１となる。この時、カップリングノイズを受けるデータ配線Ｌ０，Ｌ２のレベルはいずれも低下する。

次に、期間Ｔ１３２においてデータ配線Ｌ０，Ｌ２にハイレベルのデータのさらに１／３が転送される。これにより、データ配線Ｌ０，Ｌ２のレベルは、それぞれ２×Ｖ０／３，２×Ｖ２／３となる。この時、カップリングノイズを受けるデータ配線Ｌ１のレベルもやや上昇する。

次に、期間Ｔ１３３においてデータ配線Ｌ１にローレベルのデータ（全量）が転送される。これにより、データ配線Ｌ１のレベルはＶ１となる。この時、カップリングノイズを受けるデータ配線Ｌ０，Ｌ２のレベルは、それぞれＶ０ｆ３，Ｖ２ｆ３だけ低下する。

そして、期間Ｔ１３４においてデータ配線Ｌ０，Ｌ２にハイレベルのデータの残り１／３が転送される。これにより、データ配線Ｌ０，Ｌ２のレベルは、それぞれＶ０／３＋Ｖ０ｆ３，Ｖ２／３＋Ｖ２ｆ３となる。この時、カップリングノイズを受けるデータ配線Ｌ１のレベルもやや上昇し、Ｖ１ｒとなる。

このように、データ量を３回に分けて転送することにより、カップリングノイズによるデータ量の損失をさらに減少させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ メモリセルアレイ領域
１１ ロウ系制御回路
１２ カラム系制御回路
１３ ロウアドレスバッファ
１４ カラムアドレスバッファ
１５ 入出力制御回路
１６ データバッファ
１７ コマンドデコーダ
１８ 制御回路
１９ モードレジスタ
ＣＴＲ１〜ＣＴＲ４ コントロール信号
ＧＢＬ グローバルビット線
ＧＳＡ１，ＧＳＡ２ グローバルセンスアンプ
Ｌ０〜Ｌ３ データ配線
ＬＢＬ１〜ＬＢＬ４ ローカルビット線
ＬＳＡ ローカルセンスアンプ
ＭＣ１，ＭＣ２ メモリセル
ＰＣＥ，ＰＣＧ，ＳＴ プリチャージ信号
Ｑ１〜Ｑ５，Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４ トランジスタ
ＲＴ リード信号
ＳＡＩ センスノード
ＳＨ１，ＳＨ２ スイッチ信号
ＳＷ１，ＳＷ２ スイッチ
ＳＷＬ サブワード線
ＶＡＲＹ アレイ電位
ＶＢＬＰ ハーフレベル
ＶＳＥＴ セットレベル
ＶＳＳ 接地電位
ＷＴ１〜ＷＴ４ ライト信号

Claims (17)

1. サブワード線によって選択される第１のメモリセルが接続された第１のローカルビット線と、
   前記サブワード線によって選択される第２のメモリセルが接続された第２のローカルビット線と、
   グローバルビット線と、
   前記第１のローカルビット線と前記グローバルビット線との間に設けられた第１のトランジスタと、
   前記第２のローカルビット線と前記グローバルビット線との間に設けられた第２のトランジスタと、
   前記グローバルビット線に接続された第１及び第２のグローバルセンスアンプと、を備える半導体装置。
2. 前記グローバルビット線と前記第１のグローバルセンスアンプとの間に接続された第１のスイッチと、
   前記グローバルビット線と前記第２のグローバルセンスアンプとの間に接続された第２のスイッチと、をさらに備える請求項１に記載の半導体装置。
3. 少なくとも前記第１及び第２のトランジスタと前記第１及び第２のスイッチを制御する制御回路をさらに備え、
   前記制御回路は、前記第１のトランジスタ及び前記第１のスイッチをオンすることにより、前記第１のグローバルセンスアンプから前記グローバルビット線を介して前記第１のメモリセルにデータをリストアする第１のリストア動作と、前記第２のトランジスタ及び前記第２のスイッチをオンすることにより、前記第２のグローバルセンスアンプから前記グローバルビット線を介して前記第２のメモリセルにデータをリストアする第２のリストア動作を行う、請求項２に記載の半導体装置。
4. 前記制御回路は、前記第１のリストア動作と前記第２のリストア動作を行った後、前記第１のリストア動作を再度行う、請求項３に記載の半導体装置。
5. 前記制御回路は、前記第１のリストア動作を再度行った後、前記第２のリストア動作を再度行う、請求項４に記載の半導体装置。
6. ローカルセンスアンプと、
   前記第１のローカルビット線と前記ローカルセンスアンプとの間に接続された第３のトランジスタと、
   前記第２のローカルビット線と前記ローカルセンスアンプとの間に接続された第４のトランジスタと、
   前記ローカルセンスアンプと前記グローバルビット線との間に接続された第５のトランジスタと、をさらに備える請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記ローカルセンスアンプは、ゲート電極が前記第３及び第４のトランジスタを介してそれぞれ前記第１及び第２のローカルビット線に接続されたシングルエンド型のセンスアンプである、請求項６に記載の半導体装置。
8. 前記第１及び第２のローカルビット線を第１の電位にプリチャージする第１のプリチャージ回路と、
   前記ローカルセンスアンプのセンスノードを前記第１の電位とは異なる第２の電位にプリチャージする第２のプリチャージ回路と、をさらに備える請求項６又は７に記載の半導体装置。
9. 前記第２のプリチャージ回路は、前記第３及び第４のトランジスタを介して、前記第１及び第２のローカルビット線を前記第１及び第２の電位とは異なる第３の電位にプリチャージする、請求項８に記載の半導体装置。
10. サブワード線によって選択される第１のメモリセルが接続された第１のローカルビット線と、
    前記サブワード線によって選択される第２のメモリセルが接続された第２のローカルビット線と、
    グローバルビット線と、
    前記第１のローカルビット線と前記グローバルビット線との間に設けられた第１のトランジスタと、
    前記第２のローカルビット線と前記グローバルビット線との間に設けられた第２のトランジスタと、
    前記第１のトランジスタを導通させ前記第２のトランジスタを非導通として前記グローバルビット線から第１のデータを前記第１のメモリセルに書き込んだ後、前記第２のトランジスタを導通させ前記第１のトランジスタを非導通として前記グローバルビット線から第２のデータを前記第２のメモリセルに書き込み、その後さらに、前記第１のトランジスタを導通させ前記第２のトランジスタを非導通として前記グローバルビット線から前記第１のデータを前記第１のメモリセルに再度書き込みするよう制御する制御回路と、を備える半導体装置。
11. 前記制御回路は、前記第１のデータを前記第１のメモリセルに再度書き込んだ後、前記第２のトランジスタを導通させ前記第１のトランジスタを非導通として前記グローバルビット線から前記第２のデータを前記第２のメモリセルに再度書き込みするよう制御する、請求項１０に記載の半導体装置。
12. センスノードを有するローカルセンスアンプと、
    前記センスノードと前記第１のローカルビット線との間に接続された第３のトランジスタと、
    前記センスノードと前記第２のローカルビット線との間に接続された第４のトランジスタと、をさらに備える請求項１０又は１１に記載の半導体装置。
13. 前記ローカルセンスアンプの出力ノードと前記グローバルビット線との間に接続された第５のトランジスタをさらに備える請求項１２に記載の半導体装置。
14. 前記グローバルビット線に接続された第１及び第２のグローバルセンスアンプをさらに備える請求項１０乃至１３のいずれか一項に記載の半導体装置。
15. 前記グローバルビット線と前記第１のグローバルセンスアンプとの間に接続された第１のスイッチと、
    前記グローバルビット線と前記第２のグローバルセンスアンプとの間に接続された第２のスイッチと、をさらに備える請求項１４に記載の半導体装置。
16. 第１のメモリセルから読み出した情報を、第１のローカルビット線及びグローバルビット線を介して第１のグローバルセンスアンプに転送し、
    第２のメモリセルから読み出した情報を、第２のローカルビット線及び前記グローバルビット線を介して第２のグローバルセンスアンプに転送し、
    前記第１のグローバルセンスアンプによって増幅された情報を、前記グローバルビット線及び前記第１のローカルビット線を介して前記第１のメモリセルにリストアし、
    前記第２のグローバルセンスアンプによって増幅された情報を、前記グローバルビット線及び前記第２のローカルビット線を介して前記第２のメモリセルにリストアする、半導体装置の制御方法。
17. 前記第２のグローバルセンスアンプによって増幅された情報を前記第２のメモリセルにリストアした後、前記第１のグローバルセンスアンプによって増幅された情報を、前記グローバルビット線及び前記第１のローカルビット線を介して前記第１のメモリセルに再度リストアする、請求項１６に記載の半導体装置の制御方法。

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